JP2004184884A - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP2004184884A JP2004184884A JP2002354486A JP2002354486A JP2004184884A JP 2004184884 A JP2004184884 A JP 2004184884A JP 2002354486 A JP2002354486 A JP 2002354486A JP 2002354486 A JP2002354486 A JP 2002354486A JP 2004184884 A JP2004184884 A JP 2004184884A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- line
- display area
- row direction
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133391—Constructional arrangement for sub-divided displays
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13456—Cell terminals located on one side of the display only
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
Abstract
【解決手段】互いに対向する基板1および基板2を備え、基板1の対向基板2から突出された1つの突出部1a上には走査ライン6を駆動する半導体チップ11、およびデータライン7を駆動する半導体チップ12が直列的に搭載されている。そして、表示領域3に行方向に延びて設けられた走査ライン6のほぼ上半分は表示領域3の左側に設けられた引き廻し線13を介して一方の半導体チップ11の第1の出力端子に接続されている。走査ライン6のほぼ下半分は表示領域3の右側に設けられた引き廻し線14、および突出部1a上の他方の半導体チップ12下に設けられた引き廻し線15を介して一方の半導体チップ11の下面に設けられた第2の出力端子に接続されている。このようにすると、特に、表示領域3の左側に設けられた引き廻し線13の突出部1a上における配置領域を比較的小さくすることができる。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は液晶表示装置等の表示装置に関する。
【0002】
【従来の技術】
従来の液晶表示装置は、例えば図7に示すように、互いに対向して配置された一対の基板101、102を備え、基板間のシール材103によって囲まれた領域内に液晶が充填されて表示領域が形成され、表示領域において、一方の基板101に複数の信号ライン104および複数の走査ライン105が直交して形成され、複数の信号ライン104と複数の走査ライン105の各交点近傍に表示画素が形成される。この信号ライン104および走査ライン105が形成された基板101は他方の基板102に対して、例えば表示領域の右側および下側に突出部106を有し、該突出部106に信号ライン駆動用の半導体チップ108および走査ライン駆動駆動用の半導体チップ107が配設され、それぞれ信号ライン104および走査ライン105に接続されるように構成されている。すなわち、一方の基板101は表示領域に対して2方向に突出されて半導体チップが設けられるように構成されていたため、表示領域の周囲の額縁領域が大きくなるという問題があった。また、基板101の外形が表示領域に対して左右非対象となっているため、例えばこの表示装置を携帯電話に搭載しようとした場合に、表示画面の位置を機器の左右均等な位置に設けるようにすることが難しくなるという問題があった。
【0003】
このような問題に対して、表示装置の一方の基板の列方向の一辺部のみが他方の基板から突出され、該突出部に走査ラインおよび信号ラインが引き廻されて、該突出部上に信号ラインを駆動するための1個の半導体チップと走査ラインを駆動するための1個の半導体チップとを搭載するようにして、少なくとも表示領域左右の額縁領域を小さくするようにしたのがある(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開2001−91967号公報
【0005】
【発明が解決しようとする課題】
しかしながら、上記の一方の基板の列方向の一辺部のみが他方の基板から突出され、該突出部上に信号ラインを駆動用の1個の半導体チップと走査ラインを駆動用の1個の半導体チップとを搭載するようにした液晶表示装置では、行方向に配置された走査ラインと走査ライン駆動用の1個の半導体チップとを接続するための引き廻し線を表示領域の行方向一方側にのみ配置しているため、一方の基板の突出部上において、比較的狭い領域に多くの走査ライン引き廻し線が集中するため、各ラインを走査ライン駆動用の1個の半導体チップと接続するために要する配線の配置領域が列方向にある程度必要となる。このため、一方の基板の突出部の突出長が比較的大きくなってしまうという問題があった。
そこで、この発明は、一方の基板の突出部の突出長を小さくすることができる表示装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
請求項1に記載の発明は、互いに対向して配置された一対の第1の基板、および第2の基板を備え、対向して配置された前記第1の基板と前記第2の基板とによって表示領域が形成され、該表示領域において、前記第1の基板の、前記第2の基板との対向面上に複数の第1ラインおよび複数の第2ラインが行方向および列方向に延びて設けられ、前記第1の基板の、前記第2の基板との対向面上に、前記第1ラインを駆動するための、1個の第1の半導体チップと、前記第2ラインを駆動するための、1個の第2の半導体チップと、が搭載される表示装置において、前記第1の基板は、前記第2の基板に対して列方向の一辺部が突出した突出部を有し、該突出部に前記第1ラインを駆動するための1個の第1の半導体チップと、前記第2ラインを駆動するための1個の第2の半導体チップと、が行方向に直列的に搭載され、前記第1の基板は、前記表示領域の行方向両側に設けられた、前記第1ラインに接続される第1の引き廻し線および第2の引き廻し線と、前記第2の半導体チップ下に設けられた第3の引き廻し線と、を備え、少なくとも前記第1の半導体チップは、複数の出力端子を有し、前記表示領域の行方向一方側に設けられた前記第1の引き廻し線は、前記第1の半導体チップの、前記複数の出力端子の、一部の第1の出力端子に接続され、前記表示領域の行方向他方側に設けられた前記第2の引き廻し線は、前記第3の引き廻し線に接続され、該第3の引き廻し線を介して前記第1の半導体チップの、前記複数の出力端子の、前記第1の出力端子を除く第2の出力端子に接続されていることを特徴とするものである。
請求項2に記載の発明は、請求項1に記載の発明において、前記第1の半導体チップにおける前記第1の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域に近接した側の一方の辺に沿い、前記表示領域の行方向一方側に形成され、前記第2の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域から離間した側の他方の辺に沿い、前記表示領域の行方向他方側に形成されていることを特徴とするものである。
請求項3に記載の発明は、請求項2に記載の発明において、前記第1の半導体チップの前記他方の辺の、前記表示領域の行方向一方側に入力端子が設けられていることを特徴とするものである。
請求項4に記載の発明は、請求項1に記載の発明において、前記第1の半導体チップにおける前記第1の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域に近接した側の一方の辺に沿い、前記表示領域の行方向一方側に形成され、前記第2の出力端子は、前記表示領域に近接した側の一方の辺に沿い、前記表示領域の行方向他方側に形成されていることを特徴とするものである。
請求項5に記載の発明は、請求項4に記載の発明において、前記第1の半導体チップの前記他方の辺の、前記表示領域の行方向一方側に入力端子が設けられていることを特徴とするものである。
請求項6に記載の発明は、請求項4に記載の発明において、前記第1の半導体チップの前記他方の辺の、前記表示領域の行方向他方側に入力端子が設けられていることを特徴とするものである。
請求項7に記載の発明は、請求項1に記載の発明において、前記第1の半導体チップにおける前記第1の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域から離間した側の他方の辺に沿い、前記表示領域の行方向一方側に形成され、前記第2の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域に近接した側の一方の辺に沿い、前記表示領域の行方向他方側に形成されていることを特徴とするものである。
請求項8に記載の発明は、請求項7に記載の発明において、前記第1の半導体チップの前記他方の辺の、前記表示領域の行方向他方側に入力端子が設けられていることを特徴とするものである。
請求項9に記載の発明は、請求項1に記載の発明において、前記第2の半導体チップは、複数の出力端子を有し、該第2の半導体チップの出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域に近接した側の辺に沿って形成されて、前記第2ラインに接続され、前記表示領域から離間した側の他方の辺に沿って入力端子が設けられていることを特徴とするものである。
請求項10に記載の発明は、請求項1に記載の発明において、前記第3の引き廻し線は、前記突出部上の前記第2の半導体チップの列方向中央部下に設けられていることを特徴とするものである。
請求項11に記載の発明は、請求項1に記載の発明において、前記第1ラインは走査ラインであり、前記第2ラインはデータラインであることを特徴とするものである。
請求項12に記載の発明は、請求項1に記載の発明において、前記第1の引き廻し線は、前記複数の第1ラインの半数に接続され、前記第2の引き廻し線は、前記複数の第1ラインの残りの半数に接続されていることを特徴とするものである。
請求項13に記載の発明は、請求項1に記載の発明において、前記第1の引き廻し線は、前記複数の第1ラインの偶数ライン、又は、奇数ライン、の何れか一方に接続され、前記第2の引き廻し線は、前記複数の第1ラインの偶数ライン、又は、奇数ライン、の他方に接続されていることを特徴とするものである。
そして、この発明によれば、表示領域に設けられた第1ラインに接続され、表示領域の行方向一方側に設けられた第1の引き廻し線を第1の半導体チップの第1の出力端子に接続させ、表示領域の行方向他方側に設けられた第1の引き廻し線を、突出部上の第2の半導体チップ下に設けられた第3の引き廻し線を介して第1の半導体チップの第2の出力端子に接続させているので、特に、表示領域の行方向一方側に設けられた第1の引き廻し線の、突出部上における配置領域を比較的小さくすることができ、また、第3の引き廻し線は、突出部上の第2の半導体チップ下に設けられるため、第3の引き廻し線の配置領域を列方向に専用に設ける必要はない。これにより、一方の基板の突出部の突出長を小さくすることができる。
【0007】
【発明の実施の形態】
図1はこの発明の第1実施形態としての液晶表示装置の一例の、要部の平面図を示したものである。この液晶表示装置は、基板1と該基板1の上方に位置する対向基板2とがほぼ方形枠状のシール材(図示せず)を介して貼り合わされ、シール材の内側における両基板1、2間に液晶(図示せず)が封入されたものからなっている。
【0008】
この場合、基板1の下辺部は対向基板2から突出されている。以下、この突出部を突出部1aという。また、シール材は、二点鎖線で示す表示領域3の外側の対向基板2の4辺の側縁部に沿って配置されている。そして、基板1の行方向中央部は表示領域3とされ、その行方向両側は引き廻し線配置領域4、5とされている。
【0009】
基板1上の表示領域3には、それぞれ、代表的に各2本づつのみが図示されているが、周知の如く、複数の走査ライン6および複数のデータライン7が行方向および列方向に延びて設けられている。両ライン6、7の各交点近傍には、図示していないが、両ライン6、7に接続された薄膜トランジスタおよびこの薄膜トランジスタによって駆動される画素電極がマトリクス状に配置されている。
【0010】
基板1の突出部1aの上面(対向基板2との対向面)の左側の所定の箇所には走査ライン6を駆動するための1個の第1の半導体チップ11が搭載されている。基板1の突出部1aの上面の中央部およびその右側の所定の箇所にはデータライン7を駆動するための第2の半導体チップ12が搭載されている。すなわち、突出部1a上には2個の半導体チップ11、12が行方向に直列的に搭載されている。
【0011】
走査ライン6のうちのほぼ上半分の左端部は、その左側の引き廻し線配置領域4に設けられた引き廻し線13(第1の引き廻し線)を介して、後述の如く、第1の半導体チップ11の出力端子の一部(第1の出力端子)(ここでは図示せず)に接続されている。走査ライン6のうちのほぼ下半分の右端部は、その右側の引き廻し線配置領域5に設けられた引き廻し線14(第2の引き廻し線)および基板1の突出部1a上の第2の半導体チップ12の列方向中央部下の所定の箇所に設けられた引き廻し線15(第3の引き廻し線)を介して、後述の如く、第1の半導体チップ11の、残りの出力端子(第2の出力端子)(ここでは図示せず)に接続されている。
【0012】
なお、図1においては、上記のように、走査ライン6の上半分が、引き廻し線13を介して、第1の半導体チップ11の出力端子に接続され、走査ライン6の下半分が、引き廻し線14および引き廻し線15を介して、第1の半導体チップ11の出力端子に接続されるものとしたが、これに限るものではなく、走査ライン6の下半分が、引き廻し線13を介して、第1の半導体チップ11の出力端子に接続され、走査ライン6の上半分が、引き廻し線14および引き廻し線15を介して、第1の半導体チップ11の出力端子に接続されるようにしてもよく、更に、走査ライン6の偶数行、又は、奇数行のいずれか一方が、引き廻し線13を介して、第1の半導体チップ11の出力端子に接続され、走査ライン6の偶数行、又は、奇数行の他方が、引き廻し線14および引き廻し線15を介して、第1の半導体チップ11の出力端子に接続されるようにしてもよい。
【0013】
データライン7の下端部は、その下側に設けられた引き廻し線16を介して、後述の如く、第2の半導体チップ12の出力端子(ここでは図示せず)に接続されている。ここで、引き廻し線13、引き廻し線14、引き廻し線15および引き廻し線16は、それぞれ、その両端部についてのみ図示されており、その内側のものは全て図示が省略されている。
【0014】
基板1の突出部1a上において第1の半導体チップ11搭載領域の左半分の下側には外部接続端子17が設けられている。基板1の突出部1a上において第2の半導体チップ12搭載領域の下側には外部接続端子18が設けられている。ここで、外部接続端子17、18は、それぞれ、その両端部についてのみ図示されており、その内側のものは全て図示が省略されている。
【0015】
外部接続端子17の上端部は、後述の如く、第1の半導体チップ11の入力端子(ここでは図示せず)に接続されている。外部接続端子18の上端部は、後述の如く、第2の半導体チップ12の入力端子(ここでは図示せず)に接続されている。外部接続端子17、18の下端部にはフレキシブル配線板19の一端部が接続されている。
【0016】
次に、図2(A)は基板1の第1の半導体チップ11搭載領域の部分の一例の拡大平面図を示す。基板1の突出部1aの上面において一点鎖線で囲まれた領域21は、第1の半導体チップ11が搭載される第1の半導体チップ搭載領域である。第1の半導体チップ搭載領域21内の下辺部のほぼ左半分には、複数の外部接続端子17の一端部からなる入力用接続端子22が設けられている。
【0017】
第1の半導体チップ搭載領域21内の上辺部のほぼ左半分には、複数の引き廻し線13の一端部からなる出力用接続端子23(第1の出力端子)が設けられている。出力用接続端子23には、図1において走査ライン6のうちのほぼ上半分を陽極酸化するための陽極酸化ライン24の一端部が接続されている。陽極酸化ライン24の他端部は、第1の半導体チップ搭載領域21内を引き廻された後に、第1の半導体チップ搭載領域21の左側に延出されて基板1の左端面まで延ばされている。
【0018】
第1の半導体チップ搭載領域21内の下辺部のほぼ右半分には、複数の引き廻し線15の一端部からなる出力用接続端子25(第2の出力端子)が設けられている。この場合、引き廻し線15の他端部側は、第1の半導体チップ搭載領域21内を引き廻された後に、第1の半導体チップ搭載領域21の右側に延出されている(この延出部分については後で説明する。)。出力用接続端子25には、図1において走査ライン6のうちのほぼ下半分を陽極酸化するための陽極酸化ライン26の一端部が接続されている。陽極酸化ライン26の他端部は、突出部1aの突出端面まで延ばされている。
【0019】
次に、図2(B)は第1の半導体チップ11の端子位置を示すための透過拡大平面図を示す。第1の半導体チップ11の下面の下辺部のほぼ左半分には複数の入力端子27が設けられ、同下面の上辺部のほぼ左半分には複数の出力端子28が設けられ、同下面の下辺部のほぼ右半分には複数の出力端子29が設けられている。そして、第1の半導体チップ11を第1の半導体チップ搭載領域21上に搭載した状態では、端子27、28、29はそれぞれ対応する接続端子22、23、25に接続されている。
【0020】
次に、図3(A)は基板1の第2の半導体チップ12搭載領域の部分の拡大平面図を示す。基板1の突出部1aの上面において一点鎖線で囲まれた領域31は、第2の半導体チップ12が搭載される第2の半導体チップ搭載領域である。第2の半導体チップ搭載領域21内の下辺部には、複数の外部接続端子18の一端部からなる入力用接続端子32が設けられている。第2の半導体チップ搭載領域31内の上辺部には、複数の引き廻し線16の一端部からなる出力用接続端子33が設けられている。
【0021】
第2の半導体チップ搭載領域31内の幅方向(列方向)中央部には、図2(A)に示すように、第1の半導体チップ搭載領域21の右側に延出された引き廻し線15が配置されている。この引き廻し線15の他端部は、第2の半導体チップ搭載領域31の右辺において引き廻し線14に接続されている。
【0022】
次に、図3(B)は第2の半導体チップ12の端子位置を示すための透過拡大平面図を示す。第2の半導体チップ12の下面の下辺部には複数の入力端子34が設けられ、同下面の上辺部には複数の出力端子35が設けられている。そして、第2の半導体チップ12を第2の半導体チップ搭載領域31上に搭載した状態では、端子34、35はそれぞれ対応する接続端子32、33に接続されている。
【0023】
以上のように、この液晶表示装置では、図1に示すように、走査ライン6のほぼ上半分を表示領域3の左側に設けられた引き廻し線13を介して第1の半導体チップ11の下面に設けられた出力端子28(図2(B))に接続し、走査ライン6のほぼ下半分を表示領域3の右側に設けられた引き廻し線14および突出部1a上の第2の半導体チップ12下に設けられた引き廻し線15を介して第1の半導体チップ11の下面に設けられた出力端子29(図2(B))に接続している。
【0024】
このような構造であると、特に、表示領域3の左側に設けられた引き廻し線13の突出部1a上における配置領域を比較的小さくすることができる。また、突出部1a上の引き廻し線15は第2の半導体チップ12下に設けられているため、引き廻し線15の配置領域を列方向に専用に設ける必要がない。これにより、基板1の突出部1aの突出長を小さくすることができる。
【0025】
なお、上記実施形態では、図2(A)に示すように、第1の半導体チップ搭載領域21内の下辺部のほぼ左半分に入力用接続端子22を設け、上辺部のほぼ左半分と下辺部のほぼ右半分とに出力用接続端子23、25を設けているが、これに限定されるものではない。
【0026】
例えば、図4(A)に示すこの発明の第2実施形態のように、第1の半導体チップ搭載領域21内の下辺部のほぼ左半分に入力用接続端子22を設け、上辺部のほぼ左半分と上辺部のほぼ右半分とに出力用接続端子23、25を設けるようにしてもよい。この場合、図4(B)に示すように、第1の半導体チップ11の下面の下辺部のほぼ左半分に入力端子27を設け、上辺部のほぼ左半分と上辺部のほぼ右半分とに出力端子28、29を設ければよい。
【0027】
また、図5(A)に示すこの発明の第3実施形態のように、第1の半導体チップ搭載領域21内の下辺部のほぼ右半分に入力用接続端子22を設け、上辺部のほぼ左半分と上辺部のほぼ右半分とに出力用接続端子23、25を設けるようにしてもよい。この場合、図5(B)に示すように、第1の半導体チップ11の下面の下辺部のほぼ右半分に入力端子27を設け、上辺部のほぼ左半分と上辺部のほぼ右半分とに出力端子28、29を設ければよい。
【0028】
さらに、例えば、図1に示す状態に対して、左右を逆にして配置した形態としてもよい。すなわち、基板1の突出部1a上の右側に第1の半導体チップ11を搭載し、中央部および左側に第2の半導体チップ12を搭載するようにして、図6(A)に示すこの発明の第4実施形態のように、第1の半導体チップ搭載領域21内の下辺部のほぼ右半分に入力用接続端子22を設け、下辺部のほぼ左半分と上辺部のほぼ右半分とに出力用接続端子23、25を設けるようにしてもよい。この場合、図6(B)に示すように、第1の半導体チップ11の下面の下辺部のほぼ右半分に入力端子27を設け、下辺部のほぼ左半分と上辺部のほぼ右半分とに出力端子28、29を設ければよい。
【0029】
【発明の効果】
以上説明したように、この発明によれば、表示領域に設けられた第1ラインに接続され、表示領域の行方向一方側に設けられた第1の引き廻し線を、第1の半導体チップの第1の出力端子に接続させ、表示領域の行方向他方側に設けられた第2の引き廻し線を、突出部上の第2の半導体チップ下に設けられた第3の引き廻し線を介して第1の半導体チップの第2の出力端子に接続させているので、特に、表示領域の行方向一方側に設けられた第1の引き廻し線の突出部上における配置領域を比較的小さくすることができ、また、第3の引き廻し線は、突出部上の第2の半導体チップ下に設けられるため、第3の引き廻し線の配置領域を列方向に専用に設ける必要はない。これにより、一方の基板の突出部の突出長を小さくすることができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態としての液晶表示装置の要部の平面図。
【図2】(A)は第1の半導体チップ搭載領域の部分の拡大平面図、(B)は第1の半導体チップの端子位置を示すための透過拡大平面図。
【図3】(A)は第2の半導体チップ搭載領域の部分の拡大平面図、(B)は第2の半導体チップの端子位置を示すための透過拡大平面図。
【図4】(A)、(B)はそれぞれこの発明の第2実施形態を説明するために示す図2(A)、(B)同様の拡大平面図および透過拡大平面図。
【図5】(A)、(B)はそれぞれこの発明の第3実施形態を説明するために示す図2(A)、(B)同様の拡大平面図および透過拡大平面図。
【図6】(A)、(B)はそれぞれこの発明の第4実施形態を説明するために示す図2(A)、(B)同様の拡大平面図および透過拡大平面図。
【図7】従来の液晶表示装置の構成の一例の要部を示す平面図。
【符号の説明】
1 基板
1a 突出部
2 対向基板
3 表示領域
4、5 引き廻し線配置領域
6 走査ライン
7 データライン
11 第1の半導体チップ
12 第2の半導体チップ
13〜16 引き廻し線
17、18 外部接続端子
19 フレキシブル配線板
Claims (13)
- 互いに対向して配置された一対の第1の基板、および第2の基板を備え、
対向して配置された前記第1の基板と前記第2の基板とによって表示領域が形成され、該表示領域において、前記第1の基板の、前記第2の基板との対向面上に複数の第1ラインおよび複数の第2ラインが行方向および列方向に延びて設けられ、
前記第1の基板の、前記第2の基板との対向面上に、前記第1ラインを駆動するための、1個の第1の半導体チップと、前記第2ラインを駆動するための、1個の第2の半導体チップと、が搭載される表示装置において、
前記第1の基板は、前記第2の基板に対して列方向の一辺部が突出した突出部を有し、
該突出部に前記第1ラインを駆動するための1個の第1の半導体チップと、前記第2ラインを駆動するための1個の第2の半導体チップと、が行方向に直列的に搭載され、
前記第1の基板は、前記表示領域の行方向両側に設けられた、前記第1ラインに接続される第1の引き廻し線、および第2の引き廻し線と、前記第2の半導体チップ下に設けられた第3の引き廻し線と、を備え、
少なくとも前記第1の半導体チップは、複数の出力端子を有し、
前記表示領域の行方向一方側に設けられた前記第1の引き廻し線は、前記第1の半導体チップの、前記複数の出力端子の、一部の第1の出力端子に接続され、
前記表示領域の行方向他方側に設けられた前記第2の引き廻し線は、前記第3の引き廻し線に接続され、該第3の引き廻し線を介して前記第1の半導体チップの、前記複数の出力端子の、前記第1の出力端子を除く第2の出力端子に接続されていることを特徴とする表示装置。 - 請求項1に記載の発明において、
前記第1の半導体チップにおける前記第1の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域に近接した側の一方の辺に沿い、前記表示領域の行方向一方側に形成され、
前記第2の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域から離間した側の他方の辺に沿い、前記表示領域の行方向他方側に形成されていることを特徴とする表示装置。 - 請求項2に記載の発明において、
前記第1の半導体チップの前記他方の辺の、前記表示領域の行方向一方側に入力端子が設けられていることを特徴とする表示装置。 - 請求項1に記載の発明において、
前記第1の半導体チップにおける前記第1の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域に近接した側の一方の辺に沿い、前記表示領域の行方向一方側に形成され、
前記第2の出力端子は、前記表示領域に近接した側の一方の辺に沿い、前記表示領域の行方向他方側に形成されていることを特徴とする表示装置。 - 請求項4に記載の発明において、
前記第1の半導体チップの前記他方の辺の、前記表示領域の行方向一方側に入力端子が設けられていることを特徴とする表示装置。 - 請求項4に記載の発明において、
前記第1の半導体チップの前記他方の辺の、前記表示領域の行方向他方側に入力端子が設けられていることを特徴とする表示装置。 - 請求項1に記載の発明において、
前記第1の半導体チップにおける前記第1の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域から離間した側の他方の辺に沿い、前記表示領域の行方向一方側に形成され、
前記第2の出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域に近接した側の一方の辺に沿い、前記表示領域の行方向他方側に形成されていることを特徴とする表示装置。 - 請求項7に記載の発明において、
前記第1の半導体チップの前記他方の辺の、前記表示領域の行方向他方側に入力端子が設けられていることを特徴とする表示装置。 - 請求項1に記載の発明において、
前記第2の半導体チップは、複数の出力端子を有し、
該第2の半導体チップの出力端子は、前記表示領域の行方向に平行な2辺のうち、前記表示領域に近接した側の辺に沿って形成されて、前記第2ラインに接続され、前記表示領域から離間した側の他方の辺に沿って入力端子が設けられていることを特徴とする表示装置。 - 請求項1に記載の発明において、
前記第3の引き廻し線は、前記突出部上の前記第2の半導体チップの列方向中央部下に設けられていることを特徴とする表示装置。 - 請求項1に記載の発明において、
前記第1ラインは走査ラインであり、
前記第2ラインはデータラインであることを特徴とする表示装置。 - 請求項1に記載の発明において、
前記第1の引き廻し線は、前記複数の第1ラインの半数に接続され、前記第2の引き廻し線は、前記複数の第1ラインの残りの半数に接続されていることを特徴とする表示装置。 - 請求項1に記載の発明において、
前記第1の引き廻し線は、前記複数の第1ラインの偶数ライン、又は、奇数ライン、の何れか一方に接続され、前記第2の引き廻し線は、前記複数の第1ラインの偶数ライン、又は、奇数ライン、の他方に接続されていることを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002354486A JP4217823B2 (ja) | 2002-12-06 | 2002-12-06 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002354486A JP4217823B2 (ja) | 2002-12-06 | 2002-12-06 | 表示装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008097779A Division JP4730389B2 (ja) | 2008-04-04 | 2008-04-04 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004184884A true JP2004184884A (ja) | 2004-07-02 |
JP4217823B2 JP4217823B2 (ja) | 2009-02-04 |
Family
ID=32755458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002354486A Expired - Fee Related JP4217823B2 (ja) | 2002-12-06 | 2002-12-06 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4217823B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006098495A (ja) * | 2004-09-28 | 2006-04-13 | Kyocera Corp | 表示装置 |
JP2007298939A (ja) * | 2006-04-28 | 2007-11-15 | Lg Electron Inc | 表示素子モジュール及びその製造方法 |
JP2013210666A (ja) * | 2013-05-31 | 2013-10-10 | Japan Display Inc | 液晶表示装置 |
WO2013161685A1 (ja) * | 2012-04-27 | 2013-10-31 | シャープ株式会社 | 表示装置 |
WO2014013945A1 (ja) * | 2012-07-20 | 2014-01-23 | シャープ株式会社 | 表示装置 |
-
2002
- 2002-12-06 JP JP2002354486A patent/JP4217823B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006098495A (ja) * | 2004-09-28 | 2006-04-13 | Kyocera Corp | 表示装置 |
JP2007298939A (ja) * | 2006-04-28 | 2007-11-15 | Lg Electron Inc | 表示素子モジュール及びその製造方法 |
WO2013161685A1 (ja) * | 2012-04-27 | 2013-10-31 | シャープ株式会社 | 表示装置 |
WO2014013945A1 (ja) * | 2012-07-20 | 2014-01-23 | シャープ株式会社 | 表示装置 |
JP2013210666A (ja) * | 2013-05-31 | 2013-10-10 | Japan Display Inc | 液晶表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4217823B2 (ja) | 2009-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100559375B1 (ko) | 표시장치 | |
KR100671211B1 (ko) | 액정표시장치용 어레이기판 제조방법 | |
US6747724B2 (en) | Liquid crystal display device having non-display area with reduced width | |
JP2002182232A (ja) | 半導体装置 | |
TWI399606B (zh) | 主動元件陣列基板以及顯示面板 | |
US10790312B2 (en) | Display panel and display device | |
KR100781104B1 (ko) | 전기 광학 장치 및 그 제조 방법, 및 전자 기기 | |
JPH1131717A (ja) | 半導体チップ及びそれを備えた表示装置 | |
JP3580207B2 (ja) | 表示装置 | |
JP2004184884A (ja) | 表示装置 | |
KR100665184B1 (ko) | 반도체 칩, 상기 칩이 실장된 테이프 캐리어 패키지 및상기 테이프 캐리어 패키지를 포함하는 액정표시장치 | |
JP2001142090A (ja) | 液晶表示装置 | |
JP2776231B2 (ja) | 表示装置 | |
JP2008309825A (ja) | 液晶表示装置 | |
JP3858135B2 (ja) | 半導体装置の接合構造 | |
JP3786180B2 (ja) | 液晶表示装置 | |
JP3649050B2 (ja) | 半導体装置の接合構造 | |
JP4730389B2 (ja) | 表示装置 | |
JP2002040461A (ja) | 液晶表示装置 | |
KR100696618B1 (ko) | 액정 디스플레이 모듈 구조 | |
JP2001215893A (ja) | 表示装置 | |
JP4135478B2 (ja) | 液晶表示装置 | |
JP4431348B2 (ja) | 液晶表示装置 | |
JP2006106132A (ja) | 表示駆動回路および表示装置 | |
JP3994637B2 (ja) | 液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050729 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060208 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060406 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080404 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080519 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081014 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081027 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |