KR100360077B1 - 전도성트레이스와리드프레임리드를결합하는고밀도집적회로조립체 - Google Patents

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KR100360077B1
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substrate
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사티아 칠라라
샤람 모스타파자데
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내셔널 세미콘덕터 코포레이션
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Abstract

본원에는 집적회로 조립체 (30) 가 개시되어 있다. 상기 조립체 (30) 는 미리 결정된 전도성 트레이스 (40) 어레이 및 상기 트레이스 (40) 에 전기 접속된 땜납 볼 (42) 어레이를 한정하는 유전체 기판 (32) 을 포함한다. 일련의 입/출력 패드를 갖는 집적회로 칩 (44) 은 상기 기판 (32) 상에 지지되어 있다. 한 실시예에서, 복수개의 리드 프레임 리드 (48) 는 상기 전도성 트레이스 (40) 로 부터 전기적 분리 상태로 그리고 상기 전도성 트레이스 (40) 상에 상기 기판 (32) 에 의해 지지되어 있다. 제 1 및 제 2 의 일련의 본딩 와이어 (56, 58) 는 상기 리드 프레임 리드 (48) 및 전도성 트레이스 (40) 에 상기 IC 칩상의 입/출력 패드의 몇몇개의 입/출력 패드를 전기접속시킨다. 다른 실시예에서, 하나이상의 전기적으로 분리된 전도성 층은 상기 유전체 기판 (32) 에 의해 상기 트레이스 (40) 및 리드 프레임 리드 (48) 상에 지지되어 있다. 이들 실시예 중 어느 하나에 의하면, 집적회로 조립체 (30) 는 작은 패키지 흔적 ( footprint ) 을 유지하면서 IC 칩에 대한 초고밀도의 전기적 상호접속 배치를 제공한다.

Description

전도성 트레이스와 리드 프레임 리드를 결합하는 고밀도 집적회로 조립체
발명의 배경
본 발명은 일반적으로는 집적회로 조립체에 관한 것이며 보다 구체적으로는 복수개의 리드 프레임 리드가 유전체 기판상에 지지되어, 자체적으로 복수개의 전도성 트레이스를 한정하는 조립체에 관한 것이다. 상기 리드 프레임 리드는 상기 전도성 트레이스와 전기적으로 분리되어 있다. 상기 조립체는 또한 상기 기판에 의해 지지되며 부가적인 전기적 상호접속용으로 사용되는 하나이상의 전도성 층을 포함할 수 있다.
집적회로 분야에서, 집적회로 조립체의 물리적 사이즈는 주 관심사이다. 기술이 개량되고 집적회로 칩의 기능이 증가됨에 따라, 집적회로 조립체 내의 전형적인 개별 IC 칩에 의해 요구되는 전기적 상호 접속부의 갯수는 끊임없이 증가되었다. 집적회로 패키지에 내재하는 초고밀도의 전기적 상호 접속부는 현재 외부에 집적회로 칩을 인터페이스하기 위한 필요한 갯수의 전기 접속부를 제공하는 데 필요하다. 그와 동시에, 전체적인 집적회로 조립체가 가능한 한 작은 흔적 ( footprint )을 유지할 필요성이 주관심사로 남는다. 선행 기술에서, 리드 프레임은 IC칩에 대한 전기 접속부를 제공하는 데 사용되는 것이 전형적이었다. 보다 많은 접속부가 필요함에 따라, 개별 리드 프레임 리드의 폭은 단순히 감소되었으며, 상기 리드 사이의 간격 ( spacing ) 역시 감소됨으로써, 인치당 리드의 갯수를 증가시켰다. 이는 어느정도까지는 허용가능한 해결 방안이다. 상기 리드의 폭 및 상기 리드사이의 간격이 감소됨에 따라, IC 조립체는 점점 더 제조하기가 어려워지고 상기 조립체의 신뢰성이 감소된다. 그러므로, 바로 하기에 기술되겠지만, 다른 해결 방안이 제안되었다.
제 1 도 및 제 1A 도는 선행기술의 집적회로 조립체 (10)를 예시한 것이다. 상기 조립체는 리드 프레임을 포함하지 않는 배치를 사용하지만, 그럼에도 불구하고, 고밀도의 전기적 상호 접속을 이루려고 시도한다. 상기 조립체는 상부 표면 (14), 측부 표면 (15) 및 하부 표면 (16)을 갖는 유전체 기판(12)을 포함한다. 복수개의 땜납 볼 ( ball ) (18)은 그리드 어레이 ( grid array )로 하부 표면 (16)에 부착된다. 기판 (12)은 복수개의 전도성 트레이스를 한정하는 데, 그 대표적인 예는 참조부호 (20) 로 도시되어 있다. 전도성 트레이스 (20)는 상기 기판의 상부 표면(14)과 일체화되는 제 1 부분 (20A), 상기 기판을 통과하는 바이어 ( via )인 제 2 부분 (20B) 및 상기 기판의 하부 표면 (16) 과 일체화되는 제 3 부분 (20C)을 포함한다. 상기 도면에서 알 수 있는 바와같이, 전도성 트레이스 (20) 는 상기 기판의 상부 표면으로 부터 상기 바이어 (20b) 를 통해 상기 하부 표면으로 경로 선택된다.
복수개의 입/출력 패드 (24)를 갖는 IC 칩 (22) 은 상기 기판의 상부 표면 (14) 상에 지지된다. 복수개의 본딩 와이어 (26) 는 상기 전도성 트레이스에 IC 칩 (22) 상의 입/출력 패드를 전기 접속시킨다. 예를들면, 본딩 와이어 (26A) 의 한단부는 IC (22) 상의 입/출력 패드 (24A) 에 전기 접속되어 있으며, 그의 타단부는 전도성 트레이스 (20A) 에 전기 접속되어 있다. 땜납 볼 (18A) 은 상기 기판의 하부 표면상의 전도성 트레이스 (20A) 의 제 3 부분에 전기 접속됨으로써, 입/출력 페드 (24A) 는 본딩 와이어 (26A) 및 전도성 트레이스 (20) 에 의해 땜납 볼 (18A) 에 전기 접속된다. 상기 그리드 어레이에 내재하는 제각각의 땜납 볼은 이러한 방식으로 IC 칩상의 각각의 입/출력 패드에 전기적으로 접속되어 있다.
제 1도 및 제 1A 도에 예시된 이러한 선행 기술의 조립체는 상당 갯수의 전기 접속부를 허용하며, 상기 땜납 볼 (18) 이 전체적인 하부 표면 (18)상에 분포될 수 있기 때문에, 상기에 기술된 바와같이 매우 미세한 리드 프레임 리드에 대한 상호접속과 관련된 문제는 방지된다. 그럼에도 불구하고, 이러한 해결 방안을 사용하는 가능한 상호 접속의 갯수는 IC 칩 기술에서의 발전이 있는 경우에 아직도 상당히 제한된다. 이하 기술되겠지만, 본 발명은 IC 조립체의 흔적을 확대시키지 않고서도 가능한 신뢰성 있는 전기적 상호 접속부의 갯수를 거의 2 배로 할 수 있는 배치를 제공한다.
발명의 개요
하기에 보다 상세하게 기술되겠지만, 본 명세서에는 집적회로 조립체가 개시되어 있다. 상기 조립체는 제 1 도 및 제 1A 도에 예시된 조립체와 같이, 미리 결정된 전도성 트레이스 어레이를 지니며 일련의 입/출력 패드를 갖는 집적회로 칩을 지지하는 유전체 기판을 포함한다. 그러나, 본 발명의 제 1 특징에 의하면, 복수개의 리드 프레임 리드는 상기 기판에 의해 지지되며 상기 전도성 트레이스로 부터전기적으로 분리된다. 제 1의 일련의 본딩 와이어는 상기 리드 프레임 리드에 상기 IC 칩상의 입/출력 패드 중 몇몇개의 입/출력 패드를 전기 접속시키고 제 2 의 일련의 본딩 와이어는 상기 전도성 트레이스에 상기 IC 칩상의 입/출력 패드 중 각각의 다른 입/출력 패드를 전기 접속시킨다.
본 발명의 제 2 특징에 의하면, 전도성 층은 상기 리드 프레임상에 지지되며 상기 리드로 부터 전기적으로 분리된다. 본딩 와이어는 상기 리드 프레임 리드 또는 전도성 트레이스 중 미리 결정된 것에 상기 전도성 층을 전기 접속시키며 적어도 하나의 본딩 와이어는 상기 IC 칩상의 적어도 하나의 미리 결정된 단자 패드에 상기 전도성 층을 전기 접속시키는 데, 이 경우, 상기 층은 예를들면 전원 또는 접지 판으로서 기능을 할 수 있다.
본 발명의 제 3 실시예에 의하면, 제 1 및 제 2 전도성 층은 적층된 관계로 배치되어 있으며 리드 프레임상에서 상기 전도성 트레이스 및 리드 프레임 리드 중 적어도 몇몇 개상에 지지되어 있다. 각각의 전도성 층 각각은 본딩 와이어에 의해 IC 칩에 전기적으로 상호접속되어 있으며, 각각의 전도성 층은 미리 결정된 회로설계에 따라 어느 미리 결정된 각각의 리드 프레임 리드 또는 각각의 전도성 트레이스에 전기 접속되는데, 이 경우에는 상기 층이 전원 및 접지판으로서 각각 기능을 할 수 있다.
본 명세서에 개시된 본 발명의 모든 실시예는 IC 칩에 대한 초고밀도의 전기적 상호 접속을 이룸과 동시에 동일한 핀 갯수를 지니는, 선행 기술의 리드 프레임을 기초로 한 패키지 보다 패키지 흔적이 전형적으로는 작다 하나이상의 전도성 층이 전원 또는 접지판으로서 사용되는 본 발명의 실시예에서, 집적회로 조립체의 전기적 성능의 개선이 전원 및 접지 상호 접속의 인덕턴스의 감소에 기인하여 실현될 수 있다는 점에 유념해야 한다. 이러한 이점은 IC 칩에 상기 전도성 판을 상호접속시키는 본딩 와이어를 유지하고 전원 단자부를 가능한 한 짧게 유지함으로써 달성 및 최대화된다.
본 발명은 첨부된 도면과 관련하여 취해진 이하 상세한 설명을 참고로하면 이해될 수 있다.
제 1 도는 선행기술에 따른 집적회로 조립체의 평면도.
제 1A 도는 제 1 도 조립체의 단면도.
제 2 도는 본 발명의 제 1 실시예에 따라 설계된 집적회로 조립체의 평면도.
제 2A 도는 제 2 도 조립체의 단면도.
제 3 도는 본 발명의 제 2 실시예에 따라 설계된 집적회로 조립제의 평면도.
제 3A 도는 제 3 도 조립체의 단면도.
제 4 도는 본 발명의 제 3 실시예에 따라 설계된 집적회로 조립체의 평면도.
제 4A 도는 제 4 도 조립체의 단면도.
미리 제 1도 및 제 1A 도를 기술하였기 때문에, 바로 제 2 도 및 제 2A 도로 주의를 돌리면, 제 2 도 및 제 2A 도는 참조부호 (30) 로 나타나 있으며 본 발명에 따라 설계된 집적회로 조립체를 예시한 것이다. 상기 조립체는 상부 표면 (34) ,측부 표면 (36), 및 하부 표면 (38) 을 갖는 유전체 기판 (32) 을 포함한다. 상기 기판 (32) 은 복수개의 전도성 트레이스 ( trace ) 를 한정하는 데, 이 중 하나가 참조부호 (40) 로 도시되어 있다. 제 2 도 및 제 2A 도에서 알 수 있는 바와같이, 전도성 트레이스 (40) 는 기판 (32) 의 상부 표면 (34) 과 일체화된 제 1 부분 (40A), 상기 상부 표면으로 부터 상기 기판 (32) 의 하부 표면까지 연장되어 있는 바이어 (41) 를 관통하는 제 2 부분 (40B), 및 상기 기판 (32) 의 하부 표면 (38) 과 일체화된 제 3 부분(40C) 을 포함한다. 복수개의 땜납 볼 (42) 은 상기 기판 (32) 의 하부 표면에 부착되어 있다. 각각의 땜납 볼 (42A) 은 상기 기판의 하부 표면 (38) 상의 전도성 트레이스 (40) 의 제 3 부분 (40C) 에 전기 접속되어 있다. 본 도면에 도시된 특정의 트레이스는 상부 표면 (34) 으로 부터 바이어 (41) 를 통해 하부 표면 (38) 으로 경로 선택된다. 전도성 트레이스는 상기 기판의 측부 주위에서 상기 기판의 상부 표면으로 부터 하부 표면으로 경로 선택될 수 있다는 점을 이해하여야 한다. 이들 수단 중 어느것이라도 본 발명과 양립될 수 있으며 각각의 땜납 볼에 접속되어 있는 경우 상기 전도성 트레이스를 상기 기판의 상부 표면으로 부터 하부 표면으로 전기적으로 경로 선택하는 데 본 발명의 어느 한 실시예에서 사용될 수 있다.
상기 조립체는 상기 기판의 상부 표면 (34)의 상부에 지지되어 있는 IC 칩 (44) 을 부가적으로 포함하는데, 이 경우 상기 IC 칩은 일련의 입/출력 패드 (46A, 46B, 46C, 46D, 46E, 46F) 를 포함한다. 본 발명에 의하면, 복수개의 리드 프레임 리드 (48A, 48B, 48C, 48D) 는 트레이스 (40) 와의 전기적으로 분리된 관계로 상기기판에 의해 상부 표면 (34) 상에 지지되어 있다. 거의 모든 경우는 아니지만, 어떤 경우에, 이들 리드 프레임 리드는 인접한 하부 트레이스와 교차한다. 예를들면, 제 2A 도에 도시된 리드 프레임 리드 (48C, 48D) 는 전도성 트레이스 부분 (40A) 상에 놓여 있다. 상기 리드 프레임 리드는 제 2 도에 예시된 바와같이 절연 재료층 (50) 에 의해 전도성 트레이스 (40) 의 일부 (40A) 로 부터 전기적으로 분리되어 있다. 유전체 테이프 또는 비전도성 에폭시와 같은 여러 절연 재료는 전도성 트레이스 (40) 의 제 1부분 (40A) 및 상기 리드 프레임 리드 (48C, 48D) 사이의 전기적 분리를 제공하는 데 사용될 수 있다. 이들 재료는 본 발명에 따라 상기 기판에 상기 리드 프레임 리드를 본딩시키는 역할을 할 수 있다. 제 2 도 및 제 2A 도에는 상기 상부 표면 (34) 과 일체화된 제 1 부분 (52A), 상부 표변 (34) 을 통해 하부 표면 (38) 으로 지나가는 제 2 부분 (52B) 및 상기 기판의 하부 표면 (38) 과 일체화된 제 3 부분 (52C) 을 지니는 부가적인 전도성 트레이스 (52) 가 도시되어 있다. 리드 프레임 리드 (48B, 48C, 48D) 는 전도성 트레이스 (52) 의 제 1 부분 (52A) 상에 놓여있다. 이들 리드 프레임 리드는 또한 절연 재료 (50) 에 의해 상기 트레이스 (52) 로 부터 전기적으로 분리되어 있다.
상기 리드 프레임 리드가 상기에 기술된 바와같이, 일반적으로 상기 전도성 트레이스 상에 놓여 있지만, 상기 기판상의 리드 프레임 리드의 선택적 배치 및 배열은 유전체 층에 대한 필요성없이 상기 전도성 트레이스로 부터 상기 리드 프레임 리드의 전기적 분리를 제공할 수 있다. 예를들면, 제 2A 도에서는 리드 프레임 리드 (48A) 가 전도성 트레이스와 교차하지 않는다. 리드 프레임 리드 (48A) 및 전도성 트레이스 (52) 의 일부로 부터는 간격을 둔 관계가 유지된다. 리드 프레임 리드 (48A) 의 이러한 배치 및 배열의 결과로서, 상기 리드 프레임 리드는 상기 전도성 트레이스로 부터 전기적으로 분리되며 유전체 층 (50) 에 의해 제공된 전기적 분리가 리드 프레임 리드 (48A) 및 상기 기판 사이에는 필요하지 않다. 그러므로, 제 2A 도에 도시된 바와같이, 유전체 층 (50) 은 리드 프레임 리드 (48A) 가 상기 기판의 상부 표면 (34) 상에 직접 지지되도록 배치되어 있는 외부 에지 (54) 를 포함한다. 어느 한 리드 프레임 리드는 이러한 방식으로 상기 전도성 트레이스로 부터 분리될 수 있다. 모든 리드 프레임 리드가 전도성 트레이스의 교차 및 상기 리드 프레임 리드 및 상기 전도성 트레이스 사이의 간격을 둔 관계의 유지를 방지하도록 상기 기판상의 선택적 배치 및 배열에 의해 분리되는 경우, 유전체 층 (50) 은 필요하지 않으며 생산 단가의 절감이 실현될 수 있다.
여전히 제 2 도 및 제 2A 도를 참조하면, 제 1 의 일련의 본딩 와이어 (56) 는 IC 칩 (44) 상의 입/출력 패드의 선택된 입/출력 패드에 상기 리드 프레임 리드를 전기 접속시킨다. 본딩 와이어 (56A) 는 IC 칩 (44) 상의 입/출력 패드 (46A) 에 리드 프레임 리드 (48A) 를 전기 접속시킨다. 마찬가지로, 본딩 와이어 (56B, 56C, 56D) 는 IC 칩 (44) 상의 입/출력 패드 (46C, 46E, 46F) 의 각각의 입/출력 패드에 리드 프레임 리드 (48B, 48C, 48D) 를 전기 접속시킨다. 제 2 의 일련의 본딩 와이어 (58) 는 IC 칩 (44) 상의 본딩 패드의 각각의 본딩 패드에 상기 전도성 트레이스를 전기 접속시킨다. 본딩 와이어 (58A) 는 입/출력 패드 (46D) 에 전도성 트레이스 (40) 의 제 1 부분 (40A) 을 전기 접속시킨다. 본딩 와이어 (58B) 는 입/출력 패드 (46B) 에 전도성 트레이스 (52) 의 일부 (52A) 를 전기 접속시킨다. 전도성 트레이스 (52) 는 트레이스 (52) 는 트레이스 (52) 의 제 2 부분 (52B) 에 의해 기판 (32) 의 상부 표면 (34) 으로 부터 하부 표면 (38) 으로 경로 선택된다. 상기 트레이스는 상기 기판의 하부 표면 (38) 상에 부가적으로 연장되는데, 이 경우 상기 트레이스는 땝납 볼 (42B) 에 전기 접속되어 있다. 상기 IC 조립체는 유전 매체 (60) 로 부분적으로 캡슐 봉입된다.
제 3 도 및 제 3A 도는 참조 부호 (70) 로 나타나 있는 집적회로 조립체를 예시한 것이다. 상기 조립체는 유전 매체 (71) 로 부분적으로 캡슐 봉입되어 있다.
상기 조립체는 상부 표면 (74) 및 하부 표면 (75) 을 갖는 유전체 기판 (72) 을 포함한다. 상기 기판은 복수개의 전도성 트레이스 (76) 를 한정한다. 복수개의 땜납 볼 (78) 은 상기 기판의 하부 표면 (75) 에 부착되며 각각의 전도성 트레이스 (76) 는 제 2 도 및 제 2A 도를 참조하여 앞서 기술한 바와같이 상기 땜납 볼의 각각의 땜납 볼에 전기적으로 부착된다. 본 발명에 의하면, 복수개의 리드 프레임 리드 (80) 는 기판 (72) 에 의해 상부 표면 (74) 상에 지지된다. 절연층 (81) 은 리드 프레임 리드가 상기 트레이스 상에 놓여 있는 경우에 전도성 트레이스로 부터 상기 리드 프레임 리드를 전기적으로 절연시킨다. 사실상, 상기 리드가 트레이스와 교차하든, 그러하지 않든, 층 (81) 은 기판 (72) (모든 트레이스를 포함함 ) 및 전체적인 리드 프레임 사이에 연장되어 있다. 예를들면, 리드 프레임 리드 (80C, 80D) 는 제 3A 도에 도시되어 있는 바와같이 전도성 트레이스 (76C) 상에 놓여 있지만, 절연층 (81) 의 존재에 기인하여, 앞서 기술한 바와같이, 이들 리드 프레임리드 및 전도성 트레이스 (76C) 사이에는 전기적 분리가 유지된다. 일련의 입/출력 패드 (84) 를 지니는 IC 칩 (82) 은 기판 (72) 의 상부표면 (74) 상에 지지된다. 또한 상기 IC 칩은 부가적인 단자 (86) 를 포함하는데, 이는 예를들면 본 발명에 따른 전원 또는 접지 단자일 수 있다. 제 1의 일련의 본딩 와이어 (88) 는 IC 칩 (82) 상의 입/출력 패드의 각각의 입/출력 패드에 전도성 트레이스를 전기 접속시킨다. 본딩 와이어 (88A, 88B, 88C) 각각은 입/출력 패드 (84A, 84C, 84E) 의 각각의 입/출력 패드에 전도성 트레이스 (76A, 76B, 76C) 의 각각의 전도성 트레이스를 전기 접속시킨다. 제 2 의 일련의 본딩 와이어 (90) 는 IC 칩 (82) 상의 입/출력 패드의 각각의 입/출력 패드에 상기 리드 프레임 리드를 전기 접속시킨다. 본딩 와이어 (90A, 90B, 90C) 각각은 입/출력 패드 (84B, 84D, 84F) 의 각각의 입/출력 패드에 리드 프레임 리드 (80A, 80B, 80C) 의 각각의 리드 프레임 리드를 전기 접속시킨다.
본 발명에 의하면, 전도성 층 (92) 은 기판 (72) 의 상부 표면 (74) 상에서 리드 프레임 리드 (76) 중 적어도 몇몇 개상에 지지되어 있으며 전원 또는 접지판으로서의 역할을 한다. 제 3A 도에서 알 수 있는 바와같이, 전도성 층 (92) 은 리드 프레임 리드 (80A, 80B, 80C) 상에 놓여 있다. 전도성 층 (92) 은 상기 리드 프레임 리드 및 상기 전도성 층사이에 배치된 절연층 (94) 에 의해 상기 리드 프레임 리드로 부터 전기적으로 분리된다. 여러 재료는 본 발명의 범위내에서 절연층 (94) 으로서 사용될 수 있다. 유전체 테이프 및 비전도성 에폭시는 상기 절연층으로서 기능을 하기에 적합한 재료의 여러가지 예들이다. 상기 절연층은 비전도성 에폭시및 유전체 테이프의 경우에 있는 사항이지만, 상기 기판에 전도성 층 (92) 을 본딩시키는 부가적인 역할을 할 수 있다. 다른 재료가 상기 절연층 용으로 사용되는 경우, 개별 접착제가 본딩제로서 사용될 수 있다.
본딩 와이어 (96) 는 전도성 층 (92)에 IC 칩 (82) 의 부가적인 단자 (86) 를 전기 접속시킨다. 본딩 와이어 (98) 는 전도성 층 (92) 에 리드 프레임 리드 (80D) 를 전기 접속시킴으로써 IC 칩 (82) 의 부가적인 단자 (86) 는 상기 본딩 와이어 및 상기 전도성 층을 거쳐 상기 리드프레임 리드에 전기 접속된다. 전도성 층 (92) 이 전원 또는 접지 판중 어느 하나로서의 역할을 제공하는 경우에, 본딩 와이어 (96, 98)는 이들 상호 접속부에서의 인덕턴스를 최소화시키도록 가능한 한 짧게 유지되어야 한다. 여기서 언급되는 바와같이, 본딩 와이어 (98) 는 상기 전도성 트레이스 중 미리 선택된 전도성 트레이스 (76B) 로 부터 전도성 층 (92) (도시되지 않음 )으로 변형적으로 전기 접속될 수 있다. 실제로, 상기 전도성 층은 본 발명의 범위내에서 어느 한 전도성 트레이스 또는 리드 프레임 리드에 전기 접속될 수 있다. 리드 프레임 리드 (80D) 는 접지 전위에 있을 수 있는데, 이 경우 전도성 층 (92) 은 접지판으로서의 역할을 제공하며 IC 칩 (82) 상의 부가적인 단자 (86) 는 접지되거나 리드 프레임 리드 (80D) 는 변형적으로 전원 단자를 나타낼 수 있는데, 이 경우 전도성 층 (92) 은 전원판으로서의 역할을 하며 IC 칩 (82) 의 부가적인 단자 (86) 는 미리 결정된 회로 설계에 따르고 본 발명의 범위에 내재하는 전원 단자이다.
제 4 도 및 제 4A 도에 도시된 IC 회로 조립체는 본 발명의 여전히 또다른실시예를 도시한 것이다. 이들 도면은 참조 부호 (120) 로 나타나 있는 집적회로 조립체를 예시한 것이다. 상기 조립체는 상부 표면 (124) 및 하부 표면 (126) 을 갖는 유전체 기판 (122) 을 포함한다. 상기 기판은 복수개의 전도성 트레이스 (128) 를 한정한다. 복수개의 땜납 볼 (129) 은 상기 기판의 하부 표면 (126) 에 부착되며 각각의 전도성 트레이스 (128) 는 앞서 제 2 도 및 제 2A 도를 참조하여 기술한 바와같이, 땜납 볼 (129) 의 각각의 땜납 볼에 전기적으로 부착된다. 복수개의 리드 프레임 리드 (130) 는 기판 (122) 에 의해 상부 표면 (124) 상에 지지되어 있다. 질연층 (131) 은 상기 전도성 트레이스로 부터 상기 리드 프레임 리드를 전기적으로 분리시킨다. 예를들면, 리드 프레임 리드 (130C, 130D)는 제 4A 도에서 전도성 트레이스 (128C) 상에 놓여 있지만, 절연층 (131) 의 존재에 기인하여, 이들 리드 프레임 리드 및 전도성 트레이스 (128C) 사이에는 전기적 분리가 유지된다. 일련의 입/출력 패드 (134) 를 지니는 IC 칩 (132) 은 기판 (122) 의 상부 표면 (124) 상에 지지된다.
본 발명에 의하면, 상기 IC 칩은 또한 적어도 2 개의 부가적인 단자 (136A, 136B) 를 포함하는 데, 이들은 미리 결정된 회로 설계에 따른 전원 및 접지 단자일 수 있다. 제 1 의 일련의 본딩 와이어 (138)는 IC 칩 (132) 상의 입/출력 패드의 각각의 입/출력 패드에 전도성 트레이스 중 몇몇 전도성 트레이스를 전기 접속시킨다. 본딩 와이어 (138A, 138B, 138C)각각은 상기 IC 칩상의 입/출력 패드 (134A, 134C, 134E) 의 각각의 입/출력 패드에 전도성 트레이스 (128A, 128B, 128C)의 각각의 전도성 트레이스를 전기 접속시킨다. 제 2 의 일련의 본딩 와이어 (140) 는IC 칩 (132) 상의 입/출력 패드의 각각의 입/출력 패드에 리드 프레임 리드 중 몇몇 리드 프레임 리드를 전기 접속시킨다. 본딩 와이어 (140A, 140B, 140C) 각각은 입/출력 패드 (134B, 134D, 134F) 의 각각의 입/출력 패드에 리드 프레임 리드 (130A, 130B, 130C)의 각각의 리드 프레임 리드를 전기 접속시킨다.
본 발명에 의하면, 제 1 의 전도성 층 (142) 및 제 2 의 전도성 층 (144) 은 기판의 상부 표면상에서 리드 프레임 리드 (130)중 적어도 몇몇 개상에 적층된 관계로 배치되어 있다. 제 1 절연층 (146) 은 리드 프레임 리드 (130A, 130B, 130C)로 부터 제 1 전도성 층 (142) 을 전기적으로 절연시키고, 제 2 절연층 (148) 은 제 1 전도성 층 (146) 으로 부터 제 2 전도성 층 (144) 을 전기적으로 절연시키는 데, 이 경우 상기 층은 서로 그리고 리드 프레임 리드로 부터 전기적으로 분리되어 있다. 앞서 기술한 바와같이, 제 각각의 층 (142, 144) 은 이전에 기술된 협동하는 본딩 와이어를 사용하여 상기 IC 조립체에 사용될 수 있는 어느한 각각의 전도성 트레이스 또는 리드 프레임 리드에 전기적으로 접속될 수 있다. 각각의 전도성 층이 전기 접속되는 각각의 리드 프레임 리드 또는 전도성 트레이스는 미리 결정된 회로 설계에 따르고 청구된 바와같은 발명에 따른 전원 단자 또는 접지 단자를 포함할 수 있다. 예시를 위해, 제 4 도 및 제 4A 도에서 제 1 층 (142) 은 접지판으로서 전기적으로 상호접속되며 제 2 층 (144) 은 전원판으로서 전기적으로 상호접속되어 있다. IC 칩 (132) 의 제 1 부가 단자 (136A) 는 본딩 와이어 (150) 에 의해 제 1 전도성 층 (142) 에 전기 접속된다. 본딩 와이어 (152) 는 리드 프레임 리드 (130D)에 제 1 전도성 층 (142) 을 전기 접속시킨다. 리드 프레임 리드 (130D)가 접지 전위에 있는 경우, 상기 제 1 전도성 층은 또한 접지 전위에 있으며 접지판을 포함하는 데, 이 경우에 접지 단자부는 본딩 와이어 (150) 에 의해 상기 IC 칩에 제공된다. IC칩 (132) 의 제 2 부가 단자 (136B) 는 본딩 와이어 (154) 에 의해 제 2 전도성 층 (144) 에 전기 접속된다. 본딩 와이어 (156) 는 리드 프레임 리드 (130E) 에 제 2 전도성 층 (144) 을 전기 접속시킨다. 리드 프레임 리드 (130E) 가 전원 전위에 있는 경우, 상기 제 2 전도성 층은 또한 전원 전위에 있으며 전원판을 포함하는 데, 이 경우 전원 단자부는 본딩 와이어 (154) 를 거쳐 상기 IC 칩에 제공된다. 본딩 와이어 (150, 152, 154, 156) 는 IC 조립체에 내재하는 전원 및 접지 상호 접속부의 인덕턴스를 최소화하도록 가능한 한 짧게 유지되어야 한다. 또한, 제 4A 도에서 알 수 있는 바와같이, 상기 리드 프레임의 전원 및 접지 리드는 짧다. 도시된 바와같은 제 1 및 제 2 의 전도성 층의 전기적 상호 접속은 본 발명의 한가지 가능한 실시예를 예시한 것이다. 상기 전도성 층의 전기적 상호 접속에 대한 기타 여러 실시예는 본 명세서에 의해 교습된 바와같이 가능하다. 예를들면, 전도성 층 (156) 의 제 2 적층부는 층 (142, 144) 으로 구성된 적층부와 동일한 방식으로 기판 (122) 상에서 지지된다. 이들 적층 및/또는 부가적인 적층부 중 어느 것이라도 앞서 기술된 방식으로 리드 프레임 리드 및/또는 트레이스 및 IC (132) 상의 협동 단자에 전기 접속되는 2 개이상의 전기적으로 분리된 층을 포함할 수 있다. 3개의 그러한 층을 포함하는 것으로 도시되어 있는 적층 (156) 은 간략성을 위해 본딩 와이어 없이 예시된 것이다. 여러 실시예로 예시된 리드 프레임 리드가 어느 적합한 방식으로 제공될 수 있지만, 그런 식으로 행하는 한 가지 방법은 리드를포함하는 리드 프레임 및 다이부착 패드를 형성한 다음에 상기 다이부착 패드를 제거하는 것이다.
본 발명은 본 발명의 사상이나 범위를 이탈하지 않고서도 여러 다른 구체적인 형태로 구현될 수 있다는 점을 이해하여야 한다. 그러므로 본 실시예는 제한적인 것이 아니라 예시적인 것으로 간주되어야 하며 본 발명은 본 명세서에 제공된 상세한 설명에 국한되는 것이 아니라 첨부된 특허청구의 범위내에서 수정될 수 있다.

Claims (17)

  1. 상부에 미리 결정된 전기 전도성 트레이스(40, 52)의 어레이가 형성된 유전체 기판(32)의 상부 표면(34) 상에 지지된 집적회로(IC) 칩(44); 상기 IC 칩(44)의 일부 입력/출력 패드(46B, 46D)를 각 트레이스들(40, 52)에 전기적으로 각각 접속하는 일련의 본딩 와이어들(58A, 58B); 및 상기 유전체 기판(32)의 상부 표면(34)에 본딩된 복수의 리드프레임 리드들(48A-48D)을 포함하는 집적회로 조립체에 있어서,
    최소한 상기 리드프레임 리드들 중 일부(48B-48D)가, 상기 유전체 기판(32)의 상부 표면(34) 상에 적층되어, 상기 트레이스들(40, 52) 중 일부 위에 형성되고, 절연 재료층(50)에 의하여 상기 트레이스들(40, 52)로부터 전기적으로 분리되며,
    일련의 제 2 본딩 와이어들(56A-56D)이 상기 IC 칩(44)의 다른 입력/출력 패드(46A, 46C, 46E, 46F)를 각 리드프레임 리드들(48A-48D)에 전기적으로 각각 접속하는 것을 특징으로 하는 집적회로 조립체.
  2. 제 1 항에 있어서, 상기 기판의 하부 표면(38)이, 미리 결정된 위치에 부착된 복수의 땜납 볼들(42) 및 상기 상부 표면(34)으로부터 상기 하부 표면(38)으로 연장된 도전성 트레이스들(40)을 포함하며, 상기 트레이스들 각각은 상기 땜납 볼들 중 관련된 하나에 전기적으로 접속되는 것을 특징으로 하는 집적회로 조립체.
  3. 제 2 항에 있어서, 상기 땜납 볼들(42)은 미리 결정된 그리드 어레이(grid array) 내에서 상기 하부 표면(38)에 부착되는 것을 특징으로 하는 집적회로 조립체.
  4. 제 1 항에 있어서, 상기 집적회로 조립체는 유전 매체(60) 내에 최소한 부분적으로 캡슐 봉입되는 것을 특징으로 하는 집적회로 조립체.
  5. 제 1 항에 있어서, 상기 리드 프레임 리드들(48) 중 일부는, 상기 트레이스들(40)로부터 이격되고, 상기 유전체 기판의 상부 표면(34) 상에 직접 지지되는 것을 특징으로 하는 집적회로 조립체.
  6. 제 1 항에 있어서, 상기 절연 재료층(50)은 유전체 재료층을 포함하는 것을 특징으로 하는 집적회로 조립체.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 절연 재료층(50)은, 상기 리드프레임 리드들을 상기 기판에 본딩시키는 부가적인 역할을 제공하는 것을 특징으로 하는 집적회로 조립체.
  8. 제 7 항에 있어서, 상기 절연 재료층은 유전체 테이프를 포함하는 것을 특징으로 하는 집적회로 조립체.
  9. 제 7항에 있어서, 상기 절연 재료층은 비전도성 에폭시를 포함하는 것을 특징으로 하는 집적회로 조립체.
  10. 제 1 항에 있어서, 상기 IC 칩은 적어도 하나의 전원 단자 패드(84)를 포함하며,
    상기 집적회로 조립체는,
    전원 판으로서의 역할을 제공하며, 상기 기판(72)에 의해 지지되고, 상기 리드 프레임 리드들(80) 중 적어도 일부 위에 적층된 전기 전도성 층(92),
    상기 전도성 층을 그 하부의 리드 프레임 리드들로부터 전기적으로 분리시키는 수단(81), 상기 IC 칩의 전원 단자에 상기 전도성 층을 전기적으로 접속하는 적어도 하나의 제 1 본딩 와이어(88), 및
    상기 리드프레임 리드들 중 미리 선택된 리드프레임 리드 또는 상기 전도성 트레이스들 중 미리 선택된 전도성 트레이스에 상기 전원 판을 접속시키는 제 2 본딩 와이어(90)를 더 포함하는 것을 특징으로 하는 집적회로 조립체(70).
  11. 제 1 항에 있어서, 상기 IC 칩(82)은, 적어도 하나의 접지 단자를 포함하며, 상기 집적회로 조립체는,
    접지판으로의 역할을 제공하며, 상기 기판에 의해 지지되고, 상기 리드프레임 리드들(80) 중 적어도 일부의 리드프레임 리드 상에 적층되어 있는 전기 전도성층(92),
    상기 전도성 층(92)을 그 하부의 리드 프레임 리드들(80)로부터 전기적으로 절연시키는 수단(81),
    상기 IC 칩의 접지 단자에 상기 전도성 층을 전기 접속시키는 적어도 하나의 본딩 와이어(88), 및
    상기 리드 프레임 리드들 중 미리 선택된 리드 프레임 리드 또는 상기 전도성 트레이스들 중 미리 선택된 트레이스에 상기 접지판을 접속시키는 제 2 본딩 와이어(90)를 더 포함하는 것을 특징으로 하는 집적회로 조립체.
  12. 제 10 항 또는 제 11 항에 있어서, 전원 판(144) 및 접지 판(142)이 서로에 대하여 적층된 관계로 상기 기판 상에서 상기 리드 프레임 리드들 중 적어도 일부 위에 배치되어 있으며,
    상기 집적회로 조립체는 상기 판들을 서로 전기적으로 절연시키는 수단(148)을 더 포함하는 것을 특징으로 하는 집적회로 조립체.
  13. 제 1 항에 있어서, 상기 IC 칩은 부가적인 단자를 포함하며,
    상기 집적회로 조립체는,
    서로에 대해 적층된 관계로 상기 리드 프레임 리드들 중 적어도 일부 위에 배치되어 있는 적어도 제 1 및 제 2 의 전기 전도성 층(142, 144)을 포함하고,
    상기 집적회로 조립체는, 또한 서로 및 상기 리드 프레임 리드들로부터 상기 층들을 절연시키는 수단(146, 148)을 포함하며,
    미리 결정된 회로 설계에 따라 상기 제 1 및 제 2 층에 각각 상기 IC 칩의 부가적인 단자를 전기 접속시키는 제 1 수단(150, 154), 및 상기 회로 설계에 따라 상기 트레이스들 또는 상기 리드프레임 리드들에 각각 상기 층들을 전기 접속시키는 제 2 수단(152, 156)을 더 포함하는 것을 특징으로 하는 집적회로 조립체.
  14. 제 13 항에 있어서, 상기 전도성 층 중 적어도 한 전도성 층은 접지 판을 포함하는 것을 특징으로 하는 집적회로 조립체.
  15. 제 13 항에 있어서, 상기 전도성 층 중 적어도 하나의 전도성 층은 전원 판을 포함하는 것을 특징으로 하는 집적회로 조립체.
  16. 제 13 항에 있어서, 상기 절연 수단은 서로 및 상기 기판에 상기 전도성 층들을 본딩시키는 부가적인 역할을 제공하는 것을 특징으로 하는 집적회로 조립체.
  17. 제 13 항에 있어서, 상기 제 1 및 제 2 수단은 본딩 와이어를 포함하는 것을 특징으로 하는 집적회로 조립체.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101524186B1 (ko) * 2008-07-14 2015-06-01 삼성전자주식회사 반도체 칩, 반도체 패키지용 배선기판, 이를 갖는 반도체패키지 및 이를 포함하는 표시 장치.

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808357A (en) * 1992-06-02 1998-09-15 Fujitsu Limited Semiconductor device having resin encapsulated package structure
US5569955A (en) * 1994-09-16 1996-10-29 National Semiconductor Corporation High density integrated circuit assembly combining leadframe leads with conductive traces
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
US5705851A (en) * 1995-06-28 1998-01-06 National Semiconductor Corporation Thermal ball lead integrated package
JP3123638B2 (ja) * 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
US5739581A (en) * 1995-11-17 1998-04-14 National Semiconductor Corporation High density integrated circuit package assembly with a heatsink between stacked dies
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
JP3294490B2 (ja) * 1995-11-29 2002-06-24 株式会社日立製作所 Ｂｇａ型半導体装置
KR970053688A (ko) * 1995-12-30 1997-07-31 황인길 솔더볼과 리드를 입출력 단자로 사용하는 반도체 패키지
US5854512A (en) * 1996-09-20 1998-12-29 Vlsi Technology, Inc. High density leaded ball-grid array package
JPH10270623A (ja) * 1997-03-24 1998-10-09 Sumitomo Metal Mining Co Ltd ボールグリッドアレイ用リードフレームおよびこれを用いた半導体装置、並びにその製造方法
JP3570858B2 (ja) * 1997-07-03 2004-09-29 株式会社ルネサステクノロジ リードフレーム先端配置設計方法
KR100290784B1 (ko) 1998-09-15 2001-07-12 박종섭 스택 패키지 및 그 제조방법
WO2002009181A1 (en) * 2000-07-20 2002-01-31 Vertical Circuits, Inc. Vertically integrated chip on chip circuit stack
US7741158B2 (en) * 2006-06-08 2010-06-22 Unisem (Mauritius) Holdings Limited Method of making thermally enhanced substrate-base package
KR101011930B1 (ko) 2008-07-11 2011-01-28 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
US9258890B2 (en) * 2014-06-03 2016-02-09 Stmicroelectronics, Inc. Support structure for stacked integrated circuit dies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283460A (ja) * 1992-04-02 1993-10-29 Shinko Electric Ind Co Ltd 半導体装置
JPH0697307A (ja) * 1992-09-16 1994-04-08 Hitachi Ltd 半導体集積回路装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61148826A (ja) * 1984-12-24 1986-07-07 Hitachi Ltd 半導体装置
JPS6254456A (ja) * 1985-07-31 1987-03-10 Nec Corp 半導体装置用リ−ドフレ−ム
JP2587805B2 (ja) * 1987-10-19 1997-03-05 新光電気工業株式会社 半導体装置
JPH04127564A (ja) * 1990-09-19 1992-04-28 Mitsui High Tec Inc リードフレームの製造方法
US5241133A (en) * 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5332864A (en) * 1991-12-27 1994-07-26 Vlsi Technology, Inc. Integrated circuit package having an interposer
JPH0786335A (ja) * 1993-09-20 1995-03-31 Hitachi Ltd 半導体の実装構造とこれに用いる樹脂封止型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283460A (ja) * 1992-04-02 1993-10-29 Shinko Electric Ind Co Ltd 半導体装置
JPH0697307A (ja) * 1992-09-16 1994-04-08 Hitachi Ltd 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101524186B1 (ko) * 2008-07-14 2015-06-01 삼성전자주식회사 반도체 칩, 반도체 패키지용 배선기판, 이를 갖는 반도체패키지 및 이를 포함하는 표시 장치.

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DE69508379T2 (de) 1999-11-04
WO1996008841A1 (en) 1996-03-21
KR960706193A (ko) 1996-11-08

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