JPS61148826A - 半導体装置 - Google Patents
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- JPS61148826A JPS61148826A JP59270830A JP27083084A JPS61148826A JP S61148826 A JPS61148826 A JP S61148826A JP 59270830 A JP59270830 A JP 59270830A JP 27083084 A JP27083084 A JP 27083084A JP S61148826 A JPS61148826 A JP S61148826A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野〕
本発明は、配線形成技術に関し、ペレット取付基板に適
用して有効な技術に関するものである。
用して有効な技術に関するものである。
ペレットの高集積化、ペレットの高密度搭載等の要請に
より、ペレット取付基仮に形成されているペレットと外
部端子またはペレット間の電気的接続を行うための配線
が近設され、かつ多層化の傾向にある。
より、ペレット取付基仮に形成されているペレットと外
部端子またはペレット間の電気的接続を行うための配線
が近設され、かつ多層化の傾向にある。
前記配線は、通常基板上面に所定厚で被着した第ｔｍ縁
層上面にアルミニウム等の金属を蒸着等により被着して
第１層配線が形成され、さらにその上に第２絶呼層を形
成し、該絶縁層−上に第２層配線が被着される如く２層
以上の配線として形成され、各層の配線間は絶縁層に形
成したスルーホール配線を介して電気的に接続されてな
るものである。
層上面にアルミニウム等の金属を蒸着等により被着して
第１層配線が形成され、さらにその上に第２絶呼層を形
成し、該絶縁層−上に第２層配線が被着される如く２層
以上の配線として形成され、各層の配線間は絶縁層に形
成したスルーホール配線を介して電気的に接続されてな
るものである。
したがって、前記配線の多くは絶縁材中に埋設された状
態にある。
態にある。
ところで、絶縁物に周囲が取り囲まれている配線の信号
伝送速度の遅延時間ｔは、絶縁物の比誘電率εｒと次の
（１）式の関係にある。
伝送速度の遅延時間ｔは、絶縁物の比誘電率εｒと次の
（１）式の関係にある。
ｔ＝３，３ｘεｒ” （ｎ ｓ ／ｍ） ＜１）
ここでｎｓはナノ秒、ｍはメートルである。
ここでｎｓはナノ秒、ｍはメートルである。
したがって、前記配線の信号伝送速度は、絶縁層の材料
の比誘電率εｒにより大きな影響を受けることになる。
の比誘電率εｒにより大きな影響を受けることになる。
前記遅延時間は、大型コンピュータ等の高速演算を要求
される電子機器にとっては、重大な問題であることが本
発明者により見い出された。
される電子機器にとっては、重大な問題であることが本
発明者により見い出された。
なお、多層配線については、１９８０年１月１５日、株
式会社工業調査会発行ｒｔｃ化実装技術ＪＰ１１９に記
載されている。
式会社工業調査会発行ｒｔｃ化実装技術ＪＰ１１９に記
載されている。
〔発明の目的〕
本発明の目的は、ペレット取付基板の配線形成技術に関
し、半導体装置の性能向上に適用して有効な技術を提供
することにある。
し、半導体装置の性能向上に適用して有効な技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、ペレット取付基板に１または２層以上で形成
されている配線を、所定部で部分的に支持された中空形
状で形成することにより、配線周！の大部分を比誘電率
が極めて小さい空気で取り囲むことになる。それ故、信
号伝送速度の遅延時間を非常に小さくすることができる
ことより、信号の高速処理が可能となり、前記目的が達
成されるものである。
されている配線を、所定部で部分的に支持された中空形
状で形成することにより、配線周！の大部分を比誘電率
が極めて小さい空気で取り囲むことになる。それ故、信
号伝送速度の遅延時間を非常に小さくすることができる
ことより、信号の高速処理が可能となり、前記目的が達
成されるものである。
〔実施例１〕
第１図は本発明による実施例１である半導体装置の拡大
部分断面図であり、第２図は本実施例１の半導体装置を
、そのほぼ中心を切る面における断面図で示すものであ
る。
部分断面図であり、第２図は本実施例１の半導体装置を
、そのほぼ中心を切る面における断面図で示すものであ
る。
本実施例１の半導体装置は、いわゆるマルチチップモジ
ュールであり、たとえばシリコンカーバイドを主成分と
する材料（以下、シリコンカーバイド基板という、）か
らなるセラミック基板１の上面には、多数のペレット２
がフェース□ダウ□ンボンディングされてい墨しリコン
からなる゛÷ザーチップ３が、金−シリコン共晶４で接
合されており、該基板ｌの上面周囲にはムライトからな
°る枠体５が低融点ガラス６で取り付けられ、８−枠体
５の上面には同じくムライトからなるキャップ７が金−
錫合金８で取り付けら糺、内部が気密封止されてなるも
のである。また゛、前記マザーチップ３はその周囲に形
成されているポンディングパッドで、低融点ガラ女５に
一部が埋設５されて固定きれているリード９の内端部と
ワイヤ１０を介して電気的に接電されているもの÷ある
。 ゛なお、シリコンカーバイド−板は、特開
昭５７−２５９１号公報に示される、シリコレカーバイ
ド中に０．１〜３．５重量％のベリリウムを含み、ホ゛
ソトプレスにより形成されたセラミ、りからなるもので
ある。
ュールであり、たとえばシリコンカーバイドを主成分と
する材料（以下、シリコンカーバイド基板という、）か
らなるセラミック基板１の上面には、多数のペレット２
がフェース□ダウ□ンボンディングされてい墨しリコン
からなる゛÷ザーチップ３が、金−シリコン共晶４で接
合されており、該基板ｌの上面周囲にはムライトからな
°る枠体５が低融点ガラス６で取り付けられ、８−枠体
５の上面には同じくムライトからなるキャップ７が金−
錫合金８で取り付けら糺、内部が気密封止されてなるも
のである。また゛、前記マザーチップ３はその周囲に形
成されているポンディングパッドで、低融点ガラ女５に
一部が埋設５されて固定きれているリード９の内端部と
ワイヤ１０を介して電気的に接電されているもの÷ある
。 ゛なお、シリコンカーバイド−板は、特開
昭５７−２５９１号公報に示される、シリコレカーバイ
ド中に０．１〜３．５重量％のベリリウムを含み、ホ゛
ソトプレスにより形成されたセラミ、りからなるもので
ある。
これは、電気絶縁轢、熱伝導性に優れ、シリコンに近い
熱膨張係数を持ち、機械的強度が大きいという特性を備
えているものである。
熱膨張係数を持ち、機械的強度が大きいという特性を備
えているものである。
本実施例１の半導体装置に搭載されているマザーチップ
３は、シリコン基板３ａ上に所定部が支持用の部材であ
る銅からなる支柱１１で支持された中空形状゛（数丁、
スケルトン構造という。）の信号用配線１２を備えてな
るものである。
３は、シリコン基板３ａ上に所定部が支持用の部材であ
る銅からなる支柱１１で支持された中空形状゛（数丁、
スケルトン構造という。）の信号用配線１２を備えてな
るものである。
すなわち、シリコン基板３ａ上面のほぼ全体に銅が被着
されてグランド層Ｉ３が形成され、該グランド層の所定
部にはシリコン基板３ａが露出する穴１４が形成されて
おり、該穴１４内のシリコン基板３ａ上面には前記配、
％１１１２を支える支柱１１がグランド層と接触しない
ように取り付けられ、弛め同様の支柱１１ （図示せず
。）により所定部が支持されることによって前記信号用
配線１２はスケルトン構造を形成している。
されてグランド層Ｉ３が形成され、該グランド層の所定
部にはシリコン基板３ａが露出する穴１４が形成されて
おり、該穴１４内のシリコン基板３ａ上面には前記配、
％１１１２を支える支柱１１がグランド層と接触しない
ように取り付けられ、弛め同様の支柱１１ （図示せず
。）により所定部が支持されることによって前記信号用
配線１２はスケルトン構造を形成している。
また、本実施例１のマザーチップ３では、前記支柱１１
の直上に第２の支柱１１ａが固定され、該支柱１工ａの
先端にはペレット取付用の電極１５が接続されており、
該電極１５にはペレット２が半田バンプ１６でフェース
ダウンポンディングされている。
の直上に第２の支柱１１ａが固定され、該支柱１工ａの
先端にはペレット取付用の電極１５が接続されており、
該電極１５にはペレット２が半田バンプ１６でフェース
ダウンポンディングされている。
前記電極１５は、少なくとも最上層には半田付性の良い
材料が用いられた１または２層以上で形成され、たとえ
ば図中下側より銅、その上に金を被着した２層構造で形
成することができる。
材料が用いられた１または２層以上で形成され、たとえ
ば図中下側より銅、その上に金を被着した２層構造で形
成することができる。
本実施例１のマザーチップ３にば、前記の如くグランド
層１３を含めて２層構造の配線が形成され、そのうち信
号用配線１２がスケルトン構造で形成されているため、
該配線１２はその周囲のほとんどが比誘電率εｒがほぼ
１である空気で囲まれている。それ故、前記配線１２に
おける信号伝送速度の遅延時間ｔを非常に小さくするこ
とが可能となり、信号の処理をほぼ光速に近い極めて高
速で行うことができるものである。
層１３を含めて２層構造の配線が形成され、そのうち信
号用配線１２がスケルトン構造で形成されているため、
該配線１２はその周囲のほとんどが比誘電率εｒがほぼ
１である空気で囲まれている。それ故、前記配線１２に
おける信号伝送速度の遅延時間ｔを非常に小さくするこ
とが可能となり、信号の処理をほぼ光速に近い極めて高
速で行うことができるものである。
また、前記の信号伝送速度の遅延時間ｔは、前記配線１
２のインダクタンスしおよび静電容量Ｃとの間に次の（
２）式の関係があり、該インダクタンスしは該配線１２
の電気力線がお・よぶ距離ｈ・との間に（３）式に示す
うＬこ比例関係がある。
２のインダクタンスしおよび静電容量Ｃとの間に次の（
２）式の関係があり、該インダクタンスしは該配線１２
の電気力線がお・よぶ距離ｈ・との間に（３）式に示す
うＬこ比例関係がある。
ｔ＝ （Ｌ、Ｃ）’・５（２）
Ｌ ＝ ｋ ｈ ＋３）ここ
でｋは定数である。
でｋは定数である。
ところで、前記電気力線はシリコン基板自体を透過する
性質があるが、電気の良導体により遮断される性質を有
している。したがって、本実施例１の如くシリコン基板
３ａの上面のほぼ全体にわタリクランド層１３を形成す
ることにより、前記配線１２の電気力線がおよぶ距離り
を該配線１２とグランド層１３との間の非常に小さいも
のとすることができる。それ故、前記遅延時間ｔを小さ
くすることができ、結果として信号伝送の高速化が達成
される。
性質があるが、電気の良導体により遮断される性質を有
している。したがって、本実施例１の如くシリコン基板
３ａの上面のほぼ全体にわタリクランド層１３を形成す
ることにより、前記配線１２の電気力線がおよぶ距離り
を該配線１２とグランド層１３との間の非常に小さいも
のとすることができる。それ故、前記遅延時間ｔを小さ
くすることができ、結果として信号伝送の高速化が達成
される。
なお、前記マザーチップ３におけるスケルトン構造の配
線は、次のようにして形成することが可能である。
線は、次のようにして形成することが可能である。
すなわち、初めシリコン基板３ａの上面全体に銅を蒸着
してグランド層１３を形成し、次いで支柱１１を形成す
る所定部をエツチング除去し、穴１４を形成する。
してグランド層１３を形成し、次いで支柱１１を形成す
る所定部をエツチング除去し、穴１４を形成する。
その後、樹脂（図示せず。）を全面塗布して第１樹脂層
を形成し、該樹□脂層上面にネガ型ホトレジストを塗布
する。このホトレジストの前記穴１４の上方部に光露光
を行い、ウェットエツチングにて第１樹脂層にスルーホ
ールを形成し、該スルーホール内に銅を蒸着することに
より、支柱１１を形成し、該支柱１１と電気的に接続す
る所定形状の配置５１１２を常法により形成する。
を形成し、該樹□脂層上面にネガ型ホトレジストを塗布
する。このホトレジストの前記穴１４の上方部に光露光
を行い、ウェットエツチングにて第１樹脂層にスルーホ
ールを形成し、該スルーホール内に銅を蒸着することに
より、支柱１１を形成し、該支柱１１と電気的に接続す
る所定形状の配置５１１２を常法により形成する。
さらに、その上に第２樹脂層を形成し、前記と同工程に
より支柱１１ａおよび電極１５を形成した後、前記第１
および第２樹脂層の全てをウェットエツチングにて除去
することにより、□配線骨格のみからなるスケルトン構
造が形成される。
より支柱１１ａおよび電極１５を形成した後、前記第１
および第２樹脂層の全てをウェットエツチングにて除去
することにより、□配線骨格のみからなるスケルトン構
造が形成される。
〔実施例２〕
第３図は、本発明による実施例２である半導体装置の拡
大部分断面図である。
大部分断面図である。
本実施例２の半導体装置は、前記実施例１とほぼ同様の
ものであるが、搭載されているマザーチップ３の信号用
配線と該マザーチップ３に取り付けられているペレット
がガリウムーヒ素（Ｇａ −Ａｓ）で形成されているこ
とに違いがあるものである。
ものであるが、搭載されているマザーチップ３の信号用
配線と該マザーチップ３に取り付けられているペレット
がガリウムーヒ素（Ｇａ −Ａｓ）で形成されているこ
とに違いがあるものである。
すなわち、信号用配線は１２および１２ａの２層のスケ
ルトン構造からなり、グランド層１３を含めると３層構
造で配線層が形成されている。そして、゛前記信号用配
線１２はグランド層１３の上面に直に取り付けられた樹
脂からなる１段目の支柱１１で所定部が支持され、信号
用配線１２ａは２段目の支柱１１ａで支持され、ペレッ
ト取付用電極ｌ′Ｓは３段目の支柱１１ｂで支持されて
いるものである。
ルトン構造からなり、グランド層１３を含めると３層構
造で配線層が形成されている。そして、゛前記信号用配
線１２はグランド層１３の上面に直に取り付けられた樹
脂からなる１段目の支柱１１で所定部が支持され、信号
用配線１２ａは２段目の支柱１１ａで支持され、ペレッ
ト取付用電極ｌ′Ｓは３段目の支柱１１ｂで支持されて
いるものである。
前記の如く支柱１１．ｌｌａ、ｌｌｂが絶縁材である樹
脂で形成されているため幾重にもスケルトン構造の配線
を積層形成することができるものである。
脂で形成されているため幾重にもスケルトン構造の配線
を積層形成することができるものである。
本実施例２の配線において、電極１５との電気的接続は
、たとえば図中右側の半田バンプが接続されている電極
１５と配線１２との電気的接続について説明すれば、支
柱１１ａを貫通して形成されたスルーホール配線１７で
配線１２と配線１２ａとの電気的接続を行い、該配線１
２ａと電極１５との接続を支柱１１ｂに同様に形成され
たスルーホール配線１７ａで行うことにより達成されて
いる。
、たとえば図中右側の半田バンプが接続されている電極
１５と配線１２との電気的接続について説明すれば、支
柱１１ａを貫通して形成されたスルーホール配線１７で
配線１２と配線１２ａとの電気的接続を行い、該配線１
２ａと電極１５との接続を支柱１１ｂに同様に形成され
たスルーホール配線１７ａで行うことにより達成されて
いる。
本実施例２では、ペレット２がＧａ−Ａｓで形成されて
いるため、シリコンで形成されているマザーチップ３と
は大きく熱膨張係数が異なるものである。しかし、配線
がスケルトン構造で形成されているため電極１５が柱の
先端に形成された構造となり、極めて柔軟性に冨んでい
るので、前記ペレット２をも十分な信頼性のもとで取り
付けることができるものである。
いるため、シリコンで形成されているマザーチップ３と
は大きく熱膨張係数が異なるものである。しかし、配線
がスケルトン構造で形成されているため電極１５が柱の
先端に形成された構造となり、極めて柔軟性に冨んでい
るので、前記ペレット２をも十分な信頼性のもとで取り
付けることができるものである。
なお、本実施例２における配線のスケルトン構造は、次
のようにして形成できる。
のようにして形成できる。
先ず、前記実施例１と同様にグランド層１３を全面に形
成する。穴１４を開けることなくたとえばポリイミド等
の感光性樹脂を用いて第１樹脂層（図示せず。）を形成
し、該樹脂６層の所定部に十分な光照射を行い完全に三
次元化し、エツチング不能部として支柱１１の相当部を
形成する。
成する。穴１４を開けることなくたとえばポリイミド等
の感光性樹脂を用いて第１樹脂層（図示せず。）を形成
し、該樹脂６層の所定部に十分な光照射を行い完全に三
次元化し、エツチング不能部として支柱１１の相当部を
形成する。
その後、常法により銅からなる配線１２を形成し、同じ
く感光性樹脂で第２樹脂層を形成し、スルーホール配線
１７の形成を要する孔をドライエツチングで形成する０
次いで、銅を蒸着してスルーホール配ｖＡ１７を形成し
、第２樹脂層が露出するまで研磨を行った後、前記と同
様に所定部に光照射を行い支柱ｔｔａＯ相当部を形成す
る。
く感光性樹脂で第２樹脂層を形成し、スルーホール配線
１７の形成を要する孔をドライエツチングで形成する０
次いで、銅を蒸着してスルーホール配ｖＡ１７を形成し
、第２樹脂層が露出するまで研磨を行った後、前記と同
様に所定部に光照射を行い支柱ｔｔａＯ相当部を形成す
る。
さらに、同様の工程を繰り返して、配線１２ａ、スルー
ホール配線１７ａ、支柱１１ｂの相当部および電極１５
を形成した後、第１．第２．第３゜の各樹脂層を一度に
エツチング溶液で溶解除去することにより、エツチング
不能部である支柱１１゜１１ａ、ｌｌｂで部分的に支持
された、スケルトン構造の配線を容易に形成することが
できるものである。
ホール配線１７ａ、支柱１１ｂの相当部および電極１５
を形成した後、第１．第２．第３゜の各樹脂層を一度に
エツチング溶液で溶解除去することにより、エツチング
不能部である支柱１１゜１１ａ、ｌｌｂで部分的に支持
された、スケルトン構造の配線を容易に形成することが
できるものである。
（１）、ペレット取付基板に１または２層以上で形成さ
れている配線を、所定部で部分的に支持された中空形状
（スケルトン構造）で形成することにより、配線周囲の
大部分を比誘電率が極めて小さい空気で囲む形状とする
ことができるので、該配線の信号伝送速度の遅延時間を
非常に小さくすることができる。
れている配線を、所定部で部分的に支持された中空形状
（スケルトン構造）で形成することにより、配線周囲の
大部分を比誘電率が極めて小さい空気で囲む形状とする
ことができるので、該配線の信号伝送速度の遅延時間を
非常に小さくすることができる。
（２）、前記（１）により、信号伝送速度を非常に速く
することができることによって、信号の高速処理が可能
となり、半導体装置の性能向上を達成できる。
することができることによって、信号の高速処理が可能
となり、半導体装置の性能向上を達成できる。
（３）、グランド層をペレット取付基板の上面のほぼ全
体に形成することにより、配線の電気力線がおよぶ距離
を短くすることができるので、該配線の信号伝送速度の
遅延時間を小さくすることができる。
体に形成することにより、配線の電気力線がおよぶ距離
を短くすることができるので、該配線の信号伝送速度の
遅延時間を小さくすることができる。
（４）、配線をスケルトン構造で形成することにより、
ペレット付は用の電極をフレキシブルな状態で形成でき
るので、フェースダウンボンディングされるペレットと
ペレット取付基板との熱膨張係数が大きく異なる場合で
あっても、十分な信頼性の下でペレット取付が可能であ
る。
ペレット付は用の電極をフレキシブルな状態で形成でき
るので、フェースダウンボンディングされるペレットと
ペレット取付基板との熱膨張係数が大きく異なる場合で
あっても、十分な信頼性の下でペレット取付が可能であ
る。
（５）、前記（４）により、シリコンからなるペレット
取ｊｆｔｋＨｒｙ ｒ＝ ５− ａ ａ ａｑ ｒニ
ー ｆｒスベｌノ、、、 Ｌ Ｌづ、−スダウンボンデ
ィングしてなる、信頼性の高い半導体装置を提供できる
。
取ｊｆｔｋＨｒｙ ｒ＝ ５− ａ ａ ａｑ ｒニ
ー ｆｒスベｌノ、、、 Ｌ Ｌづ、−スダウンボンデ
ィングしてなる、信頼性の高い半導体装置を提供できる
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
配線形成材料または配線構造は、前記実施例のものに限
るものでなく、同様の目的に使用しうる材料または構造
であれば如何なるものであってもよい、とくに、前記実
施例１では支柱が銅で形成された１層の信号用配線のも
のを示したが、導通を目的とする支柱以外を、電気的に
絶縁する構造とすることにより、多層構造にすることも
可能である。
るものでなく、同様の目的に使用しうる材料または構造
であれば如何なるものであってもよい、とくに、前記実
施例１では支柱が銅で形成された１層の信号用配線のも
のを示したが、導通を目的とする支柱以外を、電気的に
絶縁する構造とすることにより、多層構造にすることも
可能である。
また、スケルトン構造の配線の形成・も実施例に示した
ものに限るものでない。
ものに限るものでない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、ぺレットがフェー
スダウンボンディングされたマザーチップが、ペレット
取付基板である半導体装置に適用した場合について説明
したが、それに限定されるものではなく、たとえば、ペ
レット取付基板が通常のパンケージ基板である半導体装
置に適用しても有効な技術であり、また本発明はパッケ
ージの型式には関係なく適用できる技術に関するもので
ある。
をその背景となった利用分野である、ぺレットがフェー
スダウンボンディングされたマザーチップが、ペレット
取付基板である半導体装置に適用した場合について説明
したが、それに限定されるものではなく、たとえば、ペ
レット取付基板が通常のパンケージ基板である半導体装
置に適用しても有効な技術であり、また本発明はパッケ
ージの型式には関係なく適用できる技術に関するもので
ある。
第１図は、本発明による実施例１である半導体装置の拡
大部分断面図、 第２図は、本実施例１の半導体装置を示す断面図、 第３図は、本発明による実施例２である半導体装置の拡
大部分断面図である。 １・・・セラミック基板、２・・・ペレット、３・・・
マザーチップ、３ａ・・・シリコン基板、４・・・金−
シリコン共晶、５・・・枠体、６・・・低融点ガラス、
７・・・キャップ、８・・・金−錫合金、９・・・リー
ド、１０・・・ワイヤ、１’１．ｌｌａ、ｌｌｂ・−−
支柱、１２，１２２・・・配線、１３・・・グランド層
、１４・・・穴、１５・・・電極、１６・・・半田バン
プ、１７．１７ａ・・・スルーホール配線。
大部分断面図、 第２図は、本実施例１の半導体装置を示す断面図、 第３図は、本発明による実施例２である半導体装置の拡
大部分断面図である。 １・・・セラミック基板、２・・・ペレット、３・・・
マザーチップ、３ａ・・・シリコン基板、４・・・金−
シリコン共晶、５・・・枠体、６・・・低融点ガラス、
７・・・キャップ、８・・・金−錫合金、９・・・リー
ド、１０・・・ワイヤ、１’１．ｌｌａ、ｌｌｂ・−−
支柱、１２，１２２・・・配線、１３・・・グランド層
、１４・・・穴、１５・・・電極、１６・・・半田バン
プ、１７．１７ａ・・・スルーホール配線。
Claims (1)
- 【特許請求の範囲】 １、所定部で部分的に支持された中空形状からなる１ま
たは２層以上の配線が上面に形成されたペレット取付基
板を備えてなる半導体装置。 ２、配線が金属または樹脂からなる部材で支持されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 ３、ペレット取付基板がシリコンで形成されていること
を特徴とする特許請求の範囲第１項記載の半導体装置。 ４、ペレット取付基板上面のほぼ全体に金属が被着され
てグランド層が形成されていることを特徴とする特許請
求の範囲第１項記載の半導体装置。 ５、ペレット取付基板がマザーチップであることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ６、Ｇａ−Ａｓからなるペレットがペレット取付基板に
フェースダウンボンディングされてなることを特徴とす
る特許請求の範囲第１項または第５項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270830A JPS61148826A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270830A JPS61148826A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61148826A true JPS61148826A (ja) | 1986-07-07 |
Family
ID=17491604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270830A Pending JPS61148826A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148826A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442230A (en) * | 1994-09-16 | 1995-08-15 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
| US5767009A (en) * | 1995-04-24 | 1998-06-16 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing from crosstalk noise |
| US5877478A (en) * | 1992-05-14 | 1999-03-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1984
- 1984-12-24 JP JP59270830A patent/JPS61148826A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877478A (en) * | 1992-05-14 | 1999-03-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5442230A (en) * | 1994-09-16 | 1995-08-15 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
| US5767009A (en) * | 1995-04-24 | 1998-06-16 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing from crosstalk noise |
| US5821625A (en) * | 1995-04-24 | 1998-10-13 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing from crosstalk noise |
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