KR100393098B1 - 반도체패키지용 부자재의 패턴층 형성 방법 - Google Patents

반도체패키지용 부자재의 패턴층 형성 방법 Download PDF

Info

Publication number
KR100393098B1
KR100393098B1 KR10-2000-0081970A KR20000081970A KR100393098B1 KR 100393098 B1 KR100393098 B1 KR 100393098B1 KR 20000081970 A KR20000081970 A KR 20000081970A KR 100393098 B1 KR100393098 B1 KR 100393098B1
Authority
KR
South Korea
Prior art keywords
layer
wiring pattern
heat sink
forming
plating layer
Prior art date
Application number
KR10-2000-0081970A
Other languages
English (en)
Other versions
KR20020052576A (ko
Inventor
조응산
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR10-2000-0081970A priority Critical patent/KR100393098B1/ko
Publication of KR20020052576A publication Critical patent/KR20020052576A/ko
Application granted granted Critical
Publication of KR100393098B1 publication Critical patent/KR100393098B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

이 발명은 반도체패키지용 부자재의 패턴층 형성 방법에 관한 것으로, 부자재(히트싱크) 표면에 배선패턴을 직접 형성함으로써, 전체 비용의 60% 이상을 차지하던 종래 회로기판을 채택하지 않을 수 있고, 또한 히트싱크를 공통의 그라운드용으로 이용할 수 있도록 대략 평판형인 히트싱크와; 상기 히트싱크의 상면 중앙에 접착수단으로 접착된 동시에, 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 외주연인 히트싱크 상면에 절연층이 개재된 채 볼랜드 및 본드핑거를 가지며 다수의 배선패턴이 형성되고, 상기 배선패턴중 볼랜드 및 본드핑거를 제외한 배선패턴 및 절연층의 상면은 솔더마스크로 코팅되어 이루어진 패턴층과; 상기 반도체칩의 입출력패드와 상기 배선패턴중 본드핑거를 상호 전기적으로 접속하는 도전성와이어와; 상기 반도체칩, 도전성와이어 및 배선패턴중 본드핑거를 봉지재로 봉지하여 형성된 봉지부와; 상기 배선패턴중 볼랜드에 융착된 도전성볼을 포함하여 이루어진 것을 특징으로 함

Description

반도체패키지용 부자재의 패턴층 형성 방법{manufacturing method of circuit pattern for semiconductor package}
본 발명은 반도체패키지용 부자재의 패턴층 형성 방법에 관한 것으로, 더욱 상세하게 설명하면 별도의 회로기판을 채택하지 않고 부자재(히트싱크) 표면에 배선패턴을 직접 형성한 반도체패키지용 부자재의 패턴층 형성 방법에 관한 것이다.
통상 볼그리드어레이 반도체패키지는 마더보드에 실장되는 입출력 단자가 회로기판 일면에 어레이된 다수의 도전성볼로 이루어진 것을 말한다. 이러한 반도체패키지는 실장면적을 최소화시킴과 동시에, 많은 입출력 단자를 확보할 수 있어 최근의 통신기기, 셀룰러 폰, 노트북, 무선 시스템 등의 요구를 충족시키게 적합함으로써, 최근 급속하게 이용되고 있는 추세이다. 또한, 최근에는 상기 반도체패키지의 방열성능을 향상시키기 위해 회로기판의 일면에 히트싱크를 장착한 것들이 출시되고 있다.
이러한 종래의 반도체패키지(100')가 도1에 도시되어 있으며, 이를 참조하여종래 기술을 설명하면 다음과 같다.
먼저, 대략 판상으로서 상면 중앙에 요부(3')(凹部')가 형성된 히트싱크(2')가 구비되어 있고, 상기 히트싱크(2')의 요부(3') 바닥면에는 반도체칩(5')이 접착층(11')으로 접착되어 있다. 상기 반도체칩(5')은 상면에 다수의 입출력패드(5a')가 형성되어 있다.
상기 히트싱크(2')의 요부(3')를 제외한 상면에는 인쇄회로기판, 써킷테이프, 써킷필름 등의 회로기판(10')이 접착층(11')에 의해 접착되어 있다. 상기 회로기판(10')은 통상 수지층(12')을 기본층으로 그 상면에 볼랜드(13a') 및 본드핑거(13b')를 갖는 다수의 배선패턴(13')이 형성되어 있으며, 상기 배선패턴(13')중 본드핑거(13b')는 반도체칩(5')의 입출력패드(5a')와 도전성와이어와 같은 도전성와이어(6')에 의해 상호 연결되어 있다. 물론, 상기 볼랜드(13a') 및 본드핑거(13b')를 제외한 배선패턴(13') 및 수지층(12') 상면에는 절연성 솔더마스크(14')가 코팅되어 있다.
계속해서, 상기 회로기판(10')의 볼랜드(13a')에는 도전성볼(30')이 융착되어 있으며, 상기 반도체칩(5'), 도전성와이어(6') 등은 봉지재로 봉지되어 일정 형태의 봉지부(21')가 형성되어 있다.
도면중 미설명 부호 22'는 액상 봉지재를 이용하여 봉지부(21)를 형성할 경우, 상기 액상 봉지재가 볼랜드(13a')쪽으로 과도하게 흘러가지 않도록 하는 댐이다.
이러한 종래 반도체패키지(100)는 반도체칩(5')의 시그널(Signal),그라운드(Ground) 및 파워(Power) 신호가 도전성와이어(6'), 배선패턴(13') 및 도전성볼(30')을 통하여 외부로 출력 또는 입력된다.
그러나 이러한 반도체패키지는 상기 회로기판과 히트싱크의 열팽창 계수차로 인해, 상기 히트싱크에서 회로기판이 박리(剝離)되는 현상이 다발적으로 발생하는 단점이 있다.
또한, 반도체패키지의 제조 비용중 상기 회로기판 자체가 차지하는 비용이 대략 60% 이상을 초과함으로써, 반도체패키지의 가격 인하에 어려움이 있다.
더불어, 종래 반도체패키지는 반도체칩의 그라운드용 신호를 다수의 배선패턴을 이용하여 마더보드쪽으로 전달함으로써, 시그널용의 많은 배선패턴이 낭비되는 단점이 있으며, 더불어 배선패턴의 파인피치화에 따른 크로스터크(Cross Talk) 억제 수단이 없음으로써 반도체칩의 신호 지연 내지 작동 불량을 야기하고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 부자재 예를 들면 히트싱크 표면에 배선패턴을 직접 형성하여, 종래의 열팽창계수차로 인한 박리 현상을 제거할 수 있는 반도체패키지용 부자재의 패턴층 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 종래 전체 비용의 60% 이상을 차지하던 회로기판을 채택하지 않음으로써, 제조 비용을 대폭 절감할 수 있는 반도체패키지용 부자재의 패턴층 형성 방법을 제공하는데 있다.
본 발명의 또다른 목적은 히트싱크를 공통의 그라운드용으로 이용할 수 있도록 함으로써, 시그널용 배선패턴을 최대한 확보할 수 있고, 또한 크로스터크 현상을 억제할 수 있는 반도체패키지용 부자재의 패턴층 형성 방법에 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a는 본 발명에 의한 부자재가 이용된 반도체패키지의 단면도이고, 도2b는 도2a의 일정 부분을 확대 도시한 단면도이다.
도3a 내지 도3f는 본 발명에 의한 패턴층 형성 방법을 순차 도시한 설명도이다.
도4a 내지 도4f는 본 발명에 의한 패턴층 형성 방법을 순차 도시한 설명도이다.
도5a 내지 도5h는 본 발명에 의한 패턴층 형성 방법을 순차 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지
10; 히트싱크(Heat Sink) 20; 반도체칩
21; 입출력패드 30; 패턴층(Pattern Layer)
31; 절연층 32; 배선패턴
32a; 무전해 도금층(Electro-less Plating Layer)
32b; 전해 도금층(Electrolytic Plating Layer)
32c; 볼랜드(Ball Land) 32d; 본드핑거(Bond Finger)
33; 솔더마스크(Solder Mask)
40; 도전성와이어(Conductive Wire) 50; 봉지부
60; 도전성볼(Conductive Ball) 70; 절연성 수지
80; 접착수단
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 부자재는 대략 평판형인 히트싱크와; 상기 히트싱크 상면에 절연층이 개재된 채 볼랜드 및 본드핑거를 가지며 다수의 배선패턴이 형성되고, 상기 배선패턴중 볼랜드 및 본드핑거를 제외한 배선패턴 및 절연층의 상면은 솔더마스크로 코팅되어 이루어진 패턴층을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 히트싱크는 알루미늄(Al) 또는 구리(Cu)중 어느 하나일 수 있다.
상기 절연층은 히트싱크 표면에 형성된 산화막일 수 있다.
상기 배선패턴은 금(Au)으로 형성될 수 있다.
상기 배선패턴의 층 구조(Layer)는 무전해 도금층과, 전해 도금층으로 이루어질 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 패턴층 형성 방법은 대략 평판형의 히트싱크를 제공하는 단계와; 상기 히트싱크 상면에 절연층을 형성하는 단계와; 상기 절연층 상면에 무전해 도금층을 형성하는 단계와; 상기 절연층 및 무전해 도금층을 일정 형태로 제거하여 본드핑거 및 볼랜드가 구비된 배선패턴을 형성하는 단계와; 상기 배선패턴(무전해 도금층) 상면에 전해 도금층을 형성하는 단계와; 상기 히트싱크의 상면 및 배선패턴(무전해 도금층 및 전해 도금층)중 본드핑거와 볼랜드를 제외한 상면에 솔더마스크를 코팅하는 단계를 포함하여 이루어질 수 있다.
또한, 대략 평판형의 히트싱크를 제공하는 단계와; 상기 히트싱크 상면에 절연층을 형성하는 단계와; 상기 절연층 상면에 무전해 도금층을 형성하는 단계와; 상기 무전해 도금층 상면에 전해 도금층을 형성하는 단계와; 상기 절연층, 무전해 도금층 및 전해 도금층을 일정 형태로 제거하여 본드핑거 및 볼랜드가 구비된 배선패턴을 형성하는 단계와; 상기 히트싱크의 상면 및 배선패턴(무전해 도금층 및 전해 도금층)중 본드핑거와 볼랜드를 제외한 상면에 솔더마스크를 코팅하는 단계를 포함하여 이루어질 수도 있다.
또한, 대략 평판형의 히트싱크를 제공하는 단계와; 상기 히트싱크 상면에 절연층을 형성하는 단계와; 상기 절연층을 일정 형태로 제거하여 본드핑거 및 볼랜드가 구비된 배선패턴 베이스(Base)를 형성하는 단계와; 상기 배선패턴 베이스(절연층)가 형성되지 않은 히트싱크 상면에 제거 가능한 절연성 수지를 코팅하는 단계와; 상기 배선패턴 베이스(절연층) 상면에 무전해 도금층을 형성하는 단계와; 상기 절연성 수지를 제거하는 단계와; 상기 무전해 도금층 상면에 전해 도금층을 형성하는 단계와; 상기 히트싱크의 상면 및 배선패턴(무전해 도금층 및 전해 도금층)중 본드핑거와 볼랜드를 제외한 상면에 솔더마스크를 코팅하는 단계를 포함하여 이루어질 수 있다.
여기서, 상기 히트싱크는 산화막이 형성되기 쉬운 알루미늄(Al) 또는 구리(Cu)중 어느 하나가 이용될 수 있다.
또한, 상기 절연층 형성 단계는 상기 히트싱크에 고온(대략 100~500℃)을 제공하는 동시에 산화소(O2, H2O)를 제공하여 일정 두께의 산화막이 형성되도록 함으로써 절연층을 얻을 수도 있다.
또한, 상기 배선패턴(무전해 도금층 및 전해 도금층)은 금(Au)으로 형성될 수 있다.
상기 배선패턴(또는 배선패턴 베이스) 형성 단계는 에칭(Etching) 또는 레이저 그레이빙(Laser Graving) 방법에 의해 형성될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지용 부자재의 패턴층 형성 방법에 의하면, 부자재(히트싱크) 상면에 패턴층을 직접 형성함으로써, 종래의 열팽창계수차로 인한 박리 현상과 같은 불량을 억제할 수 있는 장점이 있다.
또한, 본 발명은 종래 전체 비용의 60% 이상을 차지하던 회로기판을 채택하지 않음으로써, 제조 비용을 대폭 절감할 수 있는 장점이 있다.
더불어, 본 발명은 히트싱크를 공통의 그라운드용으로도 이용할 수 있어, 시그널용 배선패턴을 최대한 확보할 수 있고, 또한 배선패턴 상호간의 크로스터크 현상도 억제할 수 있는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a는 본 발명에 의한 부자재(히트싱크)가 이용된 반도체패키지(100)를 도시한 단면도이고, 도2b는 도2a의 일정 부분을 확대 도시한 단면도이다.
도시된 바와 같이 대략 판상의 히트싱크(10)가 구비되어 있고, 상기 히트싱크(10)의 상면 중앙에는 에폭시 또는 접착테이프와 같은 접착수단(80)으로 접착된 동시에, 상면에 다수의 입출력패드(21)가 형성된 반도체칩(20)이 구비되어 있다.
여기서, 상기 히트싱크(10)는 산화막 형성이 용이한 알루미늄(Al) 또는 구리(Cu)를 이용함이 바람직하다.
한편, 상기 반도체칩(20)의 외주연인 히트싱크(10) 상면에는 일정두께(수백 ㎛)의 절연층(31)이 형성되어 있고, 그 상면에는 볼랜드(32c) 및 본드핑거(32d)를 갖는 다수의 배선패턴(32)이 형성되어 있다. 상기 배선패턴(32)은 평면상 반도체칩(20)을 중심으로 방사상(放射狀)으로 형성되어 있으며, 상기 본드핑거(32d)는 상기 반도체칩(20)에 인접하여 형성되어 있다.
여기서, 상기 절연층(31)은 히트싱크(10) 표면에 형성된 산화막이며, 상기 배선패턴(32)은 금(Au)으로 형성되어 있다. 물론, 상기 배선패턴(32)은 알루미늄 또는 구리로 형성가능하며, 본 발명에서 이를 한정하는 것은 아니다.
또한, 상기 배선패턴(32)중 볼랜드(32c) 및 본드핑거(32d)를 제외한 배선패턴(32) 및 히트싱크(10) 상면에는 솔더마스크(33)가 코팅됨으로써, 상기 배선패턴(32)을 외부 환경으로부터 보호할 수 있도록 되어 있다.
여기서, 상기 절연층(31), 배선패턴(32)(하기할 무전해 도금층(32a), 전해 도금층(32b), 볼랜드(32c), 본드핑거(32d) 포함) 및 솔더마스크(33)를 총칭하여 패턴층(30)으로 정의한다.
또한, 여기서 상기 반도체칩(20)을 히트싱크(10)에 접착시키는 접착수단(80)하면에는 히트싱크(10)로부터 절연층(31), 배선패턴(30)(박막), 솔더마스크(33)가 형성될 수 있다. 물론, 상기와 같이 솔더마스크(33)상에 접착수단(80)을 개재하면 그 접착력이 증가될 수 있는 장점이 있으나, 반도체칩(20)의 높이가 높아지는 단점이 있다.
여기서, 상기 부자재는 상기 히트싱크(10) 및 패턴층(30)을 총칭한 것이다.
이어서, 상기 반도체칩(20)의 입출력패드(21)와 상기 배선패턴(32)중 본드핑거(32d)는 골드와이어(Gold Wire) 또는 알루미늄와이어(Al Wire)와 같은 도전성와이어(40)에 의해 상호 접속되어 있다.
또한, 상기 반도체칩(20), 도전성와이어(40) 및 배선패턴(32)중 본드핑거(32d)는 에폭시몰딩컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 같은 봉지재로 봉지되어 일정 형상의 봉지부(50)를 이루고 있다.
마지막으로 상기 배선패턴(32)중 솔더마스크(33)에 의해 외부로 노출된 볼랜드(32c)에는 솔더볼과 같은 도전성볼(60)이 각각 융착되어 있음으로써, 차후 마더보드에 실장 가능한 형태로 되어 있다.
계속해서, 도3a 내지 도3f를 참조하여 본 발명에 의한 패턴층(30) 형성 방법을 순차적으로 설명하면 다음과 같다.
1. 히트싱크(10) 제공 단계로서(도3a 참조), 산화막이 형성되기 쉬운 알루미늄(Al) 또는 구리(Cu) 등의 평판을 이용하여 히트싱크(10)를 제공한다.
2. 절연층(31) 형성 단계로서(도3b 참조), 상기 히트싱크(10) 상면에 일정두께(수백㎛)의 절연층(31)을 형성한다.
이때, 상기 절연층(31)은 상기 히트싱크(10)에 고온(대략 100~500℃)을 제공하는 동시에 산화소(O2, H2O)를 제공하여 일정 두께로 얻어진 산화막을 지칭한다.(고온 산화)
또한 상기 절연층(31)은 고압 수증기, 산소 플라즈마 등의 촉매에 의해 가속 산화됨으로써 얻어진 산화막을 지칭할 수도 있다.(저온 산화)
3. 무전해 도금층(32a) 형성 단계로서(도3c 참조), 상기 절연층(31) 상면에 일정 두께(수㎛)를 갖는 무전해 도금층(32a)을 형성한다. 상기 도금층으로서는 금(Au) 또는 구리(Cu) 등을 이용하며, 바람직하기로는 금(Au)을 이용한다.
4. 배선패턴 형성 단계로서(도3d 참조), 상기 절연층(31) 및 무전해 도금층(32a)을 일정 형태로 제거하여 본드핑거 및 볼랜드가 구비된 배선패턴을 형성한다.
이때, 상기 배선패턴 형성 단계는 화학용액(황산 또는 염산 계열의 용액)에 의한 에칭(Etching) 방법을 이용하거나 또는 레이저빔(Laser Beam)으로 일정 부분을 태워서 제거하는 레이저 그레이빙(Laser Graving) 방법을 이용할 수 있다.
5. 전해 도금층(32b) 형성 단계로서(도3e 참조), 상기 배선패턴(무전해 도금층(32a)) 상면에 일정 두께(수십㎛)의 전해 도금층(32b)을 형성한다. 상기 전해 도금층(32b) 역시 구리 또는 금(바람직하기로는 금)을 이용하여 형성한다.
이와 같이 무전해 도금과 전해 도금을 병행하는 이유는 주지된 바와 같이 무전해 도금 방법으로는 두껍고 균일한 두께의 도금층을 얻기 힘들기 때문이다. 따라서, 상기와 같이 무전해 도금에 의해 먼저 통전 가능한 층을 만들고, 이어서 상기통전 가능한 층을 이용하여 전해 도금함으로써, 비교적 두껍고 균일한 도금층(배선패턴(32))을 얻을 수 있다.
6. 솔더마스크(33) 형성 단계로서(도3f 참조), 상기 히트싱크(10)의 상면 및 배선패턴(32)(무전해 도금층(32a) 및 전해 도금층(32b))중 본드핑거(32d)와 볼랜드(32c)를 제외한 상면에 절연성의 솔더마스크(33)를 코팅함으로써, 상기 배선패턴(32)이 외부환경으로부터 보호되도록 한다.
한편, 도4a 내지 도4f를 참조하여 본 발명에 의한 다른 패턴층(30) 형성 방법을 순차적으로 설명하면 다음과 같다. 여기서, 상기 도3a 내지 도3f를 참조한 발명과 중첩되는 내용은 자세한 설명을 생략한다.
1. 히트싱크(10) 제공 단계로서(도4a 참조), 산화막이 형성되기 쉬운 알루미늄(Al) 또는 구리(Cu) 등의 평판을 이용하여 히트싱크(10)를 제공한다.
2. 절연층(31) 형성 단계로서(도4b 참조), 상기 히트싱크(10) 상면에 일정두께(수백㎛)의 절연층(31)을 형성한다. 이때, 상기 절연층(31)은 히트싱크(10) 표면에 형성된 산화막을 지칭한다.
3. 무전해 도금층(32a) 형성 단계로서(도4c 참조), 상기 절연층(31) 상면에 일정 두께(수㎛)를 갖는 무전해 도금층(32a)을 형성한다. 물론, 상기 도금층은 금(Au) 또는 구리(Cu) 등에 의해 형성된다.
4. 전해 도금층(32b) 형성 단계로서(도4d 참조), 상기 무전해 도금층(32a) 상면에 비교적 두께가 두꺼운 전해 도금층(32b)을 형성한다. 상기 전해 도금층(32b) 역시 금 또는 구리 의해 형성된다.
5. 배선패턴 형성 단계로서(도4e 참조), 상기 절연층(31), 무전해 도금층(32a) 및 전해 도금층(32b)을 일정 형태로 제거하여 본드핑거 및 볼랜드가 구비된 배선패턴을 형성한다. 상기 배선 패턴 형성 단계 역시 에칭 또는 레이저 그레이빙 방법을 이용한다.
6. 솔더마스크(33) 형성 단계로서(도4f 참조), 상기 히트싱크(10)의 상면 및 배선패턴(32)(무전해 도금층(32a) 및 전해 도금층(32b))중 본드핑거(32d)와 볼랜드(32c)를 제외한 상면에 절연성의 솔더마스크(33)를 코팅함으로써, 상기 배선패턴(32)이 외부환경으로부터 보호되도록 한다.
마지막으로, 도5a 내지 도5h를 참조하여 본 발명의 또다른 패턴층(30) 형성 방법을 순차적으로 설명하면 다음과 같다. 여기서도, 상기 도3a 내지 도3f 및 도4a 내지 도4f를 참조한 발명과 중첩되는 내용은 자세한 설명을 생략한다.
1. 히트싱크(10) 제공 단계로서(도5a 참조), 산화막이 형성되기 쉬운 알루미늄(Al) 또는 구리(Cu) 등의 평판을 이용하여 히트싱크(10)를 제공한다.
2. 절연층(31) 형성 단계로서(도5b 참조), 상기 히트싱크(10) 상면에 일정두께(수백㎛)의 절연층(31)(산화막)을 형성한다.
3. 배선패턴 베이스(Base) 형성 단계로서(도5c 참조), 상기 절연층(31)을 일정 형태로 제거하여 본드핑거 및 볼랜드가 구비된 배선패턴 베이스를 형성한다. 즉, 상기와 같이 에칭이나 레이저 그레이빙 방법을 이용하여 필요없는 절연층(31)을 제거함으로써, 마치 배선패턴과 같은 모양의 베이스를 형성한다.
4. 절연성 수지(70) 코팅 단계로서(도5d 참조), 상기 배선패턴 베이스(절연층(31))가 형성되지 않은 히트싱크(10) 상면에 제거 가능한 절연성 수지(70)를 코팅한다. 상기 절연성 수지(70)로서는 통상의 감광성 수지, 폴리이미드(Polyimide), 고분자 수지 등 다양한 물질이 가능하며, 바람직하기로는 하기할 무전해 도금층(32a)과 접착력이 현저히 떨어지는 물질을 사용한다.
5. 무전해 도금층(32a) 형성 단계로서(도5e 참조), 상기 배선패턴 베이스(절연층(31)) 상면에 금(Au) 또는 구리(Cu)로 일정 두께의 무전해 도금층(32a)을 형성한다.
6. 절연성 수지(70) 제거 단계로서(도5f 참조), 에칭 또는 레이저 그레이빙 방법에 의해 상기 절연성 수지(70)를 제거한다.
7. 전해 도금층(32b) 형성 단계로서(도5g 참조), 상기 무전해 도금층(32a) 상면에 비교적 두껍고 균일한 두께를 갖는 전해 도금층(32b)을 형성한다. 물론, 상기 전해 도금층(32b) 역시 금 또는 구리를 이용한다.
8. 솔더마스크(33) 형성 단계로서(도5h 참조), 상기 히트싱크(10)의 상면 및 배선패턴(32)(무전해 도금층(32a) 및 전해 도금층(32b))중 본드핑거(32d)와 볼랜드(32c)를 제외한 상면에 솔더마스크(33)를 코팅함으로써, 상기 배선패턴(32)이 외부환경으로부터 보호되도록 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 패턴층 형성 방법에 의하면, 히트싱크 상면에 패턴층을 직접 형성함으로써, 종래의 열팽창계수차로 인한 박리 현상과 같은 불량을 억제할 수 있는 효과가 있다.
또한, 본 발명은 종래 전체 비용의 60% 이상을 차지하던 회로기판을 채택하지 않음으로써, 제조 비용을 대폭 절감할 수 있는 효과가 있다.
더불어, 본 발명은 히트싱크를 공통의 그라운드용으로도 이용할 수 있어, 시그널용 배선패턴을 최대한 확보할 수 있고, 또한 배선패턴 상호간의 크로스터크 현상도 억제할 수 있는 효과가 있다.

Claims (12)

  1. (삭제)
  2. (삭제)
  3. (삭제)
  4. (삭제)
  5. (삭제)
  6. (삭제)
  7. (삭제)
  8. (삭제)
  9. (삭제)
  10. (정정) 대략 평판형의 히트싱크를 제공하는 단계와;
    상기 히트싱크에 고온(대략 100~500℃)을 제공하는 동시에 산화소(O2, H2O)를 제공하여 일정 두께의 절연층이 형성되도록 하는 단계와;
    상기 절연층을 일정 형태로 제거하여 본드핑거 및 볼랜드가 구비된 배선패턴 베이스(Base)를 형성하는 단계와;
    상기 배선패턴 베이스(절연층)가 형성되지 않은 히트싱크 상면에 제거 가능한 절연성 수지를 코팅하는 단계와;
    상기 배선패턴 베이스(절연층) 상면에 무전해 도금층을 형성하는 단계와;
    상기 절연성 수지를 제거하는 단계와;
    상기 무전해 도금층 상면에 전해 도금층을 형성하는 단계와;
    상기 히트싱크의 상면 및 배선패턴(무전해 도금층 및 전해 도금층)중 본드핑거와 볼랜드를 제외한 상면에 솔더마스크를 코팅하는 단계를 포함하여 이루어진 반도체패키지용 부자재의 패턴층 형성 방법.
  11. (정정) 제10항에 있어서, 상기 배선패턴(무전해 도금층 및 전해 도금층)은 금(Au)으로 형성됨을 특징으로 하는 반도체패키지용 부자재의 패턴층 형성 방법.
  12. (정정) 제10항에 있어서, 상기 배선패턴(또는 배선패턴 베이스) 형성 단계는 에칭(Etching) 또는 레이저 그레이빙(Laser Graving) 방법에 의해 형성됨을 특징으로 하는 반도체패키지용 부자재의 패턴층 형성 방법.
KR10-2000-0081970A 2000-12-26 2000-12-26 반도체패키지용 부자재의 패턴층 형성 방법 KR100393098B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0081970A KR100393098B1 (ko) 2000-12-26 2000-12-26 반도체패키지용 부자재의 패턴층 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0081970A KR100393098B1 (ko) 2000-12-26 2000-12-26 반도체패키지용 부자재의 패턴층 형성 방법

Publications (2)

Publication Number Publication Date
KR20020052576A KR20020052576A (ko) 2002-07-04
KR100393098B1 true KR100393098B1 (ko) 2003-07-31

Family

ID=27685960

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0081970A KR100393098B1 (ko) 2000-12-26 2000-12-26 반도체패키지용 부자재의 패턴층 형성 방법

Country Status (1)

Country Link
KR (1) KR100393098B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004197214A (ja) * 2002-10-23 2004-07-15 Murata Mfg Co Ltd めっき膜の形成方法及びチップ型電子部品の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
KR20000039152A (ko) * 1998-12-11 2000-07-05 이형도 반도체패키지용 인쇄회로기판 및 그 제조방법
JP2000200862A (ja) * 1999-01-07 2000-07-18 Hitachi Ltd 半導体装置およびその製造方法
JP2000332160A (ja) * 1999-05-24 2000-11-30 Sumitomo Metal Electronics Devices Inc キャビティダウン型半導体パッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
KR20000039152A (ko) * 1998-12-11 2000-07-05 이형도 반도체패키지용 인쇄회로기판 및 그 제조방법
JP2000200862A (ja) * 1999-01-07 2000-07-18 Hitachi Ltd 半導体装置およびその製造方法
JP2000332160A (ja) * 1999-05-24 2000-11-30 Sumitomo Metal Electronics Devices Inc キャビティダウン型半導体パッケージ

Also Published As

Publication number Publication date
KR20020052576A (ko) 2002-07-04

Similar Documents

Publication Publication Date Title
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
KR100411811B1 (ko) 반도체패키지
KR100401020B1 (ko) 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US6803254B2 (en) Wire bonding method for a semiconductor package
US7129572B2 (en) Submember mounted on a chip of electrical device for electrical connection
KR100510556B1 (ko) 초박형 반도체 패키지 및 그 제조방법
KR20050023538A (ko) 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US6819565B2 (en) Cavity-down ball grid array semiconductor package with heat spreader
KR100434201B1 (ko) 반도체 패키지 및 그 제조 방법
KR100393098B1 (ko) 반도체패키지용 부자재의 패턴층 형성 방법
KR100401018B1 (ko) 반도체패키지를 위한 웨이퍼의 상호 접착 방법
KR100426501B1 (ko) 반도체패키지의 제조 방법
KR100218633B1 (ko) 캐리어 프레임이 장착된 볼 그리드 어레이 반도체 패키지
KR100779346B1 (ko) 반도체패키지 및 그 제조 방법
US7781898B2 (en) IC package reducing wiring layers on substrate and its chip carrier
KR100708052B1 (ko) 반도체패키지
KR100708041B1 (ko) 반도체패키지 및 그 제조 방법
KR100393100B1 (ko) 반도체패키지 및 그 제조 방법
KR100729051B1 (ko) 반도체패키지 및 그 제조 방법
KR100501878B1 (ko) 반도체패키지
KR100533762B1 (ko) 반도체패키지
KR100708040B1 (ko) 다층 써킷테이프 및 이를 이용한 반도체패키지와 그 제조방법
KR100337460B1 (ko) 반도체 장치
KR20080085453A (ko) 반도체 패키지 및 그 제조 방법
JP2006108130A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130716

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140709

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150708

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170706

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180710

Year of fee payment: 16