JP3294490B2 - Ｂｇａ型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はＢＧＡ（Ball Grid
Array ）型半導体装置に係り、特に、より一層の高速動
作、あるいは、より一層の高集積度が達成可能なＢＧＡ
型半導体装置に関する。
Array ）型半導体装置に係り、特に、より一層の高速動
作、あるいは、より一層の高集積度が達成可能なＢＧＡ
型半導体装置に関する。
【０００２】
【従来の技術】電子回路、電子装置の進歩はめざまし
く、近年では特に、動作速度の向上や高集積化に、著し
い進歩が続いている。電子装置が高速化すると、各種の
処理が手軽に安価に実現可能になる。また、集積度が向
上すると、複雑な機能が実現可能になる。この傾向は半
導体装置において特に著しい。このように、電子回路、
電子装置、半導体装置の動作速度の向上と高集積化が、
電子産業界の進歩と発展を牽引している。
く、近年では特に、動作速度の向上や高集積化に、著し
い進歩が続いている。電子装置が高速化すると、各種の
処理が手軽に安価に実現可能になる。また、集積度が向
上すると、複雑な機能が実現可能になる。この傾向は半
導体装置において特に著しい。このように、電子回路、
電子装置、半導体装置の動作速度の向上と高集積化が、
電子産業界の進歩と発展を牽引している。
【０００３】半導体素子が高集積化すると、内包する回
路数が増えるので、他の半導体素子などと接続するのに
必要なピン数も増加する。この問題の解決法の１つに、
米国特許第５２１６２７８号明細書に記載されているよ
うな、ＢＧＡパッケージを採用する技術がある。半導体
素子をＢＧＡパッケージに収納すると、ＢＧＡ型半導体
装置になる。
路数が増えるので、他の半導体素子などと接続するのに
必要なピン数も増加する。この問題の解決法の１つに、
米国特許第５２１６２７８号明細書に記載されているよ
うな、ＢＧＡパッケージを採用する技術がある。半導体
素子をＢＧＡパッケージに収納すると、ＢＧＡ型半導体
装置になる。
【０００４】図を用いて、従来のＢＧＡ型半導体装置に
ついて説明する。図８は、ＢＧＡ型半導体装置に用いら
れるＢＧＡ基板の上面図である。ＢＧＡ基板１は、有機
材料プリント基板やセラミックプリント基板よりなる配
線板である。ＢＧＡ基板１の中央部が半導体素子搭載位
置５で、ここに半導体素子が搭載される。ボンディング
・パッド４はＢＧＡ基板１上に設けられたボンディング
用のパッドで、このパッド４と半導体素子上の電極が、
ボンディング・ワイヤなどで電気的に接続される。各ボ
ンディング・パッド４からは概略放射状に配線パターン
３が延び、配線パターン３の端部はスルーホール２に接
続されている。ＢＧＡ基板１の中央部では、配線パター
ン３の密度が高いので、これを避けるために、スルーホ
ール２はＢＧＡ基板１の外周部に配置されている。
ついて説明する。図８は、ＢＧＡ型半導体装置に用いら
れるＢＧＡ基板の上面図である。ＢＧＡ基板１は、有機
材料プリント基板やセラミックプリント基板よりなる配
線板である。ＢＧＡ基板１の中央部が半導体素子搭載位
置５で、ここに半導体素子が搭載される。ボンディング
・パッド４はＢＧＡ基板１上に設けられたボンディング
用のパッドで、このパッド４と半導体素子上の電極が、
ボンディング・ワイヤなどで電気的に接続される。各ボ
ンディング・パッド４からは概略放射状に配線パターン
３が延び、配線パターン３の端部はスルーホール２に接
続されている。ＢＧＡ基板１の中央部では、配線パター
ン３の密度が高いので、これを避けるために、スルーホ
ール２はＢＧＡ基板１の外周部に配置されている。
【０００５】図９は、ＢＧＡ基板１の裏面図である。ス
ルーホール２は、ＢＧＡ基板１の表裏の配線を接続す
る。ＢＧＡ基板１の裏面においては、スルーホール２か
ら配線６が延び、半田パッド７に接続されている。半田
パッド７は２次元的に配列されている。すなわち、図９
に示した例では、３列の半田パッドが４辺に沿ってい
て、１列配置ではなく、幅を持った２次元的な配置とな
っている。
ルーホール２は、ＢＧＡ基板１の表裏の配線を接続す
る。ＢＧＡ基板１の裏面においては、スルーホール２か
ら配線６が延び、半田パッド７に接続されている。半田
パッド７は２次元的に配列されている。すなわち、図９
に示した例では、３列の半田パッドが４辺に沿ってい
て、１列配置ではなく、幅を持った２次元的な配置とな
っている。
【０００６】図１０は、ＢＧＡ基板１上に半導体素子８
を搭載した状態での、ＢＧＡ基板１の要部断面図を示
す。半導体素子８上の電極と、ＢＧＡ基板１上のボンデ
ィング・パッド４とは、ボンディング・ワイヤ９で接続
されている。ボンディング・パッド４からの配線は、配
線パターン３→スルーホール２→配線パターン６を経由
して、半田パッド７に至る。半田パッド７には、半田ボ
ール１０などが接続されている。図示していないが、こ
のＢＧＡ型半導体装置は、この半田ボール１０などで、
プリント基板などに搭載・接続され、他の半導体などと
の電気的な接続がなされる。
を搭載した状態での、ＢＧＡ基板１の要部断面図を示
す。半導体素子８上の電極と、ＢＧＡ基板１上のボンデ
ィング・パッド４とは、ボンディング・ワイヤ９で接続
されている。ボンディング・パッド４からの配線は、配
線パターン３→スルーホール２→配線パターン６を経由
して、半田パッド７に至る。半田パッド７には、半田ボ
ール１０などが接続されている。図示していないが、こ
のＢＧＡ型半導体装置は、この半田ボール１０などで、
プリント基板などに搭載・接続され、他の半導体などと
の電気的な接続がなされる。
【０００７】上記したＢＧＡ半導体装置の特徴は、他の
パッケージ、例えばＤＩＰ（Dual In-Line Package）や
ＱＦＰ（Quad Flat Package ）などに比較して、同じ外
形寸法で、より多くのピン数を内包可能なことである。
これは、図９で示した、半田パッド７が２次元的に配置
された構造によるもので、他のパッケージにない特徴と
なっている。このおかげで、半導体素子が高密度化し
て、内包する回路数が増え、ピン数が増加しても、外形
寸法を大形化することなく半導体装置が実現でき、電子
産業の進歩と発展に貢献している。
パッケージ、例えばＤＩＰ（Dual In-Line Package）や
ＱＦＰ（Quad Flat Package ）などに比較して、同じ外
形寸法で、より多くのピン数を内包可能なことである。
これは、図９で示した、半田パッド７が２次元的に配置
された構造によるもので、他のパッケージにない特徴と
なっている。このおかげで、半導体素子が高密度化し
て、内包する回路数が増え、ピン数が増加しても、外形
寸法を大形化することなく半導体装置が実現でき、電子
産業の進歩と発展に貢献している。
【０００８】
【発明が解決しようとする課題】しかしながら、半導体
装置の動作速度が更に向上すると、あるいは集積度が更
に増大すると、従来のＢＧＡ型半導体装置では対応不能
となる場合がある。
装置の動作速度が更に向上すると、あるいは集積度が更
に増大すると、従来のＢＧＡ型半導体装置では対応不能
となる場合がある。
【０００９】半導体装置の使用上の重要な事項に電源ノ
イズがある。半導体装置が動作すると電力を消費する
が、消費電流は内部の回路の動作に依存して変動するた
め、電源系統の配線の持つインピーダンスに応じて、電
源ノイズが発生する。電源ノイズをΔＶ、電源系統のイ
ンピーダンスをＺ、消費電流変動をΔＩとすると、この
３者の関係は、ΔＶ＝Ｚ×ΔＩの式で表される。
イズがある。半導体装置が動作すると電力を消費する
が、消費電流は内部の回路の動作に依存して変動するた
め、電源系統の配線の持つインピーダンスに応じて、電
源ノイズが発生する。電源ノイズをΔＶ、電源系統のイ
ンピーダンスをＺ、消費電流変動をΔＩとすると、この
３者の関係は、ΔＶ＝Ｚ×ΔＩの式で表される。
【００１０】半導体装置の場合、電源系統のインピーダ
ンスは、半導体装置内の配線のインダクタンスＬにより
発生するので、半導体装置の動作周波数をｆとすると、
その電源系統のインピーダンスＺは、Ｚ＝２πｆＬとな
る。
ンスは、半導体装置内の配線のインダクタンスＬにより
発生するので、半導体装置の動作周波数をｆとすると、
その電源系統のインピーダンスＺは、Ｚ＝２πｆＬとな
る。
【００１１】半導体装置が搭載されるプリント基板など
では、バイパス・コンデンサや平面状の電源・グラウン
ド配線などの手段によって、電源系統のインピーダンス
は低く抑えられているから、電源系統全体のインピーダ
ンスの主因は、半導体装置内の配線のインダクタンスＬ
である場合が多い。
では、バイパス・コンデンサや平面状の電源・グラウン
ド配線などの手段によって、電源系統のインピーダンス
は低く抑えられているから、電源系統全体のインピーダ
ンスの主因は、半導体装置内の配線のインダクタンスＬ
である場合が多い。
【００１２】従って、電源ノイズΔＶは、ΔＶ＝２πｆ
Ｌ×ΔＩで表されるように、動作周波数ｆ、半導体装置
内の配線のインダクタンスＬ、消費電流の変動成分ΔＩ
により発生する。
Ｌ×ΔＩで表されるように、動作周波数ｆ、半導体装置
内の配線のインダクタンスＬ、消費電流の変動成分ΔＩ
により発生する。
【００１３】この電源ノイズが過大になると、半導体装
置が誤動作する。これは、電源電圧が、半導体装置中の
回路の正常動作範囲を逸脱したり、電源ノイズが信号配
線に重畳して他の回路を誤動作させたりするためであ
る。このため、電源ノイズが規定の値以下に抑えられて
いないと、半導体装置に誤動作が発生し、使用不能にな
る。
置が誤動作する。これは、電源電圧が、半導体装置中の
回路の正常動作範囲を逸脱したり、電源ノイズが信号配
線に重畳して他の回路を誤動作させたりするためであ
る。このため、電源ノイズが規定の値以下に抑えられて
いないと、半導体装置に誤動作が発生し、使用不能にな
る。
【００１４】半導体装置の動作周波数ｆが向上すると、
先に示したΔＶ＝２πｆＬ×ΔＩの式に従って、電源ノ
イズが増大し、半導体装置に誤動作が発生し、使用不能
になる場合がある。
先に示したΔＶ＝２πｆＬ×ΔＩの式に従って、電源ノ
イズが増大し、半導体装置に誤動作が発生し、使用不能
になる場合がある。
【００１５】また、半導体装置が高集積化し、内包する
回路数が増え、その結果消費電流が増大すると消費電流
変動ΔＩも増大するので、先に示したΔＶ＝２πｆＬ×
ΔＩの式に従って電源ノイズが増大し、半導体装置に誤
動作が発生し、使用不能になる場合がある。
回路数が増え、その結果消費電流が増大すると消費電流
変動ΔＩも増大するので、先に示したΔＶ＝２πｆＬ×
ΔＩの式に従って電源ノイズが増大し、半導体装置に誤
動作が発生し、使用不能になる場合がある。
【００１６】更にまた、半導体装置の動作周波数ｆが向
上すると、特にＣＭＯＳ型半導体装置では、周波数に比
例して消費電流が増大するので、消費電流変動ΔＩも増
大する結果となり、先に示したΔＶ＝２πｆＬ×ΔＩの
式に従って電源ノイズが増大し、半導体装置に誤動作が
発生し、使用不能になる場合がある。
上すると、特にＣＭＯＳ型半導体装置では、周波数に比
例して消費電流が増大するので、消費電流変動ΔＩも増
大する結果となり、先に示したΔＶ＝２πｆＬ×ΔＩの
式に従って電源ノイズが増大し、半導体装置に誤動作が
発生し、使用不能になる場合がある。
【００１７】これらを、図８〜図１０に示した従来技術
の例で説明する。図８〜図１０に示した、配線パターン
３と配線パターン６の線幅は０．１５ｍｍで、長さは双
方とも５ｍｍであった。スルーホール２の直径は０．３
ｍｍ、長さ（深さ）は０．８ｍｍであった。また、ボン
ディング・ワイヤ９の直径は０．０４ｍｍ、長さは２ｍ
ｍであった。
の例で説明する。図８〜図１０に示した、配線パターン
３と配線パターン６の線幅は０．１５ｍｍで、長さは双
方とも５ｍｍであった。スルーホール２の直径は０．３
ｍｍ、長さ（深さ）は０．８ｍｍであった。また、ボン
ディング・ワイヤ９の直径は０．０４ｍｍ、長さは２ｍ
ｍであった。
【００１８】この構造において、ＢＧＡ基板部の配線の
インダクタンス、すなわち、配線パターン３と配線パタ
ーン６とスルーホール２とからなる配線のインダクタン
スは５．１ｎＨであり、ボンディング・ワイヤ部のイン
ダクタンスは１．７ｎＨであり、両者の合計は６．８ｎ
Ｈであった。この従来のＢＧＡ型半導体装置には、電源
用の配線が５本、グラウンド用の配線が５本それぞれあ
ったので、総合のインダクタンスＬｏは、Ｌｏ＝（６．
８ｎＨ／５）＋（６．８ｎＨ／５）＝２．７２ｎＨであ
った。このように、従来のＢＧＡ型半導体装置内の電源
系統の配線のインダクタンスＬｏは、２．７２ｎＨであ
った。
インダクタンス、すなわち、配線パターン３と配線パタ
ーン６とスルーホール２とからなる配線のインダクタン
スは５．１ｎＨであり、ボンディング・ワイヤ部のイン
ダクタンスは１．７ｎＨであり、両者の合計は６．８ｎ
Ｈであった。この従来のＢＧＡ型半導体装置には、電源
用の配線が５本、グラウンド用の配線が５本それぞれあ
ったので、総合のインダクタンスＬｏは、Ｌｏ＝（６．
８ｎＨ／５）＋（６．８ｎＨ／５）＝２．７２ｎＨであ
った。このように、従来のＢＧＡ型半導体装置内の電源
系統の配線のインダクタンスＬｏは、２．７２ｎＨであ
った。
【００１９】上記した従来のＢＧＡ型半導体装置は、動
作周波数１１０ＭＨｚ、消費電流変動Δ０．５Ａでは正
常に動作した。この場合には、ＢＧＡ型半導体装置の電
源ノイズΔＶは、ΔＶ＝２π１１０ＭＨｚ×２．７２ｎ
Ｈ×０．５Ａ＝０．９４Ｖで、許容電源ノイズの１Ｖ以
下だったからである。従って、上記した従来のＢＧＡ型
半導体装置では、上記の条件、すなわち動作周波数１１
０ＭＨｚ、消費電流変動Δ０．５Ａが限界であった。
作周波数１１０ＭＨｚ、消費電流変動Δ０．５Ａでは正
常に動作した。この場合には、ＢＧＡ型半導体装置の電
源ノイズΔＶは、ΔＶ＝２π１１０ＭＨｚ×２．７２ｎ
Ｈ×０．５Ａ＝０．９４Ｖで、許容電源ノイズの１Ｖ以
下だったからである。従って、上記した従来のＢＧＡ型
半導体装置では、上記の条件、すなわち動作周波数１１
０ＭＨｚ、消費電流変動Δ０．５Ａが限界であった。
【００２０】よって、図８〜図１０に示した従来のＢＧ
Ａ型半導体装置では、動作周波数が更に上昇する、ある
いは、消費電流変動が更に増大すると、電源ノイズは許
容値を越え、誤動作が発生して、使用不能となる。
Ａ型半導体装置では、動作周波数が更に上昇する、ある
いは、消費電流変動が更に増大すると、電源ノイズは許
容値を越え、誤動作が発生して、使用不能となる。
【００２１】このように、半導体装置の動作速度が更に
向上すると、あるいは集積度が更に増大すると、従来の
ＢＧＡ型半導体装置では対応不能となる場合がある。
向上すると、あるいは集積度が更に増大すると、従来の
ＢＧＡ型半導体装置では対応不能となる場合がある。
【００２２】従って本発明の解決すべき技術的課題は、
上述した従来技術のもつ問題点を解消することにあり、
その目的とするところは、より一層の高速動作、あるい
は、より一層の高集積度が達成可能なＢＧＡ型半導体装
置を実現することにある。
上述した従来技術のもつ問題点を解消することにあり、
その目的とするところは、より一層の高速動作、あるい
は、より一層の高集積度が達成可能なＢＧＡ型半導体装
置を実現することにある。
【００２３】
【課題を解決するための手段】上記した課題を解決し、
上記した目的を達成するため、本発明によるＢＧＡ型半
導体装置は、半導体装置内の電源系統の配線の配置を、
他の配線、具体的には信号配線とは別個に設け、電源系
統の配線の長さを短くすることにより、あるいは、電源
系統の配線の本数を増加させることにより、電源系統の
インダクタンスを低減し、半導体装置の更なる動作速度
の向上、あるいは更なる集積度の増大に対応可能としよ
うとするものである。
上記した目的を達成するため、本発明によるＢＧＡ型半
導体装置は、半導体装置内の電源系統の配線の配置を、
他の配線、具体的には信号配線とは別個に設け、電源系
統の配線の長さを短くすることにより、あるいは、電源
系統の配線の本数を増加させることにより、電源系統の
インダクタンスを低減し、半導体装置の更なる動作速度
の向上、あるいは更なる集積度の増大に対応可能としよ
うとするものである。
【００２４】すなわち、電源系統の配線の配置をＢＧＡ
基板の中央部に配置することにより、電源系統の配線の
長さを信号用の配線よりも短くし、あるいは電源系統の
本数を増加させ、その作用として、インダクタンスを低
減するを得るものである。
基板の中央部に配置することにより、電源系統の配線の
長さを信号用の配線よりも短くし、あるいは電源系統の
本数を増加させ、その作用として、インダクタンスを低
減するを得るものである。
【００２５】
【発明の実施の形態】以下、図面を用いて本発明を説明
する。図１〜図３は、本発明の第１実施例に係るＢＧＡ
半導体装置を説明するための図で、図１はＢＧＡ基板の
上面図、図２はＢＧＡ基板の裏面図、図３は、ＢＧＡ基
板上に半導体素子を搭載した状態でのＢＧＡ基板の要部
断面図である。
する。図１〜図３は、本発明の第１実施例に係るＢＧＡ
半導体装置を説明するための図で、図１はＢＧＡ基板の
上面図、図２はＢＧＡ基板の裏面図、図３は、ＢＧＡ基
板上に半導体素子を搭載した状態でのＢＧＡ基板の要部
断面図である。
【００２６】図１〜図３において、１はＢＧＡ基板、２
はスルーホール、３は配線パターン、４はボンディング
・パッド、５はＢＧＡ基板１の中央部の半導体素子搭載
位置、６は配線パターン、７は半田付けパッド、８は半
導体素子、１０は半田ボールであり、また、１１は電源
パッド、１２はスルーホール、１３は半田付けパッド、
１４は配線パターン、１５，１６はボンディング・ワイ
ヤである。
はスルーホール、３は配線パターン、４はボンディング
・パッド、５はＢＧＡ基板１の中央部の半導体素子搭載
位置、６は配線パターン、７は半田付けパッド、８は半
導体素子、１０は半田ボールであり、また、１１は電源
パッド、１２はスルーホール、１３は半田付けパッド、
１４は配線パターン、１５，１６はボンディング・ワイ
ヤである。
【００２７】図１に示すように、ＢＧＡ基板１の上面に
は、ボンディング・パッド４と、０．１５ｍｍ線幅の配
線パターン３が設けられており、配線パターン３の端部
はスルーホール２に接続されている。これらは、信号の
配線の接続に使用される（本発明で言う信号とは、電
源，グランド以外の全ての信号を指し、例えばテスト用
信号なども含まれる）。また、半導体素子搭載位置５の
近傍には、電源パッド１１が設けられており、これらは
電源あるいはグラウンドの配線の接続に使用される。電
源パッド１１はスルーホール１２に接続されている。
は、ボンディング・パッド４と、０．１５ｍｍ線幅の配
線パターン３が設けられており、配線パターン３の端部
はスルーホール２に接続されている。これらは、信号の
配線の接続に使用される（本発明で言う信号とは、電
源，グランド以外の全ての信号を指し、例えばテスト用
信号なども含まれる）。また、半導体素子搭載位置５の
近傍には、電源パッド１１が設けられており、これらは
電源あるいはグラウンドの配線の接続に使用される。電
源パッド１１はスルーホール１２に接続されている。
【００２８】図２に示すように、ＢＧＡ基板１の裏面に
おいては、スルーホール２に接続された配線パターン６
と、配線パターン６に接続された半田付けパッド７が配
置され、これらは信号の配線の接続に使用される。ま
た、ＢＧＡ基板１の裏面の中央部には、上記のスルーホ
ール１２に接続された０．３ｍｍ線幅の配線パターン１
４と、配線パターン１４に接続された半田付けパッド１
３が配置され、これらは電源あるいはグラウンドの配線
の接続に使用される。電源系統の配線の配線パターン１
４は、インダクタンス低減のために線幅を広くし、ま
た、スルーホール１２と半田付けパッド１３とは、１対
１で結ぶのではなく、所によっては複数本の配線で結ん
でいる。
おいては、スルーホール２に接続された配線パターン６
と、配線パターン６に接続された半田付けパッド７が配
置され、これらは信号の配線の接続に使用される。ま
た、ＢＧＡ基板１の裏面の中央部には、上記のスルーホ
ール１２に接続された０．３ｍｍ線幅の配線パターン１
４と、配線パターン１４に接続された半田付けパッド１
３が配置され、これらは電源あるいはグラウンドの配線
の接続に使用される。電源系統の配線の配線パターン１
４は、インダクタンス低減のために線幅を広くし、ま
た、スルーホール１２と半田付けパッド１３とは、１対
１で結ぶのではなく、所によっては複数本の配線で結ん
でいる。
【００２９】図３に示すように、ＢＧＡ基板１に搭載さ
れた半導体素子８の電極（信号電極）は、ボンディング
・ワイヤ１５によって配線パターン３と接続され、配線
パターン３→スルーホール２→配線パターン６を介し
て、半田付けパッド７に接続される。この半田付けパッ
ド７には半田ボール１０などが接続される。これらは、
信号の配線の接続に使用される。また、ＢＧＡ基板１の
中央部では、半導体素子８の電極（電源電極ならびにグ
ランド電極）と電源パッド１１とが、ボンディング・ワ
イヤ１６によって接続され、電源パッド１１→スルーホ
ール１２→配線パターン１４を介して、半田付けパッド
１３に接続される。この半田付けパッド１３には半田ボ
ール１０などが接続される。これらは、電源あるいはグ
ラウンドの配線の接続に使用される。
れた半導体素子８の電極（信号電極）は、ボンディング
・ワイヤ１５によって配線パターン３と接続され、配線
パターン３→スルーホール２→配線パターン６を介し
て、半田付けパッド７に接続される。この半田付けパッ
ド７には半田ボール１０などが接続される。これらは、
信号の配線の接続に使用される。また、ＢＧＡ基板１の
中央部では、半導体素子８の電極（電源電極ならびにグ
ランド電極）と電源パッド１１とが、ボンディング・ワ
イヤ１６によって接続され、電源パッド１１→スルーホ
ール１２→配線パターン１４を介して、半田付けパッド
１３に接続される。この半田付けパッド１３には半田ボ
ール１０などが接続される。これらは、電源あるいはグ
ラウンドの配線の接続に使用される。
【００３０】本第１実施例の構造においては、電源ある
いはグラウンドの配線はそれぞれ８組分あるが、これ
は、放射状に配置されている信号用の配線より内側に配
置されているので、信号配線の本数を減らさず、むしろ
放射状の配線を電源あるいはグラウンドに使用せずに済
むので、信号用の配線の本数を増やす結果となって、実
現されている。
いはグラウンドの配線はそれぞれ８組分あるが、これ
は、放射状に配置されている信号用の配線より内側に配
置されているので、信号配線の本数を減らさず、むしろ
放射状の配線を電源あるいはグラウンドに使用せずに済
むので、信号用の配線の本数を増やす結果となって、実
現されている。
【００３１】本第１実施例において、電源およびグラウ
ンドの配線は、半導体素子８からボンディング・ワイヤ
１６によって、この半導体素子８のごく近傍に配置され
た電源パッド１１に接続され、電源パッド１１から、ス
ルーホール１２と、線幅０．３ｍｍで長さ約２ｍｍの配
線パターン１４とを経由して、電源およびグラウンド用
の半田付けパッド１３に接続されている。この配線経路
は短いので、インダクタンスは小さく、本第１実施例で
は、１．５ｎＨであった。また、ボンディング・ワイヤ
１６は、直径０．０４ｍｍ、長さ１．７ｍｍで、インダ
クタンスは１．４ｎＨであった。従って、半導体素子８
上から半田付けパッド１３に至る配線１本分のインダク
タンスは、合計で２．９ｎＨとなる。電源配線のボンデ
ィング・ワイヤ、スルーホールおよび配線は８組あり、
グラウンドのボンディング・ワイヤ、スルーホールおよ
び配線も８組あるので、原理的には総合のインダクタン
スＬｏは、Ｌｏ＝（２．９ｎＨ／８）＋（２．９ｎＨ／
８）＝０．７３ｎＨであるが、配線を複数本使用してい
る効果もあって、実際には０．６０ｎＨとなった。
ンドの配線は、半導体素子８からボンディング・ワイヤ
１６によって、この半導体素子８のごく近傍に配置され
た電源パッド１１に接続され、電源パッド１１から、ス
ルーホール１２と、線幅０．３ｍｍで長さ約２ｍｍの配
線パターン１４とを経由して、電源およびグラウンド用
の半田付けパッド１３に接続されている。この配線経路
は短いので、インダクタンスは小さく、本第１実施例で
は、１．５ｎＨであった。また、ボンディング・ワイヤ
１６は、直径０．０４ｍｍ、長さ１．７ｍｍで、インダ
クタンスは１．４ｎＨであった。従って、半導体素子８
上から半田付けパッド１３に至る配線１本分のインダク
タンスは、合計で２．９ｎＨとなる。電源配線のボンデ
ィング・ワイヤ、スルーホールおよび配線は８組あり、
グラウンドのボンディング・ワイヤ、スルーホールおよ
び配線も８組あるので、原理的には総合のインダクタン
スＬｏは、Ｌｏ＝（２．９ｎＨ／８）＋（２．９ｎＨ／
８）＝０．７３ｎＨであるが、配線を複数本使用してい
る効果もあって、実際には０．６０ｎＨとなった。
【００３２】かような構成の本第１実施例では、動作周
波数５００ＭＨｚ、消費電流変動Δ０．５Ａでの動作が
可能となった。すなわち、電源ノイズΔＶは、ΔＶ＝２
π５００ＭＨｚ×０．６０ｎＨ×０．５Ａ＝０．９４Ｖ
で、許容電源ノイズの１Ｖ以下となった。
波数５００ＭＨｚ、消費電流変動Δ０．５Ａでの動作が
可能となった。すなわち、電源ノイズΔＶは、ΔＶ＝２
π５００ＭＨｚ×０．６０ｎＨ×０．５Ａ＝０．９４Ｖ
で、許容電源ノイズの１Ｖ以下となった。
【００３３】また、本第１実施例では、動作周波数１１
０ＭＨｚ、消費電流変動Δ２．３Ａでの動作が可能とな
った。すなわち、電源ノイズΔＶは、ΔＶ＝２π１１０
ＭＨｚ×０．６０ｎＨ×２．３Ａ＝０．９５Ｖで、許容
電源ノイズの１Ｖ以下となった。
０ＭＨｚ、消費電流変動Δ２．３Ａでの動作が可能とな
った。すなわち、電源ノイズΔＶは、ΔＶ＝２π１１０
ＭＨｚ×０．６０ｎＨ×２．３Ａ＝０．９５Ｖで、許容
電源ノイズの１Ｖ以下となった。
【００３４】図４〜図６は、本発明の第２実施例に係る
ＢＧＡ半導体装置を説明するための図で、図４はＢＧＡ
基板の上面図、図５はＢＧＡ基板の裏面図、図６は、Ｂ
ＧＡ基板上に半導体素子を搭載した状態でのＢＧＡ基板
の要部断面図である。なお、図４〜図６において、前記
図１〜図３の第１実施例と均等な構成要素には同一符号
を付し、その説明は重複を避けるため割愛する。
ＢＧＡ半導体装置を説明するための図で、図４はＢＧＡ
基板の上面図、図５はＢＧＡ基板の裏面図、図６は、Ｂ
ＧＡ基板上に半導体素子を搭載した状態でのＢＧＡ基板
の要部断面図である。なお、図４〜図６において、前記
図１〜図３の第１実施例と均等な構成要素には同一符号
を付し、その説明は重複を避けるため割愛する。
【００３５】図４〜図６において、１７は半導体素子用
電極、１８はスルーホール、１９半田付けパッド、２０
は平面状パターン、２１は内層パターンである。
電極、１８はスルーホール、１９半田付けパッド、２０
は平面状パターン、２１は内層パターンである。
【００３６】図４に示すように、ＢＧＡ基板１の上面に
は、ボンディング・パッド４と、０．１５ｍｍ線幅の配
線パターン３が設けられており、配線パターン３はスル
ーホール２に接続されている。これらは信号の配線の接
続に使用される。
は、ボンディング・パッド４と、０．１５ｍｍ線幅の配
線パターン３が設けられており、配線パターン３はスル
ーホール２に接続されている。これらは信号の配線の接
続に使用される。
【００３７】半導体素子８は、ＢＧＡ基板１の中央部に
設けた半導体素子用電極１７上に搭載され、この半導体
素子用電極１７には、半導体素子８の裏面に形成された
グラウンド電極が接続されている。また、半導体素子用
電極１７はスルーホール１８と接続されている。これら
はグランド配線の接続に使用される。
設けた半導体素子用電極１７上に搭載され、この半導体
素子用電極１７には、半導体素子８の裏面に形成された
グラウンド電極が接続されている。また、半導体素子用
電極１７はスルーホール１８と接続されている。これら
はグランド配線の接続に使用される。
【００３８】また、半導体素子用電極１７の近傍には、
電源パッド１１が設けられており、電源パッド１１はス
ルーホール１２に接続されている。これらは電源の配線
の接続に使用される。
電源パッド１１が設けられており、電源パッド１１はス
ルーホール１２に接続されている。これらは電源の配線
の接続に使用される。
【００３９】図５に示すように、ＢＧＡ基板１の裏面に
おいては、スルーホール２に接続された配線パターン６
と、配線パターン６に接続された半田付けパッド７が配
置され、これらは信号の配線の接続に使用される。
おいては、スルーホール２に接続された配線パターン６
と、配線パターン６に接続された半田付けパッド７が配
置され、これらは信号の配線の接続に使用される。
【００４０】ＢＧＡ基板１の裏面の中央部には、上記の
スルーホール１８に接続された平面状パターン２０があ
り、この平面状パターン２０上には半田レジスト・マス
クによって半田付けパッド１９が形成され、これらはグ
ラウンドの配線の接続に使用される。
スルーホール１８に接続された平面状パターン２０があ
り、この平面状パターン２０上には半田レジスト・マス
クによって半田付けパッド１９が形成され、これらはグ
ラウンドの配線の接続に使用される。
【００４１】また、上記平面状パターン２０のすぐ外周
部で、ＢＧＡ基板１の中央寄りの部位には、上記のスル
ーホール１２に接続された線幅０．３ｍｍの配線パター
ン１４と、配線パターン１４に接続された半田付けパッ
ド１３が配置され、これらは電源の配線の接続に使用さ
れる。電源系統の配線の配線パターン１４は、インダク
タンス低減のために線幅を広くし、また、スルーホール
１２と半田付けパッド１３とを１対１で結ぶのではな
く、所によっては両者を複数本の配線で結んでいる。
部で、ＢＧＡ基板１の中央寄りの部位には、上記のスル
ーホール１２に接続された線幅０．３ｍｍの配線パター
ン１４と、配線パターン１４に接続された半田付けパッ
ド１３が配置され、これらは電源の配線の接続に使用さ
れる。電源系統の配線の配線パターン１４は、インダク
タンス低減のために線幅を広くし、また、スルーホール
１２と半田付けパッド１３とを１対１で結ぶのではな
く、所によっては両者を複数本の配線で結んでいる。
【００４２】図６に示すように、ＢＧＡ基板１に搭載さ
れた半導体素子８の電極（信号電極）は、ボンディング
・ワイヤ１５によって配線パターン３と接続され、配線
パターン３→スルーホール２→配線パターン６を介し
て、半田付けパッド７に接続される。この半田付けパッ
ド７には、半田ボール１０などが接続される。これらは
信号の配線の接続に使用される。
れた半導体素子８の電極（信号電極）は、ボンディング
・ワイヤ１５によって配線パターン３と接続され、配線
パターン３→スルーホール２→配線パターン６を介し
て、半田付けパッド７に接続される。この半田付けパッ
ド７には、半田ボール１０などが接続される。これらは
信号の配線の接続に使用される。
【００４３】また、ＢＧＡ基板１の中央部では、半導体
素子８の裏面のグラウンド電極は、半導体素子用電極１
７に接続され、半導体素子用電極１７→スルーホール１
８→平面状パターン２０を介して、半田付けパッド１９
に接続される。この半田付けパッド１９には、半田ボー
ル１０などが接続される。これらはグラウンドの配線の
接続に使用される。
素子８の裏面のグラウンド電極は、半導体素子用電極１
７に接続され、半導体素子用電極１７→スルーホール１
８→平面状パターン２０を介して、半田付けパッド１９
に接続される。この半田付けパッド１９には、半田ボー
ル１０などが接続される。これらはグラウンドの配線の
接続に使用される。
【００４４】また、ＢＧＡ基板１の中央寄りの部位で
は、半導体素子８の電極（電源電極）と電源パッド１１
とが、ボンディング・ワイヤ１６を介して接続され、電
源パッド１１→スルーホール１２→配線パターン１４を
介して、半田付けパッド１３に接続される。この半田付
けパッド１３には半田ボールなど１０が接続される。こ
れらは電源配線の接続に使用される。
は、半導体素子８の電極（電源電極）と電源パッド１１
とが、ボンディング・ワイヤ１６を介して接続され、電
源パッド１１→スルーホール１２→配線パターン１４を
介して、半田付けパッド１３に接続される。この半田付
けパッド１３には半田ボールなど１０が接続される。こ
れらは電源配線の接続に使用される。
【００４５】なお、本第２実施例においては、信号配線
の特性インピーダンス制御用とクロストーク低減のため
に、ＢＧＡ基板１内に内層パターン２１が設けられてい
る。この内層パターン２１は、本例では、グランド系の
スルーホール１８と接続されており、他のスルーホール
２，１２とは絶縁されている。
の特性インピーダンス制御用とクロストーク低減のため
に、ＢＧＡ基板１内に内層パターン２１が設けられてい
る。この内層パターン２１は、本例では、グランド系の
スルーホール１８と接続されており、他のスルーホール
２，１２とは絶縁されている。
【００４６】本第２実施例の構造においては、半導体素
子８のグラウンドの接続は、線状の配線なしに、１６個
のスルーホール１８を介して半田付けパッド１９に接続
されている。また、電源の配線は、ボンディング・ワイ
ヤ、スルーホール、配線が１６組あるが、これは、放射
状に配置されている信号用の配線より内側に配置されて
いるので、信号配線の本数を減らさず、むしろ放射状の
配線を電源あるいはグラウンドに使用せずに済むので、
信号用の配線の本数を増やす結果となって、実現されて
いる。
子８のグラウンドの接続は、線状の配線なしに、１６個
のスルーホール１８を介して半田付けパッド１９に接続
されている。また、電源の配線は、ボンディング・ワイ
ヤ、スルーホール、配線が１６組あるが、これは、放射
状に配置されている信号用の配線より内側に配置されて
いるので、信号配線の本数を減らさず、むしろ放射状の
配線を電源あるいはグラウンドに使用せずに済むので、
信号用の配線の本数を増やす結果となって、実現されて
いる。
【００４７】本第２実施例において、グラウンドの配線
のインダクタンスに寄与するのは、スルーホール１８の
みが主因なのでインダクタンスは小さく、スルーホール
１８は直径０．３ｍｍ、長さ（深さ）０．８ｍｍであっ
て、１個あたりのインダクタンスは０．２５ｎＨであ
る。
のインダクタンスに寄与するのは、スルーホール１８の
みが主因なのでインダクタンスは小さく、スルーホール
１８は直径０．３ｍｍ、長さ（深さ）０．８ｍｍであっ
て、１個あたりのインダクタンスは０．２５ｎＨであ
る。
【００４８】また、電源の配線は、半導体素子８からボ
ンディング・ワイヤ１６によって、この半導体素子８の
ごく近傍に配置された電源パッド１１に接続され、電源
パッド１１から、スルーホール１２と、線幅０．３ｍｍ
で長さ約２ｍｍの配線パターン１４とを経由して、半田
付けパッド１３に接続されている。この配線経路は短い
のでインダクタンスは小さく、本第２実施例では、１．
５ｎＨであった。また、ボンディング・ワイヤ１６は、
直径０．０４ｍｍ、長さ１．７ｍｍで、インダクタンス
は１．４ｎＨであった。従って、半導体素子８上から半
田付けパッド１３に至る配線１本分のインダクタンス
は、合計で２．９ｎＨとなる。
ンディング・ワイヤ１６によって、この半導体素子８の
ごく近傍に配置された電源パッド１１に接続され、電源
パッド１１から、スルーホール１２と、線幅０．３ｍｍ
で長さ約２ｍｍの配線パターン１４とを経由して、半田
付けパッド１３に接続されている。この配線経路は短い
のでインダクタンスは小さく、本第２実施例では、１．
５ｎＨであった。また、ボンディング・ワイヤ１６は、
直径０．０４ｍｍ、長さ１．７ｍｍで、インダクタンス
は１．４ｎＨであった。従って、半導体素子８上から半
田付けパッド１３に至る配線１本分のインダクタンス
は、合計で２．９ｎＨとなる。
【００４９】電源の配線は１６組、グラウンドの配線も
１６組あるので、総合のインダクタンスＬｏは原理的に
はＬｏ＝（２．９ｎＨ／１６）＋（０．２５ｎＨ／１
６）＝０．２０ｎＨであるが、電源の配線で配線を複数
本使用している効果もあって、実際には０．１９ｎＨに
なった。
１６組あるので、総合のインダクタンスＬｏは原理的に
はＬｏ＝（２．９ｎＨ／１６）＋（０．２５ｎＨ／１
６）＝０．２０ｎＨであるが、電源の配線で配線を複数
本使用している効果もあって、実際には０．１９ｎＨに
なった。
【００５０】かような構成の本第２実施例では、動作周
波数１６００ＭＨｚ、消費電流変動Δ０．５Ａでの動作
が可能となった。すなわち、電源ノイズΔＶは、ΔＶ＝
２π１６００ＭＨｚ×０．１９ｎＨ×０．５Ａ＝０．９
６Ｖで、許容電源ノイズの１Ｖ以下となった。
波数１６００ＭＨｚ、消費電流変動Δ０．５Ａでの動作
が可能となった。すなわち、電源ノイズΔＶは、ΔＶ＝
２π１６００ＭＨｚ×０．１９ｎＨ×０．５Ａ＝０．９
６Ｖで、許容電源ノイズの１Ｖ以下となった。
【００５１】また、本第２実施例では、動作周波数１１
０ＭＨｚ、消費電流変動Δ７．３Ａでの動作が可能とな
った。すなわち、電源ノイズΔＶは、ΔＶ＝２π１１０
ＭＨｚ×０．１９ｎＨ×７．３Ａ＝０．９６Ｖで、許容
電源ノイズの１Ｖ以下となった。
０ＭＨｚ、消費電流変動Δ７．３Ａでの動作が可能とな
った。すなわち、電源ノイズΔＶは、ΔＶ＝２π１１０
ＭＨｚ×０．１９ｎＨ×７．３Ａ＝０．９６Ｖで、許容
電源ノイズの１Ｖ以下となった。
【００５２】図１，図２および図４，図５は、ＢＧＡ基
板１であり、これが本発明の第３実施例である。ＢＧＡ
基板１は、それ単体で商品化されることがある。
板１であり、これが本発明の第３実施例である。ＢＧＡ
基板１は、それ単体で商品化されることがある。
【００５３】これらのＢＧＡ基板１は、すでに説明した
ように、電源あるいはグラウンドの半田付けパッドを、
ＢＧＡ基板の中央部に配置してあり、その配線インダク
タンスは、図１，図２の構造では約０．６０ｎＨ、図
４，図５の構造では約０．１９ｎＨである。
ように、電源あるいはグラウンドの半田付けパッドを、
ＢＧＡ基板の中央部に配置してあり、その配線インダク
タンスは、図１，図２の構造では約０．６０ｎＨ、図
４，図５の構造では約０．１９ｎＨである。
【００５４】本第３実施例においては、図１，図２の構
造では、動作周波数５００ＭＨｚ、消費電流変動Δ０．
５Ａでの動作、あるいは、動作周波数１１０ＭＨｚ、消
費電流変動Δ２．３Ａでの動作が可能であり、また、図
４，図５の構造では、動作周波数１６００ＭＨｚ、消費
電流変動Δ０．５Ａでの動作、あるいは、動作周波数１
１０ＭＨｚ、消費電流変動Δ７．３Ａでの動作が可能で
ある。
造では、動作周波数５００ＭＨｚ、消費電流変動Δ０．
５Ａでの動作、あるいは、動作周波数１１０ＭＨｚ、消
費電流変動Δ２．３Ａでの動作が可能であり、また、図
４，図５の構造では、動作周波数１６００ＭＨｚ、消費
電流変動Δ０．５Ａでの動作、あるいは、動作周波数１
１０ＭＨｚ、消費電流変動Δ７．３Ａでの動作が可能で
ある。
【００５５】図７は、本発明の第４実施例で、電子装置
である。図７において、プリント基板５２上に、第１実
施例のＢＧＡ型半導体装置５１、あるいは第２実施例の
ＢＧＡ型半導体装置５１が搭載されており、プリント基
板５２はコネクタ５３，５４を介してバック・ボード５
５に接続され、バック・ボード５５には、電源装置５７
から電源配線５６を通して電源が供給されている。この
図では、筐体，スイッチ類，装置の他の部分に至る配線
などは省略されている。
である。図７において、プリント基板５２上に、第１実
施例のＢＧＡ型半導体装置５１、あるいは第２実施例の
ＢＧＡ型半導体装置５１が搭載されており、プリント基
板５２はコネクタ５３，５４を介してバック・ボード５
５に接続され、バック・ボード５５には、電源装置５７
から電源配線５６を通して電源が供給されている。この
図では、筐体，スイッチ類，装置の他の部分に至る配線
などは省略されている。
【００５６】本第４実施例においては、半導体装置に本
発明によるＢＧＡ型半導体装置が搭載されたので、半導
体装置の高速動作あるいは高集積化が可能となる。
発明によるＢＧＡ型半導体装置が搭載されたので、半導
体装置の高速動作あるいは高集積化が可能となる。
【００５７】なお、実施例では、電源配線あるいはグラ
ウンド配線の全てを、ＢＧＡ基板の中央付近に集めて配
置したが、設計上の事由で一部をこのようにしても、本
発明の効果は損なわれない。
ウンド配線の全てを、ＢＧＡ基板の中央付近に集めて配
置したが、設計上の事由で一部をこのようにしても、本
発明の効果は損なわれない。
【００５８】また、第１実施例の構成と第２実施例の構
成を混用することも可能である。
成を混用することも可能である。
【００５９】また、第２実施例では、グラウンド電極が
半導体素子の裏面に出ていたが、これは設計上の事由で
あり、電源の電極が半導体素子の裏面に出ていても、本
発明の効果は同等である。
半導体素子の裏面に出ていたが、これは設計上の事由で
あり、電源の電極が半導体素子の裏面に出ていても、本
発明の効果は同等である。
【００６０】また、第２実施例では、ＢＧＡ基板内にグ
ラウンドの内層を設けたが、これは電源の内層であって
も、多層の内層であっても、信号配線を含んでいても良
く、これらによって本発明の効果が損なわれることはな
い。
ラウンドの内層を設けたが、これは電源の内層であって
も、多層の内層であっても、信号配線を含んでいても良
く、これらによって本発明の効果が損なわれることはな
い。
【００６１】また、実施例では、半導体素子とＢＧＡ基
板との接続をボンディング・ワイヤで行っているが、こ
れが他の方法、たとえばＴＡＢ（Tape Automated Bondi
ng）や半田ボールで行われていても、本発明の効果が損
なわれることはない。
板との接続をボンディング・ワイヤで行っているが、こ
れが他の方法、たとえばＴＡＢ（Tape Automated Bondi
ng）や半田ボールで行われていても、本発明の効果が損
なわれることはない。
【００６２】また、実施例では、半導体素子と半田付け
パッドが、ＢＧＡ基板上の異なる面に配置されていた
が、これが同一面に配置されても、本発明の効果が損な
われることはない。この場合、実施例中では使用したス
ルーホールを使用しないこともあり得る。
パッドが、ＢＧＡ基板上の異なる面に配置されていた
が、これが同一面に配置されても、本発明の効果が損な
われることはない。この場合、実施例中では使用したス
ルーホールを使用しないこともあり得る。
【００６３】その他、半田付けパッド、ボンディング・
パッドの配置の変更が本発明の技術以外の事由で行われ
ても、本発明は有効である。
パッドの配置の変更が本発明の技術以外の事由で行われ
ても、本発明は有効である。
【００６４】
【発明の効果】以上のように本発明によるＢＧＡ型半導
体装置によれば、ＢＧＡ型半導体装置の更なる高速化
や、集積度の更なる向上が可能となる。例えば、動作周
波数は５００ＭＨｚないし１６００ＭＨｚに向上させる
ことが可能で、これは従来技術の動作周波数の１１０Ｍ
Ｈｚの４．５倍ないし１４．５倍である。また、消費電
流変動は２．３Ａないし７．３Ａに増大させることが可
能で、これは従来技術の消費電流変動の０．５Ａの４．
６倍ないし１４．６倍であって、消費電流に直接関与す
る集積度、すなわち半導体装置内の回路数を４．６倍な
いし１４．６倍に高めることが可能となる。これによ
り、電子回路や電子装置の高速化、機能の複雑化が可能
になって、電子産業界の進歩と発展に貢献可能となる。
体装置によれば、ＢＧＡ型半導体装置の更なる高速化
や、集積度の更なる向上が可能となる。例えば、動作周
波数は５００ＭＨｚないし１６００ＭＨｚに向上させる
ことが可能で、これは従来技術の動作周波数の１１０Ｍ
Ｈｚの４．５倍ないし１４．５倍である。また、消費電
流変動は２．３Ａないし７．３Ａに増大させることが可
能で、これは従来技術の消費電流変動の０．５Ａの４．
６倍ないし１４．６倍であって、消費電流に直接関与す
る集積度、すなわち半導体装置内の回路数を４．６倍な
いし１４．６倍に高めることが可能となる。これによ
り、電子回路や電子装置の高速化、機能の複雑化が可能
になって、電子産業界の進歩と発展に貢献可能となる。
【図１】本発明の実施例に係るＢＧＡ半導体装置用のＢ
ＧＡ基板の上面図である。
ＧＡ基板の上面図である。
【図２】本発明の実施例に係るＢＧＡ半導体装置用のＢ
ＧＡ基板の裏面図である。
ＧＡ基板の裏面図である。
【図３】本発明の実施例に係る、半導体素子を搭載した
状態でのＢＧＡ基板の要部断面図である。
状態でのＢＧＡ基板の要部断面図である。
【図４】本発明の他の実施例に係るＢＧＡ半導体装置用
のＢＧＡ基板の上面図である。
のＢＧＡ基板の上面図である。
【図５】本発明の他の実施例に係るＢＧＡ半導体装置用
のＢＧＡ基板の裏面図である。
のＢＧＡ基板の裏面図である。
【図６】本発明の他の実施例に係る、半導体素子を搭載
した状態でのＢＧＡ基板の要部断面図である。
した状態でのＢＧＡ基板の要部断面図である。
【図７】本発明によるＢＧＡ半導体装置を搭載した電子
装置の説明図である。
装置の説明図である。
【図８】従来技術に係るＢＧＡ半導体装置用のＢＧＡ基
板の上面図である。
板の上面図である。
【図９】従来技術に係るＢＧＡ半導体装置用のＢＧＡ基
板の裏面図である。
板の裏面図である。
【図１０】従来技術に係る、半導体素子を搭載した状態
でのＢＧＡ基板の要部断面図である。
でのＢＧＡ基板の要部断面図である。
１ ＢＧＡ基板 ２，１２，１８ スルーホール ３，６，１４ 配線パターン ４ ボンディング・パッド ５ 半導体素子搭載位置 ７，１３，１９ 半田付けパッド ８ 半導体素子 ９ ボンディング・ワイヤ １０ 半田ボール １１ 電源パッド １５，１６ ボンディング・ワイヤ １７ 半導体素子用電極 ２０ 平面状パターン ２１ 内層パターン ５１ ＢＧＡ型半導体装置 ５２ プリント基板 ５３，５４ コネクタ ５５ バック・ボード ５６ 電源配線 ５７ 電源装置
Claims (10)
- 【請求項１】 基板と、該基板の上面である第一の面上
に搭載される半導体素子とを有するＢＧＡ型半導体装置
であって、 該半導体素子は信号用電極、電源用電極およびグランド
用電極を有し、 該基板は、第一の面上に、該信号用電極とボンディング
ワイヤにより接続された第一の信号用パッドと、該第一
の信号用パッドに接続された第一の信号用配線と、該電
源用電極とボンディングワイヤにより接続された第一の
電源用パッドと、該グランド用電極とボンディングワイ
ヤにより接続された第一のグランド用パッドとを有し、 さらに、該基板の周縁部に、該第一の信号用配線と接続
される信号用貫通孔を有し、該基板の中央付近には、該
第一の電源用パッドと接続される電源用貫通孔および該
第一のグランド用パッドと接続されるグランド用貫通孔
を有し、該信号用貫通孔は該電源用貫通孔および該グラ
ンド用貫通孔の外側にあり、 該基板の裏面である第二の面上には、該信号用貫通孔と
接続される第二の信号用配線および該第二の信号用配線
と接続される第二の信号用パッドと、該電源用貫通孔と
接続される電源用配線および該電源用配線と接続される
第二の電源用パッドと、該グランド用貫通孔と接続され
るグランド用配線および該グランド用配線と接続される
第二のグランド用パッドとを有し、 該半導体素子の信号電極から該第二の信号用パッドまで
の配線距離は、該半導体素子の電源電極から該第二の電
源用パッドまでの配線距離および該半導体素子のグラン
ド電極から該第二のグランド用パッドまでの配線距離よ
りも長く、 さらに、該基板は、第一の面と第二の面の間に、該半導
体素子のグランド電極と電気的に接続するグランド層を
有することを特徴とするＢＧＡ型半導体装置。 - 【請求項２】 請求項１記載において、 前記基板の第一の面と第二の面の間に、さらに前記半導
体素子の電源電極と電気的に接続する電源層を有するこ
とを特徴とするＢＧＡ型半導体装置。 - 【請求項３】 請求項２記載において、 前記基板の第一の面と第二の面の間に、さらに前記半導
体素子の信号電極と電気的に接続する信号層を有するこ
とを特徴とするＢＧＡ型半導体装置。 - 【請求項４】 基板と、該基板の上面である第一の面上
に搭載される半導体素子とを有するＢＧＡ型半導体装置
であって、 該半導体素子は信号用電極、電源用電極およびグランド
用電極を有し、 該基板は、第一の面上に、該信号用電極とボンディング
ワイヤにより接続された第一の信号用パッドと、該第一
の信号用パッドに接続された第一の信号用配線と、該電
源用電極とボンディングワイヤにより接続された第一の
電源用パッドと、該グランド用電極とボンディングワイ
ヤにより接続された第一のグランド用パッドとを有し、 さらに、該基板の周縁部に、該第一の信号用配線と接続
される信号用貫通孔を有し、該基板の中央付近には、該
第一の電源用パッドと接続される電源用貫通孔および該
第一のグランド用パッドと接続されるグランド用貫通孔
を有し、該信号用貫通孔は該電源用貫通孔および該グラ
ンド用貫通孔の外側にあり、 該基板の裏面である第二の面上には、該信号用貫通孔と
接続される第二の信号用配線および該第二の信号用配線
と接続される第二の信号用パッドと、該電源用貫通孔と
接続される電源用配線および該電源用配線と接続される
第二の電源用パッドと、該グランド用貫通孔と接続され
るグランド用配線および該グランド用配線と接続される
第二のグランド用パッドとを有し、 該半導体素子の信号電極から該第二の信号用パッドまで
の配線距離は、該半導体素子の電源電極から該第二の電
源用パッドまでの配線距離および該半導体素子のグラン
ド電極から該第二のグランド用パッドまでの配線距離よ
りも長く、 さらに、該基板は、第一の面と第二の面の間に、該半導
体素子の電源電極と電気的に接続する電源層を有するこ
とを特徴とするＢＧＡ型半導体装置。 - 【請求項５】 請求項１から４のいずれか１項に記載に
おいて、 前記第二の信号用パッドは、前記信号用貫通孔と、前記
電源用貫通孔および前記グランド用貫通孔との間に、位
置することを特徴とするＢＧＡ型半導体装置。 - 【請求項６】 請求項１から４のいずれか１項に記載に
おいて、 前記第二の電源用パッドおよび前記第二のグランド用パ
ッドは、前記電源用貫通孔および前記グランド用貫通孔
で囲まれた領域内に、位置することを特徴とするＢＧＡ
型半導体装置。 - 【請求項７】 請求項１から６のいずれか１項に記載に
おいて、 前記第一の信号用配線は、前記第一の電源用パッドおよ
び前記第一のグランド用パッドの外側に配置された前記
第一の信号用パッドから、外側に放射状に延びるように
形成されたことを特徴とするＢＧＡ型半導体装置。 - 【請求項８】 請求項７記載において、 前記第二の信号用配線は、前記電源用配線および前記グ
ランド用配線よりも長いことを特徴とするＢＧＡ型半導
体装置。 - 【請求項９】 請求項１から８のいずれか１項に記載に
おいて、 前記第二の信号用配線は、前記第二の電源用パッドおよ
び前記第二のグランド用パッドの間を通過しないことを
特徴とするＢＧＡ型半導体装置。 - 【請求項１０】 請求項１から９のいずれか１項に記載
において、 前記グランド層または前記電源層は、前記半導体素子の
信号電極から前記第二の信号用パッドまでの配線の特性
インピーダンスを制御し、かつクロストークを低減する
機能を有することを特徴とするＢＧＡ型半導体装置。
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|---|---|---|---|
| JP31086195A JP3294490B2 (ja) | 1995-11-29 | 1995-11-29 | Ｂｇａ型半導体装置 |
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| SG1996011438A SG47197A1 (en) | 1995-11-29 | 1996-11-26 | Bga type semiconductor device and electronic equipment using the same |
| MYPI96004933A MY124454A (en) | 1995-11-29 | 1996-11-26 | Bga type semiconductor device and electronic equipment using the same |
| US08/757,350 US6163071A (en) | 1995-11-29 | 1996-11-27 | BGA type semiconductor device and electronic equipment using the same |
| CNB021233454A CN1294651C (zh) | 1995-11-29 | 1996-11-29 | 半导体器件 |
| CN96123495A CN1089491C (zh) | 1995-11-29 | 1996-11-29 | 半导体器件 |
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| US10/243,756 US7164194B2 (en) | 1995-11-29 | 2002-09-16 | BGA type semiconductor device and electronic equipment using the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| DE102005053767B4 (de) | 2005-11-10 | 2014-10-30 | Epcos Ag | MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau |
| DE102005053765B4 (de) | 2005-11-10 | 2016-04-14 | Epcos Ag | MEMS-Package und Verfahren zur Herstellung |
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