JP2003318325A

JP2003318325A - 表面実装型電子部品

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Publication number: JP2003318325A
Application number: JP2002124782A
Authority: JP
Inventors: Takayoshi Honda; 隆芳本多
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-04-25
Filing date: 2002-04-25
Publication date: 2003-11-07
Anticipated expiration: 2022-04-25
Also published as: JP3951788B2

Abstract

(57)【要約】【課題】デジアナ混在ＩＣチップをアセンブリ化する際
においてもアナログ特性を確保できる表面実装型電子部
品を提供する。【解決手段】デジタル部とアナログ部を有するシリコン
チップ１０の表面１０ａから離間した位置において同一
面に多数のハンダ電極２５が配置され、再配線１８を用
いてシリコンチップ１０とハンダ電極２５とが電気的に
接続されている。シリコンチップ１０とハンダ電極２５
との間、または、シリコンチップ１０と再配線１８との
間に、電位が固定される導電性シールド層１６が配置さ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＳＰ（チップ・
スケール・パッケージ）やＢＧＡ（ボール・グリッド・
アレイ）といった表面実装型電子部品に係り、特に、デ
ジタル・アナログ混在のＩＣチップをアセンブリ化する
場合のノイズ対策に関するものである。

【０００２】

【従来の技術】マイコンなどの集積回路（ＩＣ）として
は、ＣＰＵや論理回路などのデジタル部と、Ａ／Ｄ変換
器やゲインアンプなどといったアナログ処理部とが混在
した、いわゆるデジアナ混在ＩＣがある。

【０００３】また、高密度実装技術としては、特表２０
０１−５２１２８８号公報においてＣＳＰ構造が提案さ
れており、この種の装置を図１０，１１に示す。つま
り、図１０はＣＳＰ（チップ・スケール・パッケージ）
１００の斜視図を示し、図１０でのＷ部における断面構
造を図１１に示す。図１１において、シリコンチップ１
０１には素子が形成されている。チップ上面にはアルミ
配線１０２が延設されるとともにチップ外周部において
アルミパッド１０３が形成されている。また、チップ上
面には絶縁膜１０４が形成され、その上において層間絶
縁膜１０５を介して再配線（導体パターン）１０６が形
成されている。さらに、その上には保護膜１０７が形成
され、その上にはバンプ１０８を介してハンダ電極１０
９が形成されている。ハンダ電極１０９はバンプ１０８
と再配線１０６を介してアルミパッド１０３（アルミ配
線１０２）と接続されている。

【０００４】しかしながら、デジアナ混在ＩＣをＣＳＰ
化した場合、チップサイズとバンプ（端子）数の制約な
どにより、全ての端子についてノイズの影響を受けにく
いようにバンプを配置したり、再配線したり（再配線１
０６を形成したり）することはかなり難しい。つまり、（１）ＣＰＵなど高速に動作するデジタル部の上側に、
Ａ／Ｄ変換するためのアナログ信号などノイズの影響を
受けやすい信号のバンプを置いたり、その信号の再配線
を行う必要がある。（２）Ａ／Ｄ変換器などのコンデンサ部分の上側に、マ
イコン間の高速通信信号のバンプを置いたり、その信号
の再配線を行う必要がある。

【０００５】従って、デジアナ混在ＩＣをＣＳＰ化する
場合には、端子数を減らすか、アナログ特性の精度を緩
和する必要があった。

【０００６】

【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的は、デジアナ混
在ＩＣチップをアセンブリ化する際においてもアナログ
特性を確保できる表面実装型電子部品を提供することに
ある。

【０００７】

【課題を解決するための手段】請求項１に記載の発明
は、半導体チップと接続端子との間、または、半導体チ
ップと配線との間に、電位が固定される導電性シールド
層を配置したことを特徴としている。このように導電性
シールド層を設けることにより、接続端子または配線
と、半導体チップとの間のノイズを遮断することがで
き、アナログ特性の変動を抑制することができる（ノイ
ズの影響を受けにくくできる）。その結果、デジアナ混
在ＩＣチップをアセンブリ化する際においてもアナログ
特性を確保できる。

【０００８】請求項２に記載の発明によれば、導電性シ
ールド層を、アナログ部用とデジタル部用とに分けるこ
とにより、デジタル部のノイズが導電性シールド層を通
じてアナログ部へ伝搬することを防ぐことができる。

【０００９】また、請求項３，４に記載の発明によれ
ば、アナログ部上にデジタル部用の接続端子または配線
がある場合、あるいは、デジタル部上にアナログ部用の
接続端子または配線がある場合には導電性シールド層に
よるノイズ遮断効果は特に大きい。

【００１０】請求項５に記載の発明によれば、半導体チ
ップより導電性シールド層を大きくすることにより、ノ
イズを遮断する効果が大きくなる。請求項６に記載の発
明によれば、導電性シールド層は、表面実装型電子部品
内で、直接、半導体チップに接続されず、専用の接続端
子を持つことにより、表面実装型電子部品内でのノイズ
の伝搬を無くすことができる。

【００１１】請求項７に記載の発明によれば、導電性シ
ールド層を配線基板上で接続端子を通してグランド電位
配線パターンまたは電源電位配線パターンと接続するこ
とにより、表面実装型電子部品内でのノイズの伝搬を無
くすことができる。

【００１２】請求項８に記載の発明によれば、ノイズ除
去用コンデンサを設けることにより、ノイズ自体を小さ
くすることができるため、更にノイズの伝搬を防ぐこと
ができる。

【００１３】

【発明の実施の形態】以下、この発明を具体化した一実
施の形態を図面に従って説明する。図１には、本実施形
態における表面実装型電子部品（半導体チップアセンブ
リ）１の斜視図を示す。表面実装型電子部品１はＣＳＰ
（チップ・スケール・パッケージ）であり、ベース材２
に接続端子としてのハンダ電極３が格子状に多数形成さ
れている。図１でのＹ部における平面図を図２に示す。
この図２は、四角板形状をなすＣＳＰ１における角部で
の平面図である。図２におけるＡ１−Ａ２線での縦断面
を図３に示す。図３において、シリコンチップ１０上に
多層配線が形成され、ここに本実施形態の特徴的構成部
材である導電性シールド層１６が配置されている。

【００１４】図４には、図３における各層での分解斜視
図を示す。つまり、図３でのＢ１−Ｂ２線、Ｃ１−Ｃ２
線、Ｄ１−Ｄ２線における分解斜視図を示す。図４にお
いてＤ１−Ｄ２の断面構造として、シリコンチップ１０
には、Ａ／Ｄ変換器を含むアナログ部３０、ゲインアン
プを含むアナログ部３１、ＣＰＵを含むデジタル部３
２、論理回路を含むデジタル部３３が区画形成されてい
る。また、Ｃ１−Ｃ２の断面構造として、導電性シール
ド層１６が形成されている。

【００１５】図５には、表面実装型電子部品（ＣＳＰ）
１を、配線基板としてのプリント基板４０の上に実装し
た構造を示す。図５において、プリント基板４０は第１
層４０ａ〜第４層４０ｄの各層を積層したものであり、
１層目４０ａには各種の電子部品と共にＣＳＰ１が実装
され、電子制御装置（ＥＣＵ）を構成している。ここ
で、プリント基板４０(１層目４０ａ)には電源ＩＣ（チ
ップ）４１が実装されている。このプリント基板４０上
に実装された電源ＩＣ４１はＣＳＰ１のシリコンチップ
１０へ電力を供給するための電子部品である。プリント
基板４０の１層目４０ａにおいて電源ＩＣ４１からグラ
ンド電位配線パターン４２と電源電位配線パターン４３
が延設されている。この両配線パターン４２，４３はシ
リコンチップ１０でのデジタル部およびアナログ部と電
気的に接続される。このうちのグランド電位配線パター
ン４２がプリント基板４０上で図１のハンダ電極３のう
ちの特定のハンダ電極３ａを通して図３，４の導電性シ
ールド層１６と電気的に接続されている。これにより、
導電性シールド層１６がグランド電位に固定されること
になる。換言すると、全ハンダ電極３のうちシールド層
用ハンダ電極３ａ以外のハンダ電極を通してシリコンチ
ップ１０のデジタル・アナログ部とプリント基板４０
（の実装部品）とが電気的に接続されている。

【００１６】なお、導電性シールド層１６は電源電位配
線パターン４３と接続して導電性シールド層１６を電源
電位（５ボルト）に固定してもよい。以下、詳しく説明
していく。

【００１７】図３において、シリコンチップ（半導体チ
ップ）１０の上面１０ａにおける表層部が素子領域１１
となっている。シリコンチップ１０の上面１０ａにはア
ルミ配線１２が延設されるとともに、チップ外周部にお
いてアルミパッド１３が多数形成されている（図４参
照）。アルミパッド１３はアルミ配線１２を介して素子
領域と電気的に接続されている。図３のアルミ配線１２
とアルミパッド１３は絶縁膜（酸化膜等）１４により被
覆されている。絶縁膜（酸化膜等）１４の上には層間絶
縁膜としてのポリイミド膜１５が形成され、ポリイミド
膜１５の上には導電性シールド層（導体パターン）１６
が形成されている。さらに、導電性シールド層１６の上
には層間絶縁膜としてのポリイミド膜１７が形成されて
いる。つまり、導電性シールド層１６はポリイミド膜１
５，１７の間に挟み込まれている。

【００１８】ポリイミド膜１７の上には再配線（導体パ
ターン）１８、シールド層用配線（導体パターン）１９
および再配線（導体パターン）２０が形成されている。
再配線２０は前述のアルミパッド１３と接続されるとと
もに、図２に示すごとく再配線１８と接続されている。
図３のシールド層用配線１９は導電性シールド層１６と
接続されている。図３の再配線１８、シールド層用配線
１９および再配線２０の上には保護膜としてのポリイミ
ド膜２１が形成されている。ポリイミド膜２１の上には
バンプ２２，２３が形成され、バンプ２２はシールド層
用配線１９と接続され、また、バンプ２３は再配線１８
と接続されている。バンプ２２，２３の上には接続端子
としてのハンダ電極２４，２５が形成されている。

【００１９】つまり、シリコンチップ１０の表面１０ａ
から離間した位置において、図１に示すように、多数の
ハンダ電極（接続端子）３が同一面に格子状に配置され
ている。このハンダ電極３のうちの図３に示すハンダ電
極２５は、再配線１８，２０、パッド１３、配線１２を
介してシリコンチップ１０の素子と電気的に接続されて
いる。また、ハンダ電極３のうちのシールド層用ハンダ
電極３ａ（図３に示すハンダ電極２４）は、バンプ２２
および配線１９を介して導電性シールド層１６と接続さ
れている。図１に示すように、シールド層用ハンダ電極
３ａは、ＣＳＰ１のベース材２における角部に一個ずつ
設けられるとともにベース材２の中央部に四つ設けられ
ている。このように１枚の導電性シールド層１６に対し
８つのハンダ電極３ａを用いて８箇所で接続され、均等
に電圧が印加されるようになっている。

【００２０】図３において、電位が固定される導電性シ
ールド層１６は、シリコンチップ１０とハンダ電極（接
続端子）３との間、または、シリコンチップ１０と再配
線１８との間に配置されている。また、導電性シールド
層１６は、図４におけるＣ１−Ｃ２断面で示すように、
シリコンチップ１０における素子領域の全体を覆ってい
る。特に、図４に示すように、アナログ部（Ａ／Ｄ変換
器）３０での入力信号が通過する配線・電極材（バンプ
・ハンダ電極や配線）が、デジタル部（ＣＰＵ）３２の
上にあり、その間において導電性シールド層１６が配置
されている。これにより、アナログ部（Ａ／Ｄ変換器）
３０をデジタル部（ＣＰＵ）３２での高周波ノイズから
保護することができる。詳しくは、デジタル部（ＣＰ
Ｕ）３２はその占有面積での入出力端子数が少なく、ア
ナログ部（Ａ／Ｄ変換器）３０はその占有面積での入力
端子数が多い。そのため、デジタル部（ＣＰＵ）３２の
形成領域の上にアナログ部（Ａ／Ｄ変換器）３０での入
力用配線を形成する必要がある。即ち、アナログ部３０
への入力信号のバンプはスペースの都合上、デジタル部
（ＣＰＵ）３２の上に配線される。この場合においてデ
ジタル部のノイズが導電性シールド層１６により遮断さ
れるため悪影響を受けない。

【００２１】このように導電性シールド層１６を設けた
ことにより、ハンダ電極３または再配線１８と、シリコ
ンチップ１０との間のノイズを遮断することができ、ア
ナログ特性の変動を抑制することができる（ノイズの影
響を受けにくくできる）。その結果、デジアナ混在ＩＣ
チップをアセンブリ化する際においてもアナログ特性を
確保できる。

【００２２】特に、デジタル部上にアナログ部用のハン
ダ電極または配線がある場合、あるいは、アナログ部上
にデジタル部用のハンダ電極または配線がある場合には
特に効果が大きい。つまり、デジタル部（ＣＰＵ）３２
の上に、アナログ部（Ａ／Ｄ変換器）３０につながる配
線またはハンダ電極が配置され、このデジタル部（ＣＰ
Ｕ）３２と、アナログ部（Ａ／Ｄ変換器）３０につなが
る配線またはハンダ電極との間に導電性シールド層１６
を配置する。あるいは、アナログ部（Ａ／Ｄ変換器）３
０の上に、デジタル部（ＣＰＵ）３２につながる配線ま
たはハンダ電極が配置され、このアナログ部（Ａ／Ｄ変
換器）３０と、デジタル部（ＣＰＵ）３２につながる配
線またはハンダ電極との間に導電性シールド層１６を配
置する。このようにすると、導電性シールド層１６によ
るノイズ遮断効果は特に大きい。

【００２３】図５において、ＣＳＰ１における導電性シ
ールド層１６は、グランドライン（又は５ボルト電源ラ
イン）へ接続して電位を固定するが、ＩＣチップ内のグ
ランドライン（または電源ライン）には接続せずに、プ
リント基板４０へ実装する際、プリント基板４０のグラ
ンド電位配線パターン４２（または５ボルト電源電位配
線パターン４３）へ接続している。つまり、図５におい
て、導電性シールド層１６につながるハンダ電極３ａを
プリント基板４０上においてアナログ部やデジタル部の
グランド電位配線パターン４２と接続する。その際、ア
ナログ部（Ａ／Ｄ変換器）のグランド電位配線パターン
４２と電源電位配線パターン４３との間にノイズ除去用
コンデンサ４４を挿入するとともに、デジタル部（ＣＰ
Ｕ）のグランド電位配線パターン４２と電源電位配線パ
ターン４３との間にノイズ除去用コンデンサ４５を挿入
している。そして、グランド電位配線パターン４２（ま
たは電源電位配線パターン４３）におけるノイズ除去用
コンデンサ４４，４５と電源ＩＣ４１との間において導
電性シールド層１６を電気的に接続している。即ち、シ
リコンチップ１０のデジタル・アナログ部につながる配
線パターン４２，４３においてノイズ除去用コンデンサ
４４，４５を通した後に、導電性シールド層１６を接続
している。

【００２４】このようにして、導電性シールド層１６
は、ＣＳＰ１内で、直接、シリコンチップ１０に接続せ
ずに、複数のハンダ電極３のうちの少なくとも１つ以上
に接続されている。そして、専用のハンダ電極３ａを持
つことにより、ＣＳＰ１内でのノイズの伝搬を無くすこ
とができる。詳しくは、図５のごとく導電性シールド層
１６をプリント基板４０上でハンダ電極３ａを通してグ
ランド電位配線パターン４２（または電源電位配線パタ
ーン４３）と接続することにより、ＣＳＰ１内でのノイ
ズの伝搬を無くすことができる。

【００２５】また、図３の再配線１８やハンダ電極２５
などは、微小のインピーダンスを有する。デジタル部の
グランドノイズは、電極を通じてプリント基板４０へ接
続した場合、上記微小インピーダンスのあるアナログ部
や導電性シールド層１６での配線やハンダ電極側へはい
かず、インピーダンスの極めて低い電源ＩＣ４１やコン
デンサなどへ抜ける。ここで、本実施形態では、図５の
プリント基板４０上において電源ＩＣ４１から延びるグ
ランド電位配線パターン４２と電源電位配線パターン４
３の間にノイズ除去用コンデンサ４４，４５を設け、こ
のノイズ除去用コンデンサ４４，４５と電子部品４１と
の間の配線パターン４２（または４３）に導電性シール
ド層１６を電気的に接続した。よって、ノイズ除去用コ
ンデンサ４４，４５によりノイズ自体を小さくすること
ができるため、更にノイズの伝搬を防ぐことができる。

【００２６】図４に示す構成の変形例として、導電性シ
ールド層１６は、図６に示すようにアナログ部とデジタ
ル部を分離するようにしてもよい。つまり、導電性シー
ルド層１６は、デジタル部（ＣＰＵ）３２と、ハンダ電
極３または配線１８との間のデジタル部シールド層１６
ａと、アナログ部（Ａ／Ｄ変換器およびゲインアンプ）
３０，３１と、ハンダ電極３または配線１８との間のア
ナログ部シールド層１６ｂと、を含む２つ以上に分かれ
ている。よって、導電性シールド層１６を、アナログ部
用とデジタル部用とに分けることにより、デジタル部
（ＣＰＵ）３２では大きなノイズが発生するがこのノイ
ズが導電性シールド層１６を通じてアナログ部へ伝搬す
ることを防ぐことができる。（第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。

【００２７】第１の実施の形態ではＣＳＰに適用した
が、第２の実施の形態ではＢＧＡ（ボール・グリッド・
アレイ）に適用している。図７には、本実施形態におけ
る表面実装型電子部品（半導体チップアセンブリ）であ
るＢＧＡ５０を示す。

【００２８】図７において、樹脂基板５１の上にはシリ
コンチップ５２が搭載され、シリコンチップ５２は樹脂
基板５１の上面において樹脂５３にてモールドされてい
る。シリコンチップ５２の上面における外周部にはアル
ミパッド５４が形成され、ボンディングワイヤ５５を介
して樹脂基板５１上の再配線（導体パターン）５６と電
気的に接続されている。再配線（導体パターン）５６は
樹脂基板５１内の再配線（導体）５７と接続され、この
再配線５７はハンダ電極（ハンダボール）５８と電気的
に接続されている。つまり、シリコンチップ５２の表面
５２ａから離間した位置において同一面に多数のハンダ
電極（接続端子）５８が格子状に配置されるとともに、
配線５７を用いてシリコンチップ５２とハンダ電極５８
とが電気的に接続されている。

【００２９】ここで、樹脂基板５１内には導電性シール
ド層（導体）５９が埋設され、この導体５９はハンダ電
極６０と電気的に接続されている。つまり、シリコンチ
ップ５２とハンダ電極５８との間、または、シリコンチ
ップ５２と配線５７との間に、導電性シールド層５９が
配置されている。第１の実施形態と同様、導電性シール
ド層５９はハンダ電極６０を介してプリント基板経由で
ＩＣチップのデジタル・アナログ部のグランド電位配線
パターンまたは電源電位配線パターンに接続され、導電
性シールド層５９の電位が固定されている。

【００３０】図７の構成に対する変形例を図８に示す。
図８において、樹脂基板５１とシリコンチップ５２との
間に導電性シールド層（導電性板材）７０を挟んでい
る。樹脂基板５１の上面には配線パターン７１が形成さ
れ、導電性シールド層７０は配線パターン７１を介して
ハンダ電極７２と電気的に接続されている。また、導電
性シールド層７０の中央部において導電性シールド層７
０は配線パターン７１を介さずに直接、ハンダ電極７３
と電気的に接続されている。

【００３１】図８の構成に対する変形例を図９に示す。
図９において、シリコンチップ５２よりも大きな導電性
シールド層（導電性板材）８０を用いており、導電性シ
ールド層８０の外周部をシリコンチップ５２から露出さ
せている。そして、この部分においてパッド８１が形成
され、導電性シールド層８０はボンディングワイヤ８２
を介して導体パターン８３と接続され、さらに、導体パ
ターン８３はハンダ電極８４と電気的に接続されてい
る。また、導電性シールド層８０の中央部において導電
性シールド層８０はパッド８１やワイヤ８２等を介さず
に直接、ハンダ電極８５と電気的に接続されている。こ
のように、導電性シールド層８０のサイズをシリコンチ
ップ５２のサイズより大きくすると、ノイズを遮断する
効果が大きくなる。

【図面の簡単な説明】

【図１】第１の実施の形態における表面実装型電子部品
（ＣＳＰ）の斜視図。

【図２】図１でのＹ部における平面図。

【図３】図２におけるＡ１−Ａ２線での縦断面図。

【図４】図３における各層での分解斜視図。

【図５】表面実装型電子部品をプリント基板に実装した
構造を示す斜視図。

【図６】別例の分解斜視図。

【図７】第２の実施の形態におけるＢＧＡの断面構造を
説明するための斜視図。

【図８】別例のＢＧＡの断面構造を説明するための斜視
図。

【図９】別例のＢＧＡの断面構造を説明するための斜視
図。

【図１０】従来技術を説明するための表面実装型電子部
品（ＣＳＰ）を示す図。

【図１１】図１０でのＷ部における断面構造を示す図。

【符号の説明】

１…ＣＳＰ、３…ハンダ電極、３ａ…ハンダ電極、１０
…シリコンチップ、１６…導電性シールド層、１８…再
配線、２５…ハンダ電極、４０…プリント基板、４１…
電源ＩＣ、４２…グランド電位配線パターン、４３…電
源電位配線パターン、４４…ノイズ除去用コンデンサ、
４５…ノイズ除去用コンデンサ、５０…ＢＧＡ、５２…
シリコンチップ、５７…配線、５８…ハンダ電極、５９
…導電性シールド層、７０…導電性シールド層，８０…
導電性シールド層。

Claims

【特許請求の範囲】

【請求項１】デジタル部とアナログ部を有する半導体
チップ（１０，５２）と、前記半導体チップ（１０，５２）の表面（１０ａ，５２
ａ）から離間した位置において同一面に配置された多数
の接続端子（３，５８）と、前記半導体チップ（１０，５２）と前記接続端子（３，
５８）とを電気的に接続する配線（１８，５７）と、を
具備し、前記半導体チップ（１０，５２）と前記接続端子（３，
５８）との間、または、前記半導体チップ（１０，５
２）と前記配線（１８，５７）との間に、電位が固定さ
れる導電性シールド層（１６，５９，７０，８０）を配
置したことを特徴とする表面実装型電子部品。
【請求項２】前記導電性シールド層（１６）は、前記デジタル部（３２）と、前記接続端子（３）または
前記配線（１８）との間のデジタル部シールド層（１６
ａ）と、前記アナログ部（３０，３１）と、前記接続端子（３）
または前記配線（１８）との間のアナログ部シールド層
（１６ｂ）と、を含む２つ以上に分かれていることを特
徴とする請求項１に記載の表面実装型電子部品。
【請求項３】前記アナログ部（３０）の上に、前記デ
ジタル部（３２）につながる配線または接続端子が配置
され、このアナログ部（３０）と、デジタル部（３２）につな
がる配線または接続端子との間に前記導電性シールド層
（１６）を配したことを特徴とする請求項１に記載の表
面実装型電子部品。
【請求項４】前記デジタル部（３２）の上に、前記ア
ナログ部（３０）につながる配線または接続端子が配置
され、このデジタル部（３２）と、アナログ部（３０）につな
がる配線または接続端子との間に前記導電性シールド層
（１６）を配したことを特徴とする請求項１に記載の表
面実装型電子部品。
【請求項５】前記導電性シールド層（８０）のサイズ
は、前記半導体チップ（５２）のサイズより大きいこと
を特徴とする請求項１に記載の表面実装型電子部品。
【請求項６】前記導電性シールド層（１６）は、前記
複数の接続端子（３）のうちの少なくとも１つ以上に接
続されていることを特徴とする請求項１に記載の表面実
装型電子部品。
【請求項７】配線基板（４０）の上に他の電子部品
（４１）と共に実装された状態において、前記導電性シ
ールド層（１６）は、前記配線基板（４０）上で前記接
続端子（３ａ）を通してグランド電位配線パターン（４
２）または電源電位配線パターン（４３）と接続される
ことを特徴とする請求項６に記載の表面実装型電子部
品。
【請求項８】前記配線基板（４０）上において前記半
導体チップ（１０）へ電力を供給するための電子部品
（４１）が実装されるとともにこの電子部品（４１）か
らグランド電位配線パターン（４２）と電源電位配線パ
ターン（４３）が延設され、両配線パターン（４２，４
３）の間にノイズ除去用コンデンサ（４４，４５）を設
け、このグランド電位配線パターン（４２）と電源電位
配線パターン（４３）におけるノイズ除去用コンデンサ
（４４，４５）と前記電子部品（４１）との間において
前記導電性シールド層（１６）を電気的に接続したこと
を特徴とする請求項７に記載の表面実装型電子部品。