JP3951788B2

JP3951788B2 - 表面実装型電子部品

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Publication number: JP3951788B2
Application number: JP2002124782A
Authority: JP
Inventors: 隆芳本多
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-04-25
Filing date: 2002-04-25
Publication date: 2007-08-01
Anticipated expiration: 2022-04-25
Also published as: JP2003318325A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＳＰ（チップ・スケール・パッケージ）やＢＧＡ（ボール・グリッド・アレイ）といった表面実装型電子部品に係り、特に、デジタル・アナログ混在のＩＣチップをアセンブリ化する場合のノイズ対策に関するものである。
【０００２】
【従来の技術】
マイコンなどの集積回路（ＩＣ）としては、ＣＰＵや論理回路などのデジタル部と、Ａ／Ｄ変換器やゲインアンプなどといったアナログ処理部とが混在した、いわゆるデジアナ混在ＩＣがある。
【０００３】
また、高密度実装技術としては、特表２００１−５２１２８８号公報においてＣＳＰ構造が提案されており、この種の装置を図１０，１１に示す。つまり、図１０はＣＳＰ（チップ・スケール・パッケージ）１００の斜視図を示し、図１０でのＷ部における断面構造を図１１に示す。図１１において、シリコンチップ１０１には素子が形成されている。チップ上面にはアルミ配線１０２が延設されるとともにチップ外周部においてアルミパッド１０３が形成されている。また、チップ上面には絶縁膜１０４が形成され、その上において層間絶縁膜１０５を介して再配線（導体パターン）１０６が形成されている。さらに、その上には保護膜１０７が形成され、その上にはバンプ１０８を介してハンダ電極１０９が形成されている。ハンダ電極１０９はバンプ１０８と再配線１０６を介してアルミパッド１０３（アルミ配線１０２）と接続されている。
【０００４】
しかしながら、デジアナ混在ＩＣをＣＳＰ化した場合、チップサイズとバンプ（端子）数の制約などにより、全ての端子についてノイズの影響を受けにくいようにバンプを配置したり、再配線したり（再配線１０６を形成したり）することはかなり難しい。つまり、
（１）ＣＰＵなど高速に動作するデジタル部の上側に、Ａ／Ｄ変換するためのアナログ信号などノイズの影響を受けやすい信号のバンプを置いたり、その信号の再配線を行う必要がある。
（２）Ａ／Ｄ変換器などのコンデンサ部分の上側に、マイコン間の高速通信信号のバンプを置いたり、その信号の再配線を行う必要がある。
【０００５】
従って、デジアナ混在ＩＣをＣＳＰ化する場合には、端子数を減らすか、アナログ特性の精度を緩和する必要があった。
【０００６】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、デジアナ混在ＩＣチップをアセンブリ化する際においてもアナログ特性を確保できる表面実装型電子部品を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、半導体チップと接続端子との間、または、半導体チップと配線との間に、電位が固定される導電性シールド層を配置した。そして、この導電性シールド層を、配線と電気的に接続されないシールド層用の接続端子を介して、当該表面実装型電子部品が搭載される配線基板上のデジタル部とアナログ部のグランド電位配線パターンまたは電源電位配線パターンに接続することで電位を固定した。このように導電性シールド層を設けることにより、接続端子または配線と、半導体チップとの間のノイズを遮断することができ、アナログ特性の変動を抑制することができる（ノイズの影響を受けにくくできる）。その結果、デジアナ混在ＩＣチップをアセンブリ化する際においてもアナログ特性を確保できる。また、導電性シールド層は、配線基板上で接続端子を通してグランド電位配線パターンまたは電源電位配線パターンと接続されることにより、表面実装型電子部品内で、直接、半導体チップに接続されず、表面実装型電子部品内でのノイズの伝搬を無くすことができる。
【００１０】
請求項３に記載の発明によれば、半導体チップより導電性シールド層を大きくすることにより、ノイズを遮断する効果が大きくなる。
【００１２】
請求項５に記載の発明によれば、ノイズ除去用コンデンサを設けることにより、ノイズ自体を小さくすることができるため、更にノイズの伝搬を防ぐことができる。
【００１３】
【発明の実施の形態】
以下、この発明の参考例を図面に従って説明する。
図１には、本参考例における表面実装型電子部品（半導体チップアセンブリ）１の斜視図を示す。表面実装型電子部品１はＣＳＰ（チップ・スケール・パッケージ）であり、ベース材２に接続端子としてのハンダ電極３が格子状に多数形成されている。図１でのＹ部における平面図を図２に示す。この図２は、四角板形状をなすＣＳＰ１における角部での平面図である。図２におけるＡ１−Ａ２線での縦断面を図３に示す。図３において、シリコンチップ１０上に多層配線が形成され、ここに本参考例の特徴的構成部材である導電性シールド層１６が配置されている。
【００１４】
図４には、図３における各層での分解斜視図を示す。つまり、図３でのＢ１−Ｂ２線、Ｃ１−Ｃ２線、Ｄ１−Ｄ２線における分解斜視図を示す。
図４においてＤ１−Ｄ２の断面構造として、シリコンチップ１０には、Ａ／Ｄ変換器を含むアナログ部３０、ゲインアンプを含むアナログ部３１、ＣＰＵを含むデジタル部３２、論理回路を含むデジタル部３３が区画形成されている。また、Ｃ１−Ｃ２の断面構造として、導電性シールド層１６が形成されている。
【００１５】
図５には、表面実装型電子部品（ＣＳＰ）１を、配線基板としてのプリント基板４０の上に実装した構造を示す。
図５において、プリント基板４０は第１層４０ａ〜第４層４０ｄの各層を積層したものであり、１層目４０ａには各種の電子部品と共にＣＳＰ１が実装され、電子制御装置（ＥＣＵ）を構成している。ここで、プリント基板４０(１層目４０ａ)には電源ＩＣ（チップ）４１が実装されている。このプリント基板４０上に実装された電源ＩＣ４１はＣＳＰ１のシリコンチップ１０へ電力を供給するための電子部品である。プリント基板４０の１層目４０ａにおいて電源ＩＣ４１からグランド電位配線パターン４２と電源電位配線パターン４３が延設されている。この両配線パターン４２，４３はシリコンチップ１０でのデジタル部およびアナログ部と電気的に接続される。このうちのグランド電位配線パターン４２がプリント基板４０上で図１のハンダ電極３のうちの特定のハンダ電極３ａを通して図３，４の導電性シールド層１６と電気的に接続されている。これにより、導電性シールド層１６がグランド電位に固定されることになる。換言すると、全ハンダ電極３のうちシールド層用ハンダ電極３ａ以外のハンダ電極を通してシリコンチップ１０のデジタル・アナログ部とプリント基板４０（の実装部品）とが電気的に接続されている。
【００１６】
なお、導電性シールド層１６は電源電位配線パターン４３と接続して導電性シールド層１６を電源電位（５ボルト）に固定してもよい。
以下、詳しく説明していく。
【００１７】
図３において、シリコンチップ（半導体チップ）１０の上面１０ａにおける表層部が素子領域１１となっている。シリコンチップ１０の上面１０ａにはアルミ配線１２が延設されるとともに、チップ外周部においてアルミパッド１３が多数形成されている（図４参照）。アルミパッド１３はアルミ配線１２を介して素子領域と電気的に接続されている。図３のアルミ配線１２とアルミパッド１３は絶縁膜（酸化膜等）１４により被覆されている。絶縁膜（酸化膜等）１４の上には層間絶縁膜としてのポリイミド膜１５が形成され、ポリイミド膜１５の上には導電性シールド層（導体パターン）１６が形成されている。さらに、導電性シールド層１６の上には層間絶縁膜としてのポリイミド膜１７が形成されている。つまり、導電性シールド層１６はポリイミド膜１５，１７の間に挟み込まれている。
【００１８】
ポリイミド膜１７の上には再配線（導体パターン）１８、シールド層用配線（導体パターン）１９および再配線（導体パターン）２０が形成されている。再配線２０は前述のアルミパッド１３と接続されるとともに、図２に示すごとく再配線１８と接続されている。図３のシールド層用配線１９は導電性シールド層１６と接続されている。図３の再配線１８、シールド層用配線１９および再配線２０の上には保護膜としてのポリイミド膜２１が形成されている。ポリイミド膜２１の上にはバンプ２２，２３が形成され、バンプ２２はシールド層用配線１９と接続され、また、バンプ２３は再配線１８と接続されている。バンプ２２，２３の上には接続端子としてのハンダ電極２４，２５が形成されている。
【００１９】
つまり、シリコンチップ１０の表面１０ａから離間した位置において、図１に示すように、多数のハンダ電極（接続端子）３が同一面に格子状に配置されている。このハンダ電極３のうちの図３に示すハンダ電極２５は、再配線１８，２０、パッド１３、配線１２を介してシリコンチップ１０の素子と電気的に接続されている。また、ハンダ電極３のうちのシールド層用ハンダ電極３ａ（図３に示すハンダ電極２４）は、バンプ２２および配線１９を介して導電性シールド層１６と接続されている。図１に示すように、シールド層用ハンダ電極３ａは、ＣＳＰ１のベース材２における角部に一個ずつ設けられるとともにベース材２の中央部に四つ設けられている。このように１枚の導電性シールド層１６に対し８つのハンダ電極３ａを用いて８箇所で接続され、均等に電圧が印加されるようになっている。
【００２０】
図３において、電位が固定される導電性シールド層１６は、シリコンチップ１０とハンダ電極（接続端子）３との間、または、シリコンチップ１０と再配線１８との間に配置されている。また、導電性シールド層１６は、図４におけるＣ１−Ｃ２断面で示すように、シリコンチップ１０における素子領域の全体を覆っている。特に、図４に示すように、アナログ部（Ａ／Ｄ変換器）３０での入力信号が通過する配線・電極材（バンプ・ハンダ電極や配線）が、デジタル部（ＣＰＵ）３２の上にあり、その間において導電性シールド層１６が配置されている。これにより、アナログ部（Ａ／Ｄ変換器）３０をデジタル部（ＣＰＵ）３２での高周波ノイズから保護することができる。詳しくは、デジタル部（ＣＰＵ）３２はその占有面積での入出力端子数が少なく、アナログ部（Ａ／Ｄ変換器）３０はその占有面積での入力端子数が多い。そのため、デジタル部（ＣＰＵ）３２の形成領域の上にアナログ部（Ａ／Ｄ変換器）３０での入力用配線を形成する必要がある。即ち、アナログ部３０への入力信号のバンプはスペースの都合上、デジタル部（ＣＰＵ）３２の上に配線される。この場合においてデジタル部のノイズが導電性シールド層１６により遮断されるため悪影響を受けない。
【００２１】
このように導電性シールド層１６を設けたことにより、ハンダ電極３または再配線１８と、シリコンチップ１０との間のノイズを遮断することができ、アナログ特性の変動を抑制することができる（ノイズの影響を受けにくくできる）。その結果、デジアナ混在ＩＣチップをアセンブリ化する際においてもアナログ特性を確保できる。
【００２２】
特に、デジタル部上にアナログ部用のハンダ電極または配線がある場合、あるいは、アナログ部上にデジタル部用のハンダ電極または配線がある場合には特に効果が大きい。つまり、デジタル部（ＣＰＵ）３２の上に、アナログ部（Ａ／Ｄ変換器）３０につながる配線またはハンダ電極が配置され、このデジタル部（ＣＰＵ）３２と、アナログ部（Ａ／Ｄ変換器）３０につながる配線またはハンダ電極との間に導電性シールド層１６を配置する。あるいは、アナログ部（Ａ／Ｄ変換器）３０の上に、デジタル部（ＣＰＵ）３２につながる配線またはハンダ電極が配置され、このアナログ部（Ａ／Ｄ変換器）３０と、デジタル部（ＣＰＵ）３２につながる配線またはハンダ電極との間に導電性シールド層１６を配置する。このようにすると、導電性シールド層１６によるノイズ遮断効果は特に大きい。
【００２３】
図５において、ＣＳＰ１における導電性シールド層１６は、グランドライン（又は５ボルト電源ライン）へ接続して電位を固定するが、ＩＣチップ内のグランドライン（または電源ライン）には接続せずに、プリント基板４０へ実装する際、プリント基板４０のグランド電位配線パターン４２（または５ボルト電源電位配線パターン４３）へ接続している。つまり、図５において、導電性シールド層１６につながるハンダ電極３ａをプリント基板４０上においてアナログ部やデジタル部のグランド電位配線パターン４２と接続する。その際、アナログ部（Ａ／Ｄ変換器）のグランド電位配線パターン４２と電源電位配線パターン４３との間にノイズ除去用コンデンサ４４を挿入するとともに、デジタル部（ＣＰＵ）のグランド電位配線パターン４２と電源電位配線パターン４３との間にノイズ除去用コンデンサ４５を挿入している。そして、グランド電位配線パターン４２（または電源電位配線パターン４３）におけるノイズ除去用コンデンサ４４，４５と電源ＩＣ４１との間において導電性シールド層１６を電気的に接続している。即ち、シリコンチップ１０のデジタル・アナログ部につながる配線パターン４２，４３においてノイズ除去用コンデンサ４４，４５を通した後に、導電性シールド層１６を接続している。
【００２４】
このようにして、導電性シールド層１６は、ＣＳＰ１内で、直接、シリコンチップ１０に接続せずに、複数のハンダ電極３のうちの少なくとも１つ以上に接続されている。そして、専用のハンダ電極３ａを持つことにより、ＣＳＰ１内でのノイズの伝搬を無くすことができる。詳しくは、図５のごとく導電性シールド層１６をプリント基板４０上でハンダ電極３ａを通してグランド電位配線パターン４２（または電源電位配線パターン４３）と接続することにより、ＣＳＰ１内でのノイズの伝搬を無くすことができる。
【００２５】
また、図３の再配線１８やハンダ電極２５などは、微小のインピーダンスを有する。デジタル部のグランドノイズは、電極を通じてプリント基板４０へ接続した場合、上記微小インピーダンスのあるアナログ部や導電性シールド層１６での配線やハンダ電極側へはいかず、インピーダンスの極めて低い電源ＩＣ４１やコンデンサなどへ抜ける。ここで、本参考例では、図５のプリント基板４０上において電源ＩＣ４１から延びるグランド電位配線パターン４２と電源電位配線パターン４３の間にノイズ除去用コンデンサ４４，４５を設け、このノイズ除去用コンデンサ４４，４５と電子部品４１との間の配線パターン４２（または４３）に導電性シールド層１６を電気的に接続した。よって、ノイズ除去用コンデンサ４４，４５によりノイズ自体を小さくすることができるため、更にノイズの伝搬を防ぐことができる。
【００２６】
図４に示す構成の変形例として、導電性シールド層１６は、図６に示すようにアナログ部とデジタル部を分離するようにしてもよい。つまり、導電性シールド層１６は、デジタル部（ＣＰＵ）３２と、ハンダ電極３または配線１８との間のデジタル部シールド層１６ａと、アナログ部（Ａ／Ｄ変換器およびゲインアンプ）３０，３１と、ハンダ電極３または配線１８との間のアナログ部シールド層１６ｂと、を含む２つ以上に分かれている。よって、導電性シールド層１６を、アナログ部用とデジタル部用とに分けることにより、デジタル部（ＣＰＵ）３２では大きなノイズが発生するがこのノイズが導電性シールド層１６を通じてアナログ部へ伝搬することを防ぐことができる。
（第１の実施の形態）
次に、本発明を具体化した第１の実施の形態を、参考例との相違点を中心に説明する。
【００２７】
参考例ではＣＳＰに適用したが、第１の実施の形態ではＢＧＡ（ボール・グリッド・アレイ）に適用している。
図７には、本実施形態における表面実装型電子部品（半導体チップアセンブリ）であるＢＧＡ５０を示す。
【００２８】
図７において、樹脂基板５１の上にはシリコンチップ５２が搭載され、シリコンチップ５２は樹脂基板５１の上面において樹脂５３にてモールドされている。シリコンチップ５２の上面における外周部にはアルミパッド５４が形成され、ボンディングワイヤ５５を介して樹脂基板５１上の再配線（導体パターン）５６と電気的に接続されている。再配線（導体パターン）５６は樹脂基板５１内の再配線（導体）５７と接続され、この再配線５７はハンダ電極（ハンダボール）５８と電気的に接続されている。つまり、シリコンチップ５２の表面５２ａから離間した位置において同一面に多数のハンダ電極（接続端子）５８が格子状に配置されるとともに、配線５７を用いてシリコンチップ５２とハンダ電極５８とが電気的に接続されている。
【００２９】
ここで、樹脂基板５１内には導電性シールド層（導体）５９が埋設され、この導体５９はハンダ電極６０と電気的に接続されている。つまり、シリコンチップ５２とハンダ電極５８との間、または、シリコンチップ５２と配線５７との間に、導電性シールド層５９が配置されている。参考例と同様、導電性シールド層５９はハンダ電極６０を介してプリント基板経由でＩＣチップのデジタル・アナログ部のグランド電位配線パターンまたは電源電位配線パターンに接続され、導電性シールド層５９の電位が固定されている。
【００３０】
図７の構成に対する変形例を図８に示す。
図８において、樹脂基板５１とシリコンチップ５２との間に導電性シールド層（導電性板材）７０を挟んでいる。樹脂基板５１の上面には配線パターン７１が形成され、導電性シールド層７０は配線パターン７１を介してハンダ電極７２と電気的に接続されている。また、導電性シールド層７０の中央部において導電性シールド層７０は配線パターン７１を介さずに直接、ハンダ電極７３と電気的に接続されている。
【００３１】
図８の構成に対する変形例を図９に示す。
図９において、シリコンチップ５２よりも大きな導電性シールド層（導電性板材）８０を用いており、導電性シールド層８０の外周部をシリコンチップ５２から露出させている。そして、この部分においてパッド８１が形成され、導電性シールド層８０はボンディングワイヤ８２を介して導体パターン８３と接続され、さらに、導体パターン８３はハンダ電極８４と電気的に接続されている。また、導電性シールド層８０の中央部において導電性シールド層８０はパッド８１やワイヤ８２等を介さずに直接、ハンダ電極８５と電気的に接続されている。このように、導電性シールド層８０のサイズをシリコンチップ５２のサイズより大きくすると、ノイズを遮断する効果が大きくなる。
【図面の簡単な説明】
【図１】参考例における表面実装型電子部品（ＣＳＰ）の斜視図。
【図２】図１でのＹ部における平面図。
【図３】図２におけるＡ１−Ａ２線での縦断面図。
【図４】図３における各層での分解斜視図。
【図５】表面実装型電子部品をプリント基板に実装した構造を示す斜視図。
【図６】別例の分解斜視図。
【図７】第１の実施の形態におけるＢＧＡの断面構造を説明するための斜視図。
【図８】別例のＢＧＡの断面構造を説明するための斜視図。
【図９】別例のＢＧＡの断面構造を説明するための斜視図。
【図１０】従来技術を説明するための表面実装型電子部品（ＣＳＰ）を示す図。
【図１１】図１０でのＷ部における断面構造を示す図。
【符号の説明】
１…ＣＳＰ、３…ハンダ電極、３ａ…ハンダ電極、１０…シリコンチップ、１６…導電性シールド層、１８…再配線、２５…ハンダ電極、４０…プリント基板、４１…電源ＩＣ、４２…グランド電位配線パターン、４３…電源電位配線パターン、４４…ノイズ除去用コンデンサ、４５…ノイズ除去用コンデンサ、５０…ＢＧＡ、５２…シリコンチップ、５７…配線、５８…ハンダ電極、５９…導電性シールド層、７０…導電性シールド層，８０…導電性シールド層。

Claims

デジタル部とアナログ部を有する半導体チップ（５２）と、
前記半導体チップ（５２）が搭載される樹脂基板（５１）における、前記半導体チップ（５２）の表面（５２ａ）から離間した位置において同一面に配置された多数の接続端子（５８）と、
前記半導体チップ（５２）と前記接続端子（５８）とを電気的に接続する配線（５７）とを具備した表面実装型電子部品であって、
前記半導体チップ（５２）と前記接続端子（５８）との間、または、前記半導体チップ（５２）と前記配線（５７）との間に、電位が固定される導電性シールド層（５９，７０，８０）を配置し、
前記導電性シールド層（５９，７０，８０）は、前記配線（５７）と電気的に接続されないシールド層用の接続端子（６０）を介して、当該表面実装型電子部品が搭載される配線基板（４０）上の前記デジタル部とアナログ部のグランド電位配線パターンまたは電源電位配線パターンに接続されることにより電位が固定されることを特徴とする表面実装型電子部品。
前記導電性シールド層（５９）は、前記樹脂基板（５１）内に埋設されていることを特徴とする請求項１に記載の表面実装型電子部品。
前記導電性シールド層（７０）は、前記樹脂基板（５１）と前記半導体チップ（５２）との間に挟まれていることを特徴とする請求項１に記載の表面実装型電子部品。
前記導電性シールド層（８０）は、前記樹脂基板（５１）と前記半導体チップ（５２）との間に挟まれており、且つ、そのサイズが前記半導体チップ（５２）のサイズより大きく形成されていることを特徴とする請求項１に記載の表面実装型電子部品。
前記配線基板（４０）上において前記半導体チップ（５２）へ電力を供給するための電子部品（４１）が実装されるとともにこの電子部品（４１）からグランド電位配線パターン（４２）と電源電位配線パターン（４３）が延設され、両配線パターン（４２，４３）の間にノイズ除去用コンデンサ（４４，４５）を設け、このグランド電位配線パターン（４２）と電源電位配線パターン（４３）におけるノイズ除去用コンデンサ（４４，４５）と前記電子部品（４１）との間において前記導電性シールド層（５９，７０，８０）を電気的に接続したことを特徴とする請求項１〜４のうちいずれか一項に記載の表面実装型電子部品。