JP2005228901A - 半導体装置 - Google Patents

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Abstract

【課題】 半導体装置の小型化を図る。
【解決手段】 パッケージ基板５と、パッケージ基板５のコア層５ｃに配置され、かつ演算処理機能を備えたマイコンチップ１と、それぞれメモリ回路を備えたフラッシュメモリ２およびＤＲＡＭ３と、フラッシュメモリ２およびＤＲＡＭ３をそれぞれパッケージ基板５と接続するワイヤ６と、パッケージ基板５上でフラッシュメモリ２およびＤＲＡＭ３を封止する封止体７と、パッケージ基板５の裏面５ｂ側でバンプランドに接続する複数の半田ボール８とからなり、パッケージ基板５が、コア層５ｃより主面５ａ側に配置された主面側配線層５ｄと、コア層５ｃより裏面５ｂ側に配置された裏面側配線層５ｅとを有しており、パッケージ基板５の配線５ｊ，５ｋをマイコンチップ１の上側と下側に分散させてパッケージ基板５の配線層の数を少なくしてＳＩＰ４（半導体装置）の小型化を図る。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、複数の半導体チップを有した半導体装置に適用して有効な技術に関する。
従来の複数の半導体チップを有した半導体装置（マルチチップモジュール）では、そのパッケージ基板の主面上に実装された３個のチップのうち、ＤＲＡＭ（Dynamic Random Access Memory) が形成されたチップおよびフラッシュメモリが形成されたチップは、それぞれＡｕバンプを介してパッケージ基板の配線と電気的に接続されており、さらに２個のチップの上には高速マイクロプロセッサが形成されたチップが実装され、このチップはＡｕワイヤを介してパッケージ基板のボンディングパッドと電気的に接続されている（例えば、特許文献１参照）。
さらに、複数個のテープキャリアが積層されたパッケージでは、前記テープキャリアの一面に形成されたリードの一端が半導体チップの接続端子と電気的に接続され、前記リードの他端が前記テープキャリアに形成されたスルーホールと電気的に接続されており、複数個の半導体チップに共通の接続端子は、前記複数個のテープキャリアの同一個所に形成され、互いに貫通し合う複数のスルーホールを通じて前記同一の外部接続端子に引き出されている（例えば、特許文献２参照）。
また、ＩＣ（Integrated Circuit）チップが内蔵された配線基板において、この基板の製造方法は、表面に粘着剤を有するシート材により、収容部の一方の開口部を粘着剤が収容部の内側に露出するように塞ぐ工程と、ＩＣチップをシート材に粘着した状態となるように収容部内に配置する工程と、収容部内に固定用樹脂を充填し硬化させてＩＣチップをコア基板内に固定する工程とを備える（例えば、特許文献３参照）。
国際公開番号ＷＯ ０２／１０３７９３ Ａ１号公報（図２） 国際公開番号ＷＯ ９８／２５３０４ Ａ１号公報（図３６） 特開２００３−３０９２４３号公報（図１）
複数の半導体チップを有する半導体装置の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップという）と、メモリ回路を有する半導体チップ（以降、メモリチップという）とが配線基板上に搭載されたＳＩＰ（System In Package)と呼ばれる半導体装置が知られている。ＳＩＰにおいては、メモリチップは、複数個搭載されている場合が多く、したがって、チップ積層型の構造を採用する場合が多い。しかしながら、ＳＩＰにおいてもその小型化が要求される。
本発明者は、ＳＩＰの小型化を図るに当たり、配線基板内に半導体チップを埋め込む構造を検討した結果、以下のような問題点を見い出した。
すなわち、マイコンチップとメモリチップと外部端子との接続においてその配線の引き回しを、埋め込まれる半導体チップの表裏両面側に分散させないと、配線基板における配線層の数が増えて半導体装置を小型化できないという問題が起こる。
なお、特許文献１（国際公開番号ＷＯ ０２／１０３７９３ Ａ１号公報）には、配線基板内に半導体チップを埋め込む構造は記載されておらず、したがって、マイコンチップの表裏両面側に配線層を形成するような構造は記載されていない。
また、特許文献２（国際公開番号ＷＯ ９８／２５３０４ Ａ１号公報）には、マイコンチップの表裏両面側に配線が配置された構造が記載されているが、全てのボール（外部端子）がマイコンチップの外側領域に配置され、かつ全てのボールがそれぞれ別々のスルーホールの配線と接続されるため、マイコンチップの外側周囲の領域に少なくとも全てのボールと同じ数のスルーホールの配線を配置しなければならず、半導体装置の小型化が図れない。
また、特許文献３（特開２００３−３０９２４３号公報）には、半導体チップが埋め込まれた配線基板の製造方法については記載されているが、外部装置と信号のやり取りを行う外部端子全てが配線基板（パッケージ基板）の片方の面に配置された半導体装置の構造については全く記載されていない。
本発明の目的は、配線基板の配線層の数を少なくして小型化を図ることができる半導体装置を提供することにある。
また、本発明の他の目的は、電気的特性の向上を図ることができる半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、その主面に半導体素子および複数の電極を有しており、演算処理機能を備えた第１の半導体チップと、その主面に半導体素子および複数の電極を有しており、メモリ回路を備えた第２の半導体チップと、主面と、その反対側の裏面と、前記主面と前記裏面の間に配置されたコア層と、前記コア層より主面側に配置された主面側配線層と、前記コア層より裏面側に配置された裏面側配線層と、前記コア層を貫通して形成された貫通孔内に配置された接続用導体部と、前記裏面のみに配置された複数の外部端子搭載電極とを有しており、前記主面側配線層の配線と前記裏面側配線層の配線とが前記接続用導体部によって電気的に接続された配線基板と、前記配線基板の裏面側において前記外部端子搭載電極に接続する複数の外部端子とを有し、前記第１の半導体チップは、その主面を前記配線基板の裏面側に向けて前記配線基板の前記コア層内に配置され、前記第１の半導体チップの電極と前記裏面側配線層の配線とが電気的に接続されており、前記第２の半導体チップは、前記配線基板の主面上に配置され、前記第２の半導体チップの電極と前記主面側配線層の配線とが電気的に接続されており、前記裏面側配線層は、前記第１の半導体チップの外部接続用入出力回路に接続する電極と前記外部端子搭載電極とを電気的に接続し前記接続用導体部および前記主面側配線層の配線とは接続しない第１の配線を有しているものである。
また、本発明は、その主面に半導体素子および複数の電極を有しており、演算処理機能とメモリ接続用入出力回路と外部接続用入出力回路とを有する第１の半導体チップと、主面と、その反対側の裏面と、前記主面と前記裏面の間に配置されたコア層と、前記コア層より主面側に配置された主面側配線層と、前記コア層より裏面側に配置された裏面側配線層と、前記コア層を貫通して形成された貫通孔内に配置された接続用導体部と、前記裏面のみに配置された複数の外部端子搭載電極とを有しており、前記主面側配線層の配線と前記裏面側配線層の配線とが前記接続用導体部によって電気的に接続された配線基板と、前記配線基板の裏面側において前記外部端子搭載電極に接続する複数の外部端子とを有し、前記第１の半導体チップは、その主面を前記配線基板の裏面側に向けて前記配線基板の前記コア層内に配置され、前記第１の半導体チップの電極と前記裏面側配線層の配線とが電気的に接続されており、前記裏面側配線層は、前記第１の半導体チップの前記外部接続用入出力回路に接続する電極と前記外部端子とを電気的に接続し前記接続用導体部および前記主面側配線層の配線とは接続しない第１の配線を有しており、前記配線基板の主面に、メモリ回路を備えた半導体チップを有する他の半導体装置と電気的に接続可能な複数の接続用電極が設けられているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
マイコンチップとメモリチップを有した半導体装置において、マイコンチップを配線基板内に埋め込むとともに、マイコンチップの上側の主面側配線層の配線と下側の裏面側配線層の配線とがコア層の接続用導体部を介して接続され、前記裏面側配線層は、マイコンチップの外部接続用入出力回路に接続する電極と裏面側の外部端子搭載電極とを接続しかつ接続用導体部および主面側配線層の配線とは接続しない第１の配線を有していることにより、マイコンチップに接続する配線を裏面側配線層のみに配置することができる。その結果、配線基板における全ての配線を主面側配線層と裏面側配線層とに分散させて配置することができ、配線基板における配線層の数を少なくすることができる。これにより、配線基板の薄型化を図って半導体装置の小型化を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置のシステムの一例を示すブロック構成図、図３は図１に示す半導体装置に組み込まれる配線基板の最上配線層の配線パターンの一例を示す平面図、図４は図３に示すＡ部を拡大して示す拡大部分平面図、図５は図１に示す半導体装置に組み込まれる配線基板の上から２層めの配線層の配線パターンの一例を示す平面図、図６は図１に示す半導体装置に組み込まれる配線基板の上から３層めの配線層の配線パターンの一例を示す平面図、図７は図１に示す半導体装置に組み込まれる配線基板の上から４層めの配線層の配線パターンの一例を示す平面図、図８は図１に示す半導体装置に組み込まれる配線基板の上から５層めの配線層の配線パターンの一例を示す平面図、図９は図１に示す半導体装置に組み込まれる配線基板の上から６層めの配線層の配線パターンの一例を示す平面図、図１０は図８に示す配線パターンにおけるグランド電位（基準電位）のプレーン配線とその周囲の配線パターンを示す拡大部分平面図、図１１は図３に示す最上配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線の一例を示す拡大部分平面図、図１２は図５に示す２層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線の一例を示す拡大部分平面図、図１３は図６に示す３層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線の一例を示す拡大部分平面図、図１４は図７に示す４層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線の一例を示す拡大部分平面図、図１５は図８に示す５層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線とマイコンチップ−半田ボール間の配線の一例を示す拡大部分平面図、図１６は図９に示す６層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線とマイコンチップ−半田ボール間の配線の一例を示す拡大部分平面図、図１７は図１に示す半導体装置をグランド電位のプレーン配線上で切断した構造の一例を示す断面図、図１８は図１に示す半導体装置をグランド電位のスルーホール配線上で切断した構造の一例を示す断面図である。
図１に示す本実施の形態１の半導体装置は、演算処理機能を備えた半導体チップ（ＣＰＵ（Central Processing Unit)）であるマイコンチップ１と、メモリ回路を備えた半導体チップであるメモリチップとを有するものであり、本実施の形態１では、前記半導体装置の一例として、１つのマイコンチップ１と、３つのメモリチップが組み込まれたＳＩＰ（System In Package)４を取り上げて説明する。
本実施の形態１のＳＩＰ４では、マイコンチップ１がフェイスダウン実装で配線基板内に配置されており、さらに、３つのメモリチップが配線基板の主面５ａ上に配置され、これら３つのメモリチップは、フェイスアップ実装でそれぞれ配線基板上に配置されるとともに、ワイヤ接続によって配線基板に電気的に接続されている。
また、配線基板の主面５ａに対するその反対側の裏面５ｂには、外部端子である複数の半田ボール８がマトリクス配置で設けられているとともに、主面５ａ側にはメモリチップや金属細線を樹脂封止する封止体７が形成されている。
すなわち、ＳＩＰ４は、ＢＧＡ（Ball Grid Array)型の半導体装置である。
図１に示すＳＩＰ４の詳細構造について説明すると、その主面１ａに半導体素子および複数の電極であるパッド１ｃを有しており、かつ演算処理機能を備えた第１の半導体チップであるマイコンチップ１と、それぞれ主面２ａ，３ａに半導体素子および複数の電極であるパッド２ｃ，３ｃを有しており、かつそれぞれメモリ回路を備えた第２の半導体チップであるフラッシュメモリ２およびＤＲＡＭ（Dynamic Random Access Memory) ３と、配線基板であるパッケージ基板５と、パッケージ基板５の主面５ａ上でフラッシュメモリ２およびＤＲＡＭ３を樹脂封止する封止体７と、パッケージ基板５の裏面５ｂ側において外部端子搭載電極である図９に示すバンプランド５ｈに接続する複数の半田ボール８とから成る。
なお、パッケージ基板５は、主面５ａと、裏面５ｂと、主面５ａと裏面５ｂの間に配置された絶縁性のコア層５ｃと、コア層５ｃより主面５ａ側に配置された主面側配線層５ｄと、コア層５ｃより裏面５ｂ側に配置された裏面側配線層５ｅと、コア層５ｃを貫通して形成された貫通孔５ｆ内に配置されたスルーホール配線（接続用導体部）５ｇと、裏面５ｂのみに配置された複数のバンプランド５ｈとを有しており、主面側配線層５ｄの配線５ｊと裏面側配線層５ｅの配線５ｋとがスルーホール配線５ｇによって電気的に接続されている。
さらに、主面側配線層５ｄおよび裏面側配線層５ｅそれぞれにおいて、各配線５ｊや各配線５ｋはそれぞれ絶縁層５ｉを介して配置され、隣接する層の配線５ｊ同士や配線５ｋ同士がビア配線５ｔを介して電気的に接続されている。
また、第１の半導体チップであるマイコンチップ１は、その主面１ａをパッケージ基板５の裏面５ｂ側に向けてパッケージ基板５のコア層５ｃに配置されており、マイコンチップ１のパッド１ｃと裏面側配線層５ｅの配線５ｋとが金バンプ１ｄを介して電気的に接続されている。すなわち、マイコンチップ１は、その主面１ａを下方側に向け、かつ裏面１ｂを上方に向けてコア層５ｃに配置されている。したがって、主面１ａと裏面側配線層５ｅとが対向している。
なお、コア層５ｃにおいては、マイコンチップ１の周囲に複数のスルーホール配線５ｇが形成されている。
また、第２の半導体チップであり、かつメモリチップであるフラッシュメモリ２およびＤＲＡＭ３は、パッケージ基板５の主面５ａ上に配置されており、さらにフラッシュメモリ２のパッド２ｃと主面側配線層５ｄの配線５ｊとが、またＤＲＡＭ３のパッド３ｃと主面側配線層５ｄの配線５ｊとが金線などのワイヤ（金属細線）６によって電気的に接続されている。
さらに、ＳＩＰ４には、１つのフラッシュメモリ２と２つのＤＲＡＭ３が搭載されており、それぞれのメモリチップは、その裏面２ｂ，３ｂがパッケージ基板５の主面５ａに接合材によって接合されているとともに、複数のワイヤ６といっしょに封止体７によって樹脂封止されている。
なお、パッケージ基板５の裏面側配線層５ｅには、マイコンチップ１内の図２に示す外部接続用入出力回路１ｅに接続するパッド１ｃと、これに対応するバンプランド５ｈとを電気的に接続するとともにスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊとは接続しない複数の第１の配線５ｍが設けられている。
すなわち、第１の配線５ｍは、主面側配線層５ｄには配置されず、裏面側配線層５ｅのみに配置されるものであり、コア層５ｃに設けられた何れのスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊとも接続されず、マイコンチップ１の外部接続用入出力回路１ｅに接続するパッド１ｃからこれに対応するバンプランド５ｈまでを裏面側配線層５ｅのみで引き回しており、ＳＩＰ４では、このような第１の配線５ｍがパッケージ基板５において裏面側配線層５ｅのみに多数設けられている。
また、裏面側配線層５ｅには、マイコンチップ１のメモリ接続用入出力回路１ｆに接続するパッド１ｃと、フラッシュメモリ２のパッド２ｃとをスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊを介して電気的に接続する第２の配線５ｎが配置されている。さらに、この第２の配線５ｎは、裏面側配線層５ｅにおいてバンプランド５ｈに接続する第３の配線５ｐと接続している。
次に、図２を用いてＳＩＰ４のシステムの構成について説明する。
マイコンチップ１は、システムの外部とシステムの内部に設けられたフラッシュメモリ２およびＤＲＡＭ３との間を仲介してデータの入出力を制御している。そのため外部接続用入出力回路１ｅとメモリ接続用入出力回路１ｆを有しており、外部接続用入出力回路１ｅ用の論理アドレスをフラッシュメモリ２またはＤＲＡＭ３用のアドレスに変換する。
すなわち、アドレス、コマンド、クロックなどの情報をフラッシュメモリ２やＤＲＡＭ３との間でやり取りしている。
本実施の形態１のＳＩＰ４では、マイコンチップ１の外部接続用入出力回路１ｅに接続するパッド１ｃと、これに対応するバンプランド５ｈ（半田ボール８）とが裏面側配線層５ｅのみに配置された第１の配線５ｍによって接続されている。さらに、マイコンチップ１のメモリ接続用入出力回路１ｆに接続するパッド１ｃと、フラッシュメモリ２のパッド２ｃとが、裏面側配線層５ｅの第２の配線５ｎ、スルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊを介して接続されている。さらに、第２の配線５ｎとバンプランド５ｈ（半田ボール８）とを接続する第３の配線５ｐが裏面側配線層５ｅに形成されている。
このように本実施の形態１のＳＩＰ４は、マイコンチップ１をパッケージ基板５のコア層５ｃ内に配置するとともにマイコンチップ１の主面１ａを外部端子側に向けて配置し、さらにマイコンチップ１の上側の主面側配線層５ｄに３つのメモリチップ関係の配線５ｊを配置し、かつマイコンチップ１の下側の裏面側配線層５ｅに、マイコンチップ１から直接バンプランド５ｈに繋がる複数の第１の配線５ｍ、マイコンチップ１のメモリ接続用入出力回路１ｆに接続するパッド１ｃとフラッシュメモリ２のパッド２ｃとをスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊを介して接続する第２の配線５ｎ、および第２の配線５ｎと接続し、かつバンプランド５ｈに接続する第３の配線５ｐを配置することにより、マイコンチップ１の上側と下側に全配線を分散させて配置することができ、したがって、従来の配線基板上に全ての半導体チップを搭載した構造の半導体装置に比較して、パッケージ基板５の配線層数を少なくすることができる。
なお、ＳＩＰ４には、外部接続用入出力回路１ｅに接続する外部端子（半田ボール８）が、例えば、１１６個設けられており、また、メモリ接続用入出力回路１ｆに接続する外部端子（半田ボール８）が、例えば、６７個設けられている。すなわち、外部接続用入出力回路１ｅに接続する外部端子の数（１１６個）＞メモリ接続用入出力回路１ｆに接続する外部端子の数（６７個）となっている。
次に、ＳＩＰ４に組み込まれるパッケージ基板５の各配線層の配線パターンの詳細について説明する。
図３はパッケージ基板５の最上配線層、図５は上（主面５ａ側）から２層めの配線層、図６は上から３層めの配線層、図７は上から４層めの配線層、図８は上から５層めの配線層、図９は上から６層めの配線層を示しており、それぞれ各層における配線パターンを示すものである。
なお、最上配線層、上から２層めの配線層および上から３層めの配線層が主面側配線層５ｄであり、また、上から４，５および６層めの配線層が裏面側配線層５ｅである。最上配線層には、図３および図４の拡大図に示すように、フラッシュメモリ２やＤＲＡＭ３のそれぞれのパッド２ｃ，３ｃにワイヤ６を介して接続する複数の端子５ｕと、これらの端子５ｕに接続する配線５ｊとが設けられている。
また、２層めの配線層には、図５に示すように、最上配線層および３層めの配線層への中継配線となる複数の配線５ｊが設けられており、さらに、３層めの配線層には、図６に示すように、略全面に亘ってグランド（ＧＮＤ）電位のプレーン配線であるＧＮＤプレーン５ｑが設けられている。すなわち、３層めの配線層は、ほぼ全面に広がったＧＮＤ層である。ただし、３層めの配線層には、このＧＮＤプレーン５ｑと絶縁された状態で信号用などのスルーホール配線５ｇも複数個設けられている。なお、ＧＮＤプレーン５ｑには、その外周部に沿ってグランド電位の第１接続用導体部であるＧＮＤスルーホール５ｓが複数個設けられている。
また、４層めの配線層には、図７に示すように、電源電位のプレーン配線である電源プレーン５ｒや電源用配線５ｖが設けられている。すなわち、４層めの配線層は、電源層になっている。ただし、４層めの配線層には、この電源プレーン５ｒと絶縁された状態で信号用などのスルーホール配線５ｇが複数個設けられている。なお、４層めの配線層には、その外周部に沿って、かつ電源プレーン５ｒとは絶縁された状態でＧＮＤスルーホール５ｓが複数個設けられている。さらに、４層めの配線層の中央付近には、マイコンチップ１の主面１ａが配置されるため、配線禁止領域５ｗが形成されている。
また、５層めの配線層には、図８に示すように、マイコンチップ１のパッド１ｃと金バンプ１ｄを介して接続する複数の端子５ｘと、端子５ｘに接続する配線５ｋと、四角形に配列された複数の端子５ｘ群の内側領域に形成されたＧＮＤ電位のプレーン配線であるＧＮＤプレーン５ｑとが設けられている。すなわち、裏面側配線層５ｅにおける５層めの配線層のマイコンチップ１の主面１ａに対向する箇所に、ＧＮＤ電位のＧＮＤプレーン５ｑが設けられている。これにより、ＳＩＰ４の、特にマイコンチップ１から放射されるＥＭＩノイズをシールドすることが可能となり、ＳＩＰ４のＥＭＩ特性を改善できる。なお、図１０に示すように、ＧＮＤプレーン５ｑは、マイコンチップ１のＧＮＤ用のパッド１ｃに接続するＧＮＤ用端子５ｙと配線５ｋによって接続されており、Ｂ部に示すように、各端子５ｘとＧＮＤプレーン５ｑとの間に配線５ｋが１本通る程度の隙間を空けておくことにより、ＥＭＩに対するシールド性を損なわずに配線５ｋの引き回し性を向上させることが可能になる。
また、６層めの配線層には、図９に示すように、外部端子である半田ボール８と接続する複数のバンプランド５ｈと、各バンプランド５ｈに接続する配線５ｋとが設けられている。複数のバンプランド５ｈは、中央部を除いてマトリクス配置で設けられており、バンプランド５ｈの配列が外部端子である半田ボール８の配列となる。
本実施の形態１のＳＩＰ４では、パッケージ基板５において、マイコンチップ１の下側の裏面側配線層５ｅに、マイコンチップ１から直接バンプランド５ｈに繋がる複数の第１の配線５ｍと、マイコンチップ１のメモリ接続用入出力回路１ｆに接続するパッド１ｃとフラッシュメモリ２のパッド２ｃとをスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊを介して接続する第２の配線５ｎと、第２の配線５ｎと接続し、かつバンプランド５ｈに接続する第３の配線５ｐとを有している。
この第１〜３の配線５ｍ，５ｎ，５ｐを一例を挙げて具体的に説明すると、図１１に示す最上配線層のＣ部のフラッシュメモリ用の端子５ｕに接続する配線５ｊと、Ｄ部のＤＲＡＭ用の端子５ｕに接続する配線５ｊとが、図１２に示す２層めの配線層のＥ部の配線５ｊおよびビア配線５ｔを介して接続され、さらに、図１１のＤ部の配線５ｊがその端部のビア配線５ｔを介して図１２に示すＦ部の配線５ｊと接続されている。
図１２に示すＦ部の配線５ｊは、ビア配線５ｔを介して図１３に示す３層めの配線層のＧ部の配線５ｊに接続し、さらにスルーホール配線５ｇを介してコア層５ｃを通過して図１４に示す４層めの配線層のＨ部のスルーホール配線５ｇに接続し、さらにスルーホール配線５ｇと接続するＨ部の第２の配線５ｎがビア配線５ｔを介して図１５に示す５層めの配線層のＩ部の第２の配線５ｎに接続し、このＩ部の第２の配線５ｎがマイコンチップ用の端子５ｘに接続している。
なお、コア層５ｃの絶縁層は、ビルドアップ層の絶縁層５ｉより大きいため、コア層５ｃに形成されるスルーホール（貫通孔５ｆ）は、ビルドアップ層に形成されるビアホールに比較して大きくなる。したがって、半導体装置（ＳＩＰ４）の小型化のためには、スルーホール配線５ｇの数を少なくするのが有効である。
さらに、Ｉ部において第２の配線５ｎは、第３の配線５ｐに接続し、この第３の配線５ｐの端部でビア配線５ｔを介して図１６に示す６層めの配線層のＪ部の第３の配線５ｐに接続し、この第３の配線５ｐがバンプランド５ｈに接続している。このようにしてマイコンチップ−メモリチップ−バンプランド間配線が形成されている。
また、図１５に示す５層めの配線層のＫ部において、マイコンチップ用の端子５ｘと第１の配線５ｍとが接続し、この第１の配線５ｍがビア配線５ｔを介して図１６に示す６層めの配線層のＬ部の第１の配線５ｍに接続し、この第１の配線５ｍがバンプランド５ｈに接続している。このようにしてマイコンチップ−バンプランド間配線が形成されており、このマイコンチップ−バンプランド間配線の第１の配線５ｍは、裏面側配線層５ｅのみに複数形成されているとともに、スルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊとは接続していない。
以上のように本実施の形態１のＳＩＰ４では、マイコンチップ１がパッケージ基板５のコア層５ｃ内に埋め込まれるとともに、マイコンチップ１の上側に配置された主面側配線層５ｄの配線５ｊと、下側に配置された裏面側配線層５ｅの配線５ｋとがコア層５ｃのスルーホール配線５ｇを介して接続され、さらに裏面側配線層５ｅは、マイコンチップ１の外部接続用入出力回路１ｅに接続するパッド１ｃと裏面５ｂ側のバンプランド５ｈとを接続し、かつスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊとは接続しない第１の配線５ｍを有していることにより、マイコンチップ１に接続する配線５ｋを裏面側配線層５ｅのみに配置することができる。
このような構成にすることにより、パッケージ基板５に形成される配線５ｊ，５ｋのうち、マイコンチップ１の外部接続用入出力回路１ｅと、外部端子を構成するバンプランド５ｈとを接続する配線（第１の配線５ｍ）を、直径の大きなスルーホール配線５ｇと接続させずに構成することができ、パッケージ基板５に形成するスルーホール配線５ｇの数を減らすことができる。したがって、パッケージ基板５の小型化を図ることができる。
また、パッケージ基板５における配線５ｊ，５ｋを主面側配線層５ｄと裏面側配線層５ｅとに分散させて配置することができ、これにより、パッケージ基板５における配線層の数を少なくすることができる。
したがって、パッケージ基板５の薄型化を図ることができ、これにより、ＳＩＰ４などの半導体装置の小型化を図ることができる。
さらに、パッケージ基板５における配線層の数を少なくすることができるため、パッケージ基板５の低コスト化を図ることができる。その結果、ＳＩＰ４などの半導体装置の低コスト化を図ることができる。
また、図１０、図１５および図１７に示すように、パッケージ基板５の裏面側配線層５ｅにおけるマイコンチップ１の主面１ａに対向する箇所に、グランド電位のプレーン配線であるＧＮＤプレーン５ｑが形成されていることにより、シールド効果を向上させることができ、ＥＭＩの低減化を図ることができる。その結果、ＳＩＰ４の電気的特性を向上させることができる。
なお、本実施の形態１のＳＩＰ４では、パッケージ基板５においてマイコンチップ１の裏面１ｂ側（上側）の３層めの配線層に図６に示すように全面に亘るＧＮＤプレーン５ｑが形成されており、かつ４層めの配線層に電源プレーン５ｒが形成されていることにより、マイコンチップ１をＧＮＤプレーン５ｑと電源プレーン５ｒとで取り囲むことができる。これにより、シールド効果をさらに向上させることができる。その結果、ＥＭＩの低減化をさらに図ることができる。
また、ＳＩＰ４においては、マイコンチップ１の外部接続用入出力回路１ｅと、外部端子を構成するバンプランド５ｈとを接続する配線（第１の配線５ｍ）を、スルーホール配線５ｇと接続させずに構成することにより、パッケージ基板５におけるＧＮＤ以外の接続配線を構成するためのスルーホール配線５ｇの数を少なくすることができるため、パッケージ基板５のコア層５ｃにおいてＧＮＤ電位の複数のＧＮＤスルーホール（第１接続用導体部）５ｓを形成することが可能になる。その際、ＧＮＤスルーホール５ｓをマイコンチップ１の周囲、好ましくは図６および図１８に示すようにＧＮＤプレーン５ｑの外周部に沿って複数形成することにより、ＥＭＩの低減化を図ることができる。その結果、ＳＩＰ４の電気的特性を向上させることができる。
ここで、コア層５ｃに形成するＧＮＤスルーホール５ｓの配置ピッチの一例について説明すると、例えば、ＳＩＰ４を携帯用電話機などに搭載する場合、ノイズの波長（Ｌ）は、Ｌ＝Ｃ／（εｒ 1/2 ×ｆ）で表され、Ｃは光速でありＣ＝３×１０11ｍｍ／ｓ、εｒは樹脂の誘電率でありεｒ ≒４、ｆは切りたいノイズの周波数でありｆ＝2.５×１０9Ｈｚとして計算すると、Ｌ≒５０ｍｍとなる。さらに、ノイズを通さないための十分なマージンを含めてＬを計算値の１０分の１の値とする。すなわち、コア層５ｃにおける隣接するＧＮＤスルーホール５ｓ同士の間隔（配置ピッチ）を５ｍｍ以下とすることにより、携帯用電話機においては、確実にノイズを切ることができ、ＳＩＰ４の電気的特性を向上させて携帯用電話機の信頼性の向上を図ることができる。
なお、マイコンチップ１などの半導体チップを埋め込んだ配線基板の製造方法の一例については、特許文献３（特開２００３−３０９２４３号公報）に記載されている。
（実施の形態２）
図１９は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図２０は図１
９に示す半導体装置のシステムの一例を示すブロック構成図である。
図１９に示す本実施の形態２の半導体装置は、半導体チップが配線基板であるパッケージ基板５に埋め込まれたものであり、パッケージ基板５内にマイコンチップ１を埋め込むとともに、パッケージ基板５の主面５ａ側にメモリチップなどの半導体チップを有した他の半導体装置を接続可能な構造となっており、出荷後にユーザ側においてメモリチップを有した他の半導体装置を接続して実施の形態１で説明したＳＩＰ４と同様の半導体装置（System In Package)を製造可能にするものである。
図１９および図２０に示す半導体装置の詳細な構造について説明すると、その主面１ａに半導体素子および複数のパッド１ｃを有しており、かつ演算処理機能とメモリ接続用入出力回路１ｆと外部接続用入出力回路１ｅとを有するＣＰＵ（Central Processing Unit)であるマイコンチップ（第１の半導体チップ）１と、配線基板であるパッケージ基板５と、パッケージ基板５の裏面５ｂ側において外部端子搭載電極であるバンプランド５ｈ（図９参照）に接続する複数の半田ボール８とから成るＢＧＡ（Ball Grid Array)型半導体装置９である。
なお、パッケージ基板５は、主面５ａと、その反対側の裏面５ｂと、主面５ａと裏面５ｂの間に配置された絶縁性のコア層５ｃと、コア層５ｃより主面５ａ側に配置された主面側配線層５ｄと、コア層５ｃより裏面５ｂ側に配置された裏面側配線層５ｅと、コア層５ｃを貫通して形成された貫通孔５ｆ内に配置されたスルーホール配線（接続用導体部）５ｇと、裏面５ｂのみに配置された複数のバンプランド５ｈ（図９参照）とを有しており、主面側配線層５ｄの配線５ｊと裏面側配線層５ｅの配線５ｋとがスルーホール配線５ｇによって電気的に接続されている。
さらに、主面側配線層５ｄおよび裏面側配線層５ｅそれぞれにおいて、各配線５ｊや各配線５ｋはそれぞれ絶縁層５ｉを介して配置され、隣接する層の配線５ｊ同士や配線５ｋ同士がビア配線５ｔを介して電気的に接続されている。
また、第１の半導体チップであるマイコンチップ１は、その主面１ａをパッケージ基板５の裏面５ｂ側に向けてパッケージ基板５のコア層５ｃに配置されており、マイコンチップ１のパッド１ｃと裏面側配線層５ｅの配線５ｋとが金バンプ１ｄを介して電気的に接続されている。すなわち、マイコンチップ１は、その主面１ａを下方側に向け、かつ裏面１ｂを上方に向けてコア層５ｃに配置されている。したがって、主面１ａと裏面側配線層５ｅとが対向している。
なお、コア層５ｃにおいては、マイコンチップ１の周囲に複数のスルーホール配線５ｇが形成されている。
また、パッケージ基板５の裏面側配線層５ｅには、マイコンチップ１内の図２０に示す外部接続用入出力回路１ｅに接続するパッド１ｃと、これに対応するバンプランド５ｈとを電気的に接続するとともに、スルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊとは接続しない複数の第１の配線５ｍが設けられている。
すなわち、第１の配線５ｍは、実施の形態１のＳＩＰ４と同様に、主面側配線層５ｄには配置されず、裏面側配線層５ｅのみに配置されるものであり、コア層５ｃに設けられた何れのスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊとも接続されず、マイコンチップ１の外部接続用入出力回路１ｅに接続するパッド１ｃからこれに対応するバンプランド５ｈまでの間を裏面側配線層５ｅのみにおいて接続しており、ＢＧＡ型半導体装置９においても、このような第１の配線５ｍがパッケージ基板５の裏面側配線層５ｅのみに多数設けられている。
さらに、本実施の形態２のＢＧＡ型半導体装置９のパッケージ基板５の主面５ａには、メモリ回路を備えた半導体チップを有するＣＳＰ（Chip Size Package)１０などの他の半導体装置と電気的に接続可能な複数の接続用電極５ｚが設けられている。
また、裏面側配線層５ｅには、マイコンチップ１のメモリ接続用入出力回路１ｆに接続するパッド１ｃと、主面側配線層５ｄの接続用電極５ｚとをスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊを介して電気的に接続する第２の配線５ｎが配置されている。さらに、この第２の配線５ｎは、裏面側配線層５ｅにおいてバンプランド５ｈに接続する第３の配線５ｐと接続している。
なお、ＢＧＡ型半導体装置９の外部と信号のやり取りを行う外部端子である複数の半田ボール８は、パッケージ基板５の裏面５ｂ側のみに全て配置されている。
また、パッケージ基板５上にユーザ側で接続する他の半導体装置は、半導体チップなどの封止が行われているパッケージ製品であってもよいし、あるいは半導体チップが露出したベアチップ製品であってもよい。さらに、他の半導体装置のパッケージ基板５との接続用電極５ｚを介しての電気的な接続は、フリップチップ接続であってもよいし、あるいはワイヤ接続であってもよい。
したがって、パッケージ基板５の接続用電極５ｚは、その表面に金めっき層または半田めっき層が形成されている。
ただし、図１９に示すＢＧＡ型半導体装置９のようにパッケージ基板５の裏面５ｂ側に半田ボール８が設けられていると、主面５ａ側でワイヤボンディングを行うのは困難であり、したがって、主面５ａ側での他の半導体装置の接続は、バンプ電極１１を介したフリップチップ接続が好ましく、その結果、接続用電極５ｚはフリップチップ接続用の電極であることが好ましい。
次に、図２０に示すＢＧＡ型半導体装置９のシステムの構成について説明すると、マイコンチップ１は、システムの外部と、システムに後付けで接続されたメモリチップとの間を仲介してデータの入出力を制御している。そのため外部接続用入出力回路１ｅとメモリ接続用入出力回路１ｆを有しており、外部接続用入出力回路１ｅ用の論理アドレスをメモリチップ用のアドレスに変換する。
すなわち、アドレス、コマンド、クロックなどの情報をメモリチップとの間でやり取りしている。
本実施の形態２のＢＧＡ型半導体装置９においても、実施の形態１のＳＩＰ４と同様に、マイコンチップ１の外部接続用入出力回路１ｅに接続するパッド１ｃと、これに対応するバンプランド５ｈ（半田ボール８）とが裏面側配線層５ｅのみに配置された第１の配線５ｍによって接続されている。さらに、マイコンチップ１のメモリ接続用入出力回路１ｆに接続するパッド１ｃと、主面側配線層５ｄの接続用電極５ｚとが、裏面側配線層５ｅの第２の配線５ｎ、スルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊを介して接続されている。さらに、第２の配線５ｎとバンプランド５ｈ（半田ボール８）とを接続する第３の配線５ｐが裏面側配線層５ｅに形成されている。
なお、ＢＧＡ型半導体装置９のパッケージ基板５の各配線層の配線パターンについては、図３に示す最上配線層の配線パターンのうち、端子５ｕを接続用電極５ｚに置き換えるだけであり、２層めから６層めまでの各配線層の配線パターンは、実施の形態１のＳＩＰ４のパッケージ基板５のものと同様である。
このように本実施の形態２のＢＧＡ型半導体装置９では、ユーザ側でパッケージ基板５の主面５ａにＣＳＰ１０などの他の半導体装置を接続することにより、実施の形態１のＳＩＰ４と同様に、マイコンチップ１がパッケージ基板５のコア層５ｃ内に配置されるとともにマイコンチップ１の主面１ａが外部端子側に向けて配置され、さらにマイコンチップ１の上側の主面側配線層５ｄにメモリチップ関係の配線５ｊを配置し、かつマイコンチップ１の下側の裏面側配線層５ｅに、マイコンチップ１から直接バンプランド５ｈに繋がる複数の第１の配線５ｍ、マイコンチップ１のメモリ接続用入出力回路１ｆに接続するパッド１ｃと主面側配線層５ｄの接続用電極５ｚとをスルーホール配線５ｇおよび主面側配線層５ｄの配線５ｊを介して接続する第２の配線５ｎ、および第２の配線５ｎと接続し、かつバンプランド５ｈに接続する第３の配線５ｐを配置することができ、したがって、マイコンチップ１の上側と下側に全配線を分散させて配置することができる。
その結果、従来の配線基板上に全ての半導体チップを搭載した構造の半導体装置に比較して、パッケージ基板５の配線層数を少なくすることができ、これにより、ＢＧＡ型半導体装置９の小型化を図ることができる。
本実施の形態２のＢＧＡ型半導体装置９のその他の構造と、これによって得られるその他の効果については、実施の形態１のＳＩＰ４と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２では、パッケージ基板５が６層の配線層を有している場合を例に取り上げて説明したが、配線層の数は、パッケージ基板５に埋め込まれる第１の半導体チップの上側と下側とに分かれて配置される主面側配線層５ｄと裏面側配線層５ｅを有していれば、何層であってもよい。
また、前記実施の形態１，２では、半導体装置が、外部端子として半田ボール８を有している場合を例に取り上げて説明したが、前記外部端子は、パッケージ基板５の片方の面（例えば、裏面５ｂ）側に全て設けられていれば、半田ボール８以外のものであってもよく、半導体装置は、例えば、ＬＧＡ（Land Grid Array)型のものであってもよい。
本発明は、電子装置および半導体装置に好適である。
本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置のシステムの一例を示すブロック構成図である。 図１に示す半導体装置に組み込まれる配線基板の最上配線層の配線パターンの一例を示す平面図である。 図３に示すＡ部を拡大して示す拡大部分平面図である。 図１に示す半導体装置に組み込まれる配線基板の上から２層めの配線層の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の上から３層めの配線層の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の上から４層めの配線層の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の上から５層めの配線層の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の上から６層めの配線層の配線パターンの一例を示す平面図である。 図８に示す配線パターンにおけるグランド電位のプレーン配線とその周囲の配線パターンを示す拡大部分平面図である。 図３に示す最上配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線の一例を示す拡大部分平面図である。 図５に示す２層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線の一例を示す拡大部分平面図である。 図６に示す３層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線の一例を示す拡大部分平面図である。 図７に示す４層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線の一例を示す拡大部分平面図である。 図８に示す５層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線とマイコンチップ−半田ボール間の配線の一例を示す拡大部分平面図である。 図９に示す６層めの配線層の配線パターンにおけるマイコンチップ−メモリチップ間の配線とマイコンチップ−半田ボール間の配線の一例を示す拡大部分平面図である。 図１に示す半導体装置をグランド電位のプレーン配線上で切断した構造の一例を示す断面図である。 図１に示す半導体装置をグランド電位のスルーホール配線上で切断した構造の一例を示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。 図１９に示す半導体装置のシステムの一例を示すブロック構成図である。
符号の説明
１ マイコンチップ（第１の半導体チップ）
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極）
１ｄ 金バンプ
１ｅ 外部接続用入出力回路
１ｆ メモリ接続用入出力回路
２ フラッシュメモリ（第２の半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ パッド（電極）
３ ＤＲＡＭ（第２の半導体チップ）
３ａ 主面
３ｂ 裏面
３ｃ パッド（電極）
４ ＳＩＰ（半導体装置）
５ パッケージ基板（配線基板）
５ａ 主面
５ｂ 裏面
５ｃ コア層
５ｄ 主面側配線層
５ｅ 裏面側配線層
５ｆ 貫通孔
５ｇ スルーホール配線（接続用導体部）
５ｈ バンプランド（外部端子搭載電極）
５ｉ 絶縁層
５ｊ，５ｋ 配線
５ｍ 第１の配線
５ｎ 第２の配線
５ｐ 第３の配線
５ｑ ＧＮＤプレーン（プレーン配線）
５ｒ 電源プレーン（プレーン配線）
５ｓ ＧＮＤスルーホール（第１接続用導体部）
５ｔ ビア配線
５ｕ 端子
５ｖ 電源用配線
５ｗ 配線禁止領域
５ｘ 端子
５ｙ ＧＮＤ用端子
５ｚ 接続用電極
６ ワイヤ（金属細線）
７ 封止体
８ 半田ボール（外部端子）
９ ＢＧＡ型半導体装置
１０ ＣＳＰ（他の半導体装置）
１１ バンプ電極

Claims (16)

  1. 複数の半導体チップを有する半導体装置であって、
    その主面に半導体素子および複数の電極を有しており、演算処理機能を備えた第１の半導体チップと、
    その主面に半導体素子および複数の電極を有しており、メモリ回路を備えた第２の半導体チップと、
    主面と、その反対側の裏面と、前記主面と前記裏面の間に配置されたコア層と、前記コア層より主面側に配置された主面側配線層と、前記コア層より裏面側に配置された裏面側配線層と、前記コア層を貫通して形成された貫通孔内に配置された接続用導体部と、前記裏面のみに配置された複数の外部端子搭載電極とを有しており、前記主面側配線層の配線と前記裏面側配線層の配線とが前記接続用導体部によって電気的に接続された配線基板と、
    前記配線基板の裏面側において前記外部端子搭載電極に接続する複数の外部端子とを有し、
    前記第１の半導体チップは、その主面を前記配線基板の裏面側に向けて前記配線基板の前記コア層内に配置され、前記第１の半導体チップの電極と前記裏面側配線層の配線とが電気的に接続されており、
    前記第２の半導体チップは、前記配線基板の主面上に配置され、前記第２の半導体チップの電極と前記主面側配線層の配線とが電気的に接続されており、
    前記裏面側配線層は、前記第１の半導体チップの外部接続用入出力回路に接続する電極と前記外部端子搭載電極とを電気的に接続し前記接続用導体部および前記主面側配線層の配線とは接続しない第１の配線を有していることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記裏面側配線層は、前記接続用導体部および前記主面側配線層の配線を介して前記第１の半導体チップのメモリ接続用入出力回路に接続する電極と前記第２の半導体チップの電極とを接続する第２の配線を有していることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記第２の配線は、前記外部端子搭載電極に接続する第３の配線と接続していることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記裏面側配線層には、複数の前記第１の配線が形成されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記第２の半導体チップの電極と前記配線基板の前記主面側配線層の配線とが金属細線によって電気的に接続されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記配線基板の前記主面上に、前記第２の半導体チップおよび複数の前記金属細線を樹脂封止する封止体が形成されていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記裏面側配線層は、前記第１の半導体チップの主面に対向する箇所に、グランドまたは電源電位のプレーン配線を有していることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記配線基板の前記コア層の前記第１の半導体チップの周囲に、複数のグランド電位の第１接続用導体部が形成されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、隣接する前記第１接続用導体部同士の間隔は、５ｍｍ以下であることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記外部端子は、半田ボールであることを特徴とする半導体装置。
  11. その主面に半導体素子および複数の電極を有しており、演算処理機能とメモリ接続用入出力回路と外部接続用入出力回路とを有する第１の半導体チップと、
    主面と、その反対側の裏面と、前記主面と前記裏面の間に配置されたコア層と、前記コア層より主面側に配置された主面側配線層と、前記コア層より裏面側に配置された裏面側配線層と、前記コア層を貫通して形成された貫通孔内に配置された接続用導体部と、前記裏面のみに配置された複数の外部端子搭載電極とを有しており、前記主面側配線層の配線と前記裏面側配線層の配線とが前記接続用導体部によって電気的に接続された配線基板と、
    前記配線基板の裏面側において前記外部端子搭載電極に接続する複数の外部端子とを有し、
    前記第１の半導体チップは、その主面を前記配線基板の裏面側に向けて前記配線基板の前記コア層内に配置され、前記第１の半導体チップの電極と前記裏面側配線層の配線とが電気的に接続されており、
    前記裏面側配線層は、前記第１の半導体チップの前記外部接続用入出力回路に接続する電極と前記外部端子とを電気的に接続し前記接続用導体部および前記主面側配線層の配線とは接続しない第１の配線を有しており、
    前記配線基板の主面に、メモリ回路を備えた半導体チップを有する他の半導体装置と電気的に接続可能な複数の接続用電極が設けられていることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、前記裏面側配線層は、前記接続用導体部および前記主面側配線層の配線を介して前記第１の半導体チップの前記メモリ接続用入出力回路に接続する電極と前記接続用電極とを接続する第２の配線を有していることを特徴とする半導体装置。
  13. 請求項１１記載の半導体装置において、前記配線基板の前記接続用電極はフリップチップ接続用の電極であり、前記接続用電極の表面に金めっき層または半田めっき層が形成されていることを特徴とする半導体装置。
  14. 請求項１１記載の半導体装置において、前記裏面側配線層には、複数の前記第１の配線が形成されていることを特徴とする半導体装置。
  15. 請求項１１記載の半導体装置において、前記裏面側配線層は、前記第１の半導体チップの主面に対向する箇所に、グランドまたは電源電位のプレーン配線を有していることを特徴とする半導体装置。
  16. 請求項１１記載の半導体装置において、前記配線基板の前記コア層の前記第１の半導体チップの周囲に、複数のグランド電位の第１接続用導体部が形成されていることを特徴とする半導体装置。
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