JP2001274034A - 電子部品パッケージ - Google Patents

電子部品パッケージ

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Shoji Watanabe
章司 渡辺
Tan Uu Myou
ミョウ・タン・ウー
Yasuyoshi Horikawa
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Abstract

(57)【要約】 【課題】 電子部品を高密度に実装できると共に、電子
部品に対する電磁ノイズからのシールド効果も有する電
子部品パッケージを提供する。 【解決手段】 コア材１２に形成された凹部１４と、凹
部１４内に埋め込まれた半導体チップ２２と、凹部１４
の開口側のコア材１２の表面に凹部１４を覆うように形
成された絶縁層２８ａ、２８ｂと、絶縁層２８ａ、２８
ｂの表面に形成された配線層１６ａ、１６ｂと、絶縁層
２８ａ、２８ｂに形成され、配線層１６ａ、１６ｂと半
導体チップ２２の凹部１４開口側の表面に形成された電
極端子２４とを電気的に接続するビア１８ａ、１８ｂと
を有する電子部品パッケージ１０において、凹部１４の
内壁面１４ａおよび底面１４ｂが、導電性金属である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子部品パッケー
ジに関し、さらに詳細には半導体チップ、コンデンサ、
インダクタ等の電子部品をコア材中に埋め込んで搭載し
た電子部品パッケージに関する。
【０００２】
【従来の技術】従来、コア材に形成された凹部内に電子
部品（半導体チップやコンデンサや抵抗やインダクタ）
を埋め込み、その後、凹部の開口側のコア材の表裏両面
に凹部を覆うように絶縁層と配線層を積層して電子部品
パッケージを形成するものとして、特許第2842378号
（特開平9-321408号）に開示されたものが公知である。
この構造を採用することによって、電子部品パッケージ
への電子部品の実装を高密度化できる。
【０００３】
【発明が解決しようとする課題】ところで近年では、電
子部品パッケージに実装される電子部品の動作周波数や
電子部品に流れる電気信号の周波数が高周波化し、それ
に伴ない電子部品パッケージ上において発生する電磁ノ
イズが増加してきている。このため、ノイズによる誤動
作等を防止できるように、ノイズから電子部品をシール
ドできる構造の電子部品パッケージが望まれている。し
かしながら、従来例で説明した特許第2842378号の構造
では、電子部品は樹脂材料からなるコア材としてのプリ
ント基板に埋め込まれているだけであるから、埋め込ま
れた電子部品が導電体で囲まれておらず、ノイズからの
電磁シールド構造といったものは全く無い。よって、回
路基板に実装された電子部品がノイズを拾って誤動作し
たり、また電子部品が拾ったノイズが電子部品に流れる
電気信号に重畳するといった課題がある。
【０００４】従って、本発明は上記課題を解決すべくな
され、その目的とするところは、電子部品を高密度に実
装できると共に、電子部品に対する電磁ノイズからのシ
ールド効果も有する電子部品パッケージを提供すること
にある。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するために、コア材に形成された凹部と、該凹部内に埋
め込まれた電子部品と、前記凹部の開口側の前記コア材
の表面に該凹部を覆うように形成された絶縁層と、該絶
縁層の表面に形成された配線層と、前記絶縁層に形成さ
れ、該配線層と前記電子部品の凹部開口側の表面に形成
された電極とを電気的に接続するビアとを具備する電子
部品パッケージにおいて、前記凹部の内壁面および底面
が、導電性金属であることを特徴とする。また、具体的
には前記コア材が、導電性金属からなる構成を採用でき
る。また、前記コア材が、絶縁材料からなり、前記凹部
の内壁面および底面が、導電性金属からなるめっき被膜
によって覆われている構成を採用することもできる。こ
れらの構成によれば、高密度で電子部品を実装できると
共に、凹部内に埋め込まれた電子部品は、凹部開口部分
を除き、導電性金属で覆われるから、ノイズに対して電
磁シールドされて、凹部内の電子部品へのノイズの影響
が軽減されるという効果がある。
【０００６】また、前記電子部品が、半導体チップであ
る構成も採用できる。また、前記電子部品が、表裏両面
に電極が形成されたコンデンサ、インダクタ又は抵抗で
あり、裏面側が導電性接着ペースト又は導電性接着シー
トを用いて形成された導電層を介して前記凹部の底面に
接合され、裏面側の電極が、該導電層と前記凹部の内壁
面および底面の導電性金属とを介して前記配線層に電気
的に接続されている構成とすることも可能である。
【０００７】前記コンデンサに、ｐ型シリコンからなる
薄板と、該薄板の一方の面に形成された白金からなる金
属層と、前記薄板の他方の面に形成された誘電体層と、
該誘電体層上に形成された電極とを具備するコンデンサ
を用いることができる。あるいは、前記コンデンサに、
ｎ型シリコンからなる薄板と、該薄板の一方の面に形成
されたチタンもしくは鉛からなる金属層と、前記薄板の
他方の面に形成された誘電体層と、該誘電体層上に形成
された電極とを具備するコンデンサを用いることができ
る。
【０００８】また、前記コンデンサに、金属箔の表面に
陽極化成法により酸化被膜が形成され、該酸化被膜上に
電極が形成されたコンデンサを用いることができる。ま
た、前記コンデンサに、チタン金属箔の表面に水熱合成
法により誘電体層が形成され、該誘電体層上に電極が形
成されたコンデンサを用いることができる。あるいは、
前記電子部品に、コンデンサを用いてもよい。
【０００９】
【発明の実施の形態】以下、本発明に係る電子部品パッ
ケージの好適な実施の形態を添付図面に基づいて詳細に
説明する。 （第１の実施の形態）電子部品パッケージ１０の構造に
ついて説明する。コア材１２には凹部１４が形成されて
いる。本実施の形態では、コア材１２は、銅等の導電性
金属を板状に形成したものである。そしてこの凹部１４
はルーター等の機器を使用してコア材１２の表面を削っ
て形成したり、またエッチングで形成する。また、凹部
１４の平面形状は、凹部１４に埋め込まれる電子部品の
大きさを考慮して、電子部品が収容可能な形状に設定さ
れている。電子部品パッケージ１０に搭載される電子部
品の平面形状は通常四角形であるため、凹部１４の平面
形状もこれに合わせて四角形とするのが一般的である
が、これに限定されることは無く、円形や四角形以外の
多角形とすることも可能である。
【００１０】また、凹部１４の深さは、ノイズに対する
シールド効果を高めるために、電子部品が完全に収容さ
れ、電子部品が凹部１４から突出しない程度の深さが望
ましいが、これに限定されるものではない。また、コア
材１２には凹部１４のほか、コア材１２の表面および裏
面に配置された配線層１６同士を電気的に接続するビア
１８を通すための貫通孔２０が、凹部１４と同様の手段
によって形成されている。
【００１１】そして、凹部１４内には電子部品の一例と
して半導体チップ２２が埋め込まれている。半導体チッ
プ２２の埋め込み構造は、半導体チップ２２をその電極
（電極端子とも言う）２４が形成された面（以下、電極
端子形成面とも言う）を凹部１４の開口側にむけて、逆
側の面（背面）を凹部１４の底面に接着剤２６を用いて
接着して凹部１４に収容・固定する。
【００１２】そしてコア材１２の表裏両面には、電気的
絶縁層（以下、単に絶縁層とも言う）２８と配線層１６
とが、この順番で、凹部１４の開口側のコア材１２の表
面に、凹部１４を覆うように多層に積層されて形成され
ている。そして、各配線層１６は、絶縁層２８やコア材
１２を貫通するビア１８によって電気的に接続されてい
る。本実施の形態では、コア材１２の表裏両面に、絶縁
層２８と配線層１６とがそれぞれ一例として２層ずつ積
層されて形成されているが、３層以上の場合も考え方は
同じである。絶縁層２８は、第１絶縁層２８ａとその上
層の第２絶縁層２８ｂとから成る。また、配線層１６
は、第１絶縁層２８ａの表面に形成された第１配線層１
６ａと、第２絶縁層２８ｂの表面に形成された第２配線
層１６ｂとから成る。また、ビア１８は、コア材１２の
一方の面側に配置された絶縁層２８を貫通し、この一方
の面側に配置された配線層１６同士、または配線層１６
とコア材１２、または配線層１６と半導体チップ２２の
電極端子２４を電気的に接続する第１ビア１８ａと、コ
ア材１２の貫通孔２０を貫通してコア材１２の表裏に形
成された配線層１６同士を電気的に接続する第２ビア１
８ｂとから構成されている。
【００１３】そして、第２絶縁層２８ｂや第２配線層１
６ｂの表面には、電子部品パッケージ１０に搭載される
半導体チップ３０のバンプ３２や電子部品パッケージ１
０の外部接続端子３４が取り付けられるランド部となる
第２配線層１６ｂの所定の部位のみが露出するように、
ソルダーレジストによる被覆層３６が形成されている。
以上が、電子部品パッケージ１０の構成である。なお、
第２配線層１６ｂのランド部に外部接続端子３４を取り
付けた状態で電子部品パッケージ１０とすることもあ
る。また、コア材１２に形成する凹部１４の数は２つ以
上形成し、複数の電子部品をコア材１２中に埋め込む構
成としても良いし、コア材１２の一方の表面だけでな
く、両面に凹部１４を形成して電子部品を埋め込む構造
とすることも可能であり、さらなる高密度化が図れる。
【００１４】そして、この電子部品パッケージ１０の表
面（図１中の上面）に、他の半導体チップ３０をバンプ
３２を介して搭載し、また電子部品パッケージ１０の裏
面（図１中の下面）に、はんだボール等の外部接続端子
３４が接続されて半導体装置３８となる。このような電
子部品パッケージ１０や半導体装置３８では、凹部１４
の内壁面１４ａ及び底面１４ｂが導電性金属であるか
ら、コア材１２の凹部１４の内壁面１４ａや底面１４ｂ
が電磁シールド壁となって電子部品パッケージ１０に搭
載された他の電子部品や配線層で発生したノイズが凹部
１４内の半導体チップ２２に直接悪影響を及ぼす程度を
軽減できる。さらに、配線層１６と比較して厚く、電気
的な抵抗値が低いために安定した電位となるコア材１２
を通常、グランド層として使用するが、このように安定
した電位となる導電性金属でコア材１２の凹部１４内に
埋め込まれた半導体チップ２２が取り囲まれることもノ
イズ軽減に非常に効果がある。
【００１５】またさらに、凹部１４内の半導体チップ２
２はその背面がコア材１２に接着されているため、半導
体チップ２２で発生する熱がコア材１２に効率良く逃
げ、半導体チップ２２が効率良く冷却されるという効果
もあり、埋め込まれた半導体チップ２２の寿命が延び、
結果として電子部品パッケージ１０や半導体装置３８の
安定性が高まると考えられる。また、さらには半導体チ
ップ２２が非常に薄いものであっても、樹脂材に比べて
剛性のある金属製のコア材１２に形成された凹部１４内
に収容されているため、外力が加わっても半導体チップ
２２にクラックが生じにくいという効果もある。
【００１６】次に、電子部品パッケージ１０の製造方法
を、図４〜図１３を用いて説明する。まず、導電性金属
の一例として銅基板をコア材１２として用意する（図４
参照）。そして、コア材１２の表面に、エッチングやル
ータ加工によって、凹部１４を形成する（図５参照）。
次に、コア材１２の、第２ビア１８ｂを貫通させる位置
に、貫通孔２０を形成する（図６参照）。次に、コア材
１２の、凹部１４内に電子部品としての半導体チップ２
２を接着する（図７参照）。
【００１７】次に、コア材１２の表裏両面に、凹部１４
を覆うように第１絶縁層２８ａを形成すると共に、第１
絶縁層２８ａを形成する樹脂材料（ＰＰＥ樹脂等）をコ
ア材１２の貫通孔２０や凹部１４内に充填する（図８参
照）。次に、第１絶縁層２８ａに、レーザ光を照射して
第１ビア孔５２と第２ビア孔５４を形成する。第１ビア
孔５２は、半導体チップ２２の電極端子２４やコア材１
２の表面が底面に露出する露出孔として形成される。ま
た、第２ビア孔５４は、コア材１２の貫通孔２０に充填
された樹脂とコア材１２の表裏両面に形成された第１絶
縁層２８ａを貫通する構成に形成される。ここで、第２
ビア孔５４を形成する際には、貫通孔２０の内壁面が露
出しないようにする（図９参照）。なお、絶縁層にビア
孔を形成する手法としては、レーザ光照射に代えて化学
的にエッチングして形成する手法も考えられる。
【００１８】次に、無電解銅めっき及び電解銅めっきを
施して、第１絶縁層２８ａの表面に金属めっき被膜を形
成すると共に、第１ビア孔５２と第２ビア孔５４内を導
体で充填する。そして、第１絶縁層２８ａの表面の金属
めっき被膜を所定のパターンに従ってエッチングして第
１配線層１６ａを形成する。金属めっき被膜の表面に感
光性レジストを塗布し、感光性レジストを露光・現像し
てレジストパターンを形成し、レジストパターンによっ
て被覆されていない部位の金属めっき被膜の露出部分を
除去することによって、所定のパターンの配線層を形成
することができる（図１０参照）。ここで、第１ビア孔
５２内に導体が充填されて第１ビア１８ａとなり、また
第２ビア孔５４内に導体が充填されて第２ビア１８ｂと
なる。
【００１９】次に、コア材１２の表裏両面の第１絶縁層
２８ａ及び第１配線層１６ａの表面を覆うように第２絶
縁層２８ｂを形成する。そして、第２絶縁層２８ｂに、
レーザ光を照射して第１ビア孔５２を形成する（図１１
参照）。この第１ビア孔５２は底面に第１配線層１６ａ
の所定の部位が露出する露出孔として形成する。次に、
無電解銅めっき及び電解銅めっきを施して、第２絶縁層
２８ｂの表面に金属めっき被膜を形成すると共に、第１
ビア孔５２内を導体で充填する。そして、第２絶縁層２
８ｂの表面の金属めっき被膜を、第１配線層２８ａの場
合と同様に、所定のパターンに従ってエッチングして第
２配線層１６ｂを形成する（図１２参照）。第１ビア孔
５２内を導体で充填することで、第１ビア１８ａが形成
される。
【００２０】最後に、第２絶縁層２８ｂ及び第２配線層
１６ｂの表面に、電子部品パッケージ１０に搭載される
半導体チップ３０のバンプ３２や電子部品パッケージ１
０の外部接続端子３４が取り付けられるランド部となる
第２配線層１６ｂの所定の部位のみが露出するように、
ソルダーレジストによる被覆層３６を形成する（図１３
参照）。以上が、電子部品パッケージ１０の製造方法で
ある。
【００２１】（第２の実施の形態）電子部品パッケージ
４０の構造について説明する。まず、第１の実施の形態
との相違点についてその概要を説明すると、本実施の形
態のコア材１２は、ガラス・エポキシ基板やＢＴ（ビス
マレイミド トリアジン）基板等の電気的な絶縁性を有
する材料（絶縁材料）で形成された板体で構成されてい
る点にある。このためコア材１２の凹部１４内に埋め込
まれる電子部品をシールドするため、コア材１２の表面
に配線層４２を形成する際に、凹部１４の内壁面１４ａ
および底面１４ｂもこの配線層４２を形成する導電性を
有する金属めっき被膜４４で覆い、この金属めっき被膜
４４で凹部１４内に収容される電子部品を電磁シールド
する構成としている。
【００２２】コア材１２に関する部分の構造が相違する
のみで、コア材１２に積層する絶縁層２８や配線層１６
や被覆層３６の構造は第１の実施の形態と同じであるか
ら、同じ構成については同じ符号を付して説明は省略
し、相違する構成のみを説明する。コア材１２には凹部
１４が形成されている。本実施の形態では、コア材１２
は、前述のような絶縁材料を板状に形成したものであ
る。コア材１２の表面と裏面には配線層４２が形成され
ている。また、凹部１４の内壁面１４ａと底面１４ｂ
は、この配線層４２を形成する導電性を有する金属めっ
き被膜４４で覆われている。
【００２３】コア材１２を貫通する第２ビア１８は、コ
ア材１２の表面に形成された配線層４２同士、またはコ
ア材１２の表面に形成された配線層４２と絶縁層２８の
表面に形成された第１配線層１６ａとを電気的に接続す
る。なお、第２ビア１８の内、コア材１２の表面に形成
された配線層４２同士を接続するものの構造は、一例と
してコア材１２に形成された貫通孔２０の内周面に金属
めっき被膜４６を形成した後に樹脂４８を充填してなる
ものであるが、他の構造でも良い。また、凹部１４の内
壁面１４ａや底面１４ｂに形成された金属めっき被膜４
４は、第１ビア１８ａおよび／または第２ビア１８ｂに
よって電子部品パッケージ４０に搭載される半導体チッ
プ３０のグランド用バンプおよび／または外部接続端子
３４と電気的に接続されている。本実施の形態では、凹
部１４内の金属めっき被膜４４は、コア材１２の表面に
形成された配線層４２と第１ビア１８ａと第１配線層１
６ａと第２配線層１６ｂを介して半導体チップ３０のグ
ランド用バンプと接続されると共に、第１絶縁層２８ａ
とコア材１２を貫通して凹部１４の底面１４ｂに達する
第２ビア１８ｂにより外部接続端子３４とも電気的に接
続されている。
【００２４】このように、コア材１２が絶縁材料で形成
されていても、コア材１２中に埋め込まれる半導体チッ
プ２２が収容される凹部１４の内壁面１４ａや底面１４
ｂが、導電性を有して所定の電位（例えばグランド電
位）になっている金属めっき被膜４４で覆われているた
め、第１の実施の形態と同様に、半導体チップ２２が金
属めっき被膜４４で電磁シールドされてノイズが直接半
導体チップ２２に飛び込むことを低減することが可能と
なる。
【００２５】（第３の実施の形態）前述した各実施の形
態において、コア材１２の凹部１４内に収容されて埋め
込まれる電子部品として半導体チップ２２を例に挙げて
説明してきたが、半導体チップ２２以外にも抵抗やコン
デンサといった他の電子部品を凹部１４内に収容してコ
ア材１２中に埋め込むことができる。そして、コンデン
サや抵抗やインダクタといった電子部品５０は、図３に
示すように下部電極となるシリコン基板５０ａの表面に
誘電材料や抵抗材料の被膜５０ｂを形成し、この被膜５
０ｂの表面に上部電極となる導電性被膜５０ｃを形成す
ることで構成することが可能である。
【００２６】この構造の電子部品５０においては、下部
電極であるシリコン基板５０ａを凹部１４内に接着する
際の接着剤２６に導電性ペーストまたは導電性接着シー
ト等の導電性を有する接着剤（導電層）を使用すること
によって、電子部品５０の下部電極５０ａを電気的に凹
部１４の底面１４ｂに形成された金属めっき被膜４４と
接続することが可能となるから、第２の実施の形態の構
造の電子部品パッケージ４０を利用することによって、
凹部１４の底面１４ｂおよび内壁面１４ａを覆う金属め
っき被膜４４を配線層として使用し、電子部品パッケー
ジ１０に搭載された半導体チップ３０や他の電子部品や
外部接続端子３４と電気的に接続することが可能とな
る。なお、図３においては、一例として第２の実施の形
態の電子部品パッケージ４０を用いて説明したが、第１
の実施の形態の電子部品パッケージ１０にも同様にコン
デンサや抵抗やインダクタといった電子部品５０を搭載
できる。
【００２７】図１４にコンデンサ５０の一例を示す。下
部電極５０ａにシリコン基板を用いるときは、ｐ型もし
くはｎ型シリコンからなる薄板を用いると好適である
（以下薄板５０ａとして説明する）。この薄板５０ａ
は、シリコンウェーハをポリッシングして厚さ３０〜５
０μｍ程度に薄化し、所要サイズに切断して形成され
る。ウェーハをポリッシングすることで、表面は鏡面と
なり、平坦度の高いものとなる。
【００２８】この薄板５０ａの一方の面上に金属層５０
ｄを形成する。金属層５０ｄは、薄板５０ａがｐ型シリ
コンであるときは白金の層とし、薄板５０ａがｎ型シリ
コンであるときはチタンまたは鉛の層とする。これら金
属層５０ｄは、薄板５０ａの一方の面にスパッタリング
や蒸着によって形成できる。金属層５０ｄの厚さは特に
限定されないが、数μｍ〜数十μｍのものとすることが
できる。
【００２９】薄板５０ａがｐ型シリコンで金属層５０ｄ
が白金のとき、また薄板５０ａがｎ型シリコンで金属層
５０ｄがチタンまたは鉛のとき、薄板５０ａと金属層５
０ｄとの間は、仕事関数の差から明らかなようにオーミ
ック接続となり、いずれの方向の電流をも通す。薄板５
０ａと金属層５０ｄの組み合わせが上記以外のときはシ
ョットキー接続となり、整流作用が生じ、ある一方向の
電流しか流れなくなる。
【００３０】薄板５０ａの他方の面にスパッタリング等
によって誘電材料からなる被膜５０ｂを形成する。被膜
５０ｂの厚さは薄い程、高容量のキャパシタが得られ
る。薄い被膜５０ｂを得るには、薄板５０ａの平坦度が
重要であるが、上記のように薄板５０ａはウェーハをポ
リッシングして得ることができるので、その平坦度は大
きく、したがって、ピンホールの無い薄い被膜５０ｂの
形成が可能となる。
【００３１】被膜５０ｂには、酸化タンタル（Ｔａ
2Ｏ5）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、チ
タン酸バリウム（ＢａＴｉＯ3）、チタン酸ジルコン酸
鉛（ＰｂＺｒx Ｔｉ1-xＯ3）、もしくはチタン酸スト
ロンチウムバリウム（Ｂａx Ｓｒ1- xＴｉＯ3）などの
誘電材料を用いると好適である。
【００３２】被膜５０ｂの上に上部電極である導電性被
膜５０ｃを形成するのである。導電性被膜５０ｃは、被
膜５０ｂとの密着性を向上させるために、被膜５０ｂ上
にまずクロム層（図示せず）をスパッタリングにより形
成し、このクロム層上にスパッタリング等により銅層を
形成するようにするとよい。シリコンウェーハ上に上記
構成のコンデンサ５０を多数作り込み、これを切断して
個片のコンデンサ５０に分離するようにすると好適であ
る。上記のコンデンサ５０を、金属層５０ｄを凹部１４
の底面側に向けて導電性接着剤２６により金属めっき被
膜４４上に固定するようにする。
【００３３】図１５はコンデンサ５０のさらに他の実施
の形態を示す。１３はアルミニウム、チタン、タンタル
等のバルブ金属箔である。このバルブ金属箔１３に公知
の陽極化成法（陽極酸化）により、表面に酸化被膜１５
を形成する。バルブ金属箔１３は５μｍ〜３０μｍ程度
の薄い肉厚のものを用いることができ、このバルブ金属
箔１３の表面に０．３μｍ程度の極めて薄い酸化被膜１
５を形成することができる。バルブ金属箔１３は、ロー
ル状に巻回したもの、あるいは広い面積を有するシート
状のものを用いることができ、効率よく陽極化成処理を
施すことができる。
【００３４】バルブ金属箔１３の両面の酸化被膜１５上
に、スパッタリングあるいは蒸着により銅層を形成して
電極膜１７、１７を形成する。このバルブ金属箔１３を
所望の大きさに裁断して、コンデンサ５０に形成する。
酸化被膜１５は硬くて脆いが、芯にフレキシブルなバル
ブ金属箔１３が存在するので、全体として、脆さは低減
され、取り扱いやすい。なお、上記では、バルブ金属箔
１３の両面に、酸化被膜１５、電極膜１７を形成した
が、バルブ金属箔１３の片面にのみ酸化被膜１５、電極
膜１７を形成するようにしてもよい。
【００３５】また上記実施の形態では、バルブ金属箔１
３上に、誘電体層としての酸化被膜１５を陽極化成処理
により形成したが、水熱合成法によってチタン金属箔上
に強誘電体であるチタン酸ジルコン酸鉛、チタン酸スト
ロンチウム、チタン酸バリウム、チタン酸ストロンチウ
ムバリウムの結晶膜を形成して誘電体層としてもよい
（図示せず）。水熱合成法でチタン酸ジルコン酸鉛（Ｐ
ＺＴ）結晶膜を生成させるには、鉛化合物、ジルコン化
合物、チタン化合物を溶解させた強アルカリ溶液にチタ
ン金属箔を浸漬し、２００℃以下、２〜３ａｔｍ（１ａ
ｔｍ＝１．０１３２５ｂａｒ）程度に設定されたオート
クレーブ中に入れ、水熱合成反応を起させ、ＰＺＴ結晶
膜を生成させるようにする。他の誘電体層も所要の水熱
合成法によって形成することができる。このように誘電
体層を形成したチタン金属箔を裁断してコンデンサにす
ることができる。
【００３６】図１６はコンデンサ５０のさらに他の実施
の形態を示す。このコンデンサ５０は、電極が多極化さ
れてマトリクス状に配置されたマルチ電極コンデンサで
ある。このマルチ電極コンデンサは、コンデンサ自身が
もつ寄生インダクタンスを低減でき、これを組み込む電
子部品パッケージ全体のインダクタンスを低減できる利
点がある。このコンデンサ５０も上記と同様にして凹部
１４内に組み込むことができる。なお、多極の各電極に
ビアを通じて電気的に接続をとることは言うまでもな
い。
【００３７】次に、電子部品パッケージ４０の製造方法
を、図１７〜図２６を用いて説明する。なお、第１の実
施の形態の電子部品パッケージ１０と同様の処理につい
ては同じ符号を付し、説明は省略する。まず、板状の樹
脂基材１２ａの両面に導体層１２ｂが形成された樹脂基
板、一例として両面銅貼り基板をコア材１２として用意
する（図１７参照）。そして、コア材１２の表面に、エ
ッチングやルータ加工によって、底面１４ｂと内壁面１
４ａが樹脂基材１２ａを形成する樹脂で形成された凹部
１４と、内面に樹脂基材１２ａを形成する樹脂が露出す
る貫通孔２０を形成する（図１８参照）。次に、図１０
と同様の手法で、コア材１２の表面、凹部１４の底面１
４ｂと内壁面１４ａに電解めっき被膜を形成すると共
に、貫通孔２０内を導体（めっき）で充填する。そし
て、コア材１２の表面の電解めっき被膜をパターンニン
グして、コア材１２の表裏両面に配線層４２を形成する
（図１９参照）。凹部１４の底面１４ｂと内壁面１４ａ
の電解めっき被膜はエッチングせずに残し、一部の配線
層４２と接続した状態とする。貫通孔２０内を導体（め
っき）で充填することで、第２ビア１８ｂが形成され
る。
【００３８】次に、凹部１４内に、電子部品５０を搭載
する。電子部品５０は一例として、表裏両面に電極（下
部電極はシリコン基板５０ａ、上部電極は導電性被膜５
０ｃ）が形成されたコンデンサであるが、他の電子部品
の場合も同様である（図２０参照）。電子部品５０の下
部電極は、接着剤に導電性材料を使用して凹部１４の底
面１４ｂに形成された電解めっき被膜４４と導通させ
る。次に、コア材１２の表裏両面に、凹部１４や電子部
品５０を覆うように第１絶縁層２８ａを形成する（図２
１参照）。次に、第１絶縁層２８ａに、レーザ光を照射
して、底面に配線層４２の表面や電子部品５０の上部電
極５０ｃが露出する第１ビア孔５２を形成する。また、
さらにコア材１２の裏面側からレーザ光を照射して、第
１絶縁層２８ａとコア材１２を貫通して凹部１４の底面
１４ｂに形成された金属めっき被膜４４を底面に露出さ
せる第２ビア孔５４を形成する（図２２参照）。
【００３９】次に、図１０と同様にして、無電解銅めっ
き及び電解銅めっきを施して、第１絶縁層２８ａの表面
に金属めっき被膜を形成する。また、第１ビア孔５２と
第２ビア孔５４内を導体で充填して第１ビア１８ａと第
２ビア１８ｂを形成する。そして、第１絶縁層２８ａの
表面の金属めっき被膜を所定のパターンに従ってエッチ
ングして第１配線層１６ａを形成する（図２３参照）。
次に、コア材１２の表裏両面の第１絶縁層２８ａ及び第
１配線層１６ａの表面を覆うように第２絶縁層２８ｂを
形成する（図２４参照）。次に、第２絶縁層２８ｂに、
レーザ光を照射して第１ビア孔５２を形成すると共に、
図１２と同様にして第２配線層１６ｂと第１ビア１８ａ
を形成する（図２５参照）。そして最後に、図１３と同
様にして、第２絶縁層２８ｂ及び第２配線層１６ｂの表
面に、ソルダーレジストによる被覆層３６を形成する
（図２６参照）。以上が、電子部品パッケージ４０の製
造方法である。
【００４０】
【発明の効果】本発明に係る電子部品パッケージによれ
ば、高密度で電子部品を実装できると共に、凹部内に埋
め込まれた電子部品は、凹部開口部分を除き、導電性金
属材で覆われるから、ノイズに対して電磁シールドされ
て、凹部内の電子部品へのノイズの影響が軽減されると
いう効果がある。
【図面の簡単な説明】
【図１】本発明に係る電子部品パッケージの第１の実施
の形態の構成を説明するための説明図である。
【図２】本発明に係る電子部品パッケージの第２の実施
の形態の構成を説明するための説明図である。
【図３】本発明に係る電子部品パッケージの第３の実施
の形態の構成を説明するための説明図である。
【図４】図１の電子部品パッケージの製造方法を説明す
るための説明図である。
【図５】図１の電子部品パッケージの製造方法を説明す
るための説明図である。
【図６】図１の電子部品パッケージの製造方法を説明す
るための説明図である。
【図７】図１の電子部品パッケージの製造方法を説明す
るための説明図である。
【図８】図１の電子部品パッケージの製造方法を説明す
るための説明図である。
【図９】図１の電子部品パッケージの製造方法を説明す
るための説明図である。
【図１０】図１の電子部品パッケージの製造方法を説明
するための説明図である。
【図１１】図１の電子部品パッケージの製造方法を説明
するための説明図である。
【図１２】図１の電子部品パッケージの製造方法を説明
するための説明図である。
【図１３】図１の電子部品パッケージの製造方法を説明
するための説明図である。
【図１４】コンデンサの一例を示す断面図である。
【図１５】コンデンサの他の例を示す断面図である。
【図１６】マルチ電極コンデンサの説明図である。
【図１７】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図１８】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図１９】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図２０】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図２１】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図２２】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図２３】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図２４】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図２５】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【図２６】図３の電子部品パッケージの製造方法を説明
するための説明図である。
【符号の説明】
１０ 電子部品パッケージ １２ コア材 １４ 凹部 １４ａ 凹部の内壁面 １４ｂ 凹部の底面 １６ 配線層 １８ ビア ２２ 電子部品としての半導体チップ ２４ 半導体チップの電極（電極端子） ２８ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/00 Ｈ０１Ｇ 4/06 １０２ Ｈ０５Ｋ 9/00 Ｈ０１Ｌ 23/12 Ｂ (72)発明者 東 光敏 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 (72)発明者 渡辺 章司 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 (72)発明者 ミョウ・タン・ウー 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 (72)発明者 堀川 泰愛 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 Ｆターム(参考） 5E001 AB06 AC04 AC09 AC10 AE00 AE01 AE02 AE03 AF06 AH00 AH03 AJ01 AJ02 AZ01 5E082 AA01 AB03 BB05 BC17 EE05 EE18 EE23 EE24 EE26 EE37 FG03 FG04 FG26 FG27 FG41 FG42 FG44 GG26 JJ03 JJ12 JJ15 JJ21 KK01 LL03 5E321 AA17 BB23 GG05

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 コア材に形成された凹部と、該凹部内に
    埋め込まれた電子部品と、前記凹部の開口側の前記コア
    材の表面に該凹部を覆うように形成された絶縁層と、該
    絶縁層の表面に形成された配線層と、前記絶縁層に形成
    され、該配線層と前記電子部品の凹部開口側の表面に形
    成された電極とを電気的に接続するビアとを具備する電
    子部品パッケージにおいて、 前記凹部の内壁面および底面が、導電性金属であること
    を特徴とする電子部品パッケージ。
  2. 【請求項２】 前記コア材が、導電性金属からなること
    を特徴とする請求項１記載の電子部品パッケージ。
  3. 【請求項３】 前記コア材が、絶縁材料からなり、 前記凹部の内壁面および底面が、導電性金属からなるめ
    っき被膜によって覆われていることを特徴とする請求項
    １記載の電子部品パッケージ。
  4. 【請求項４】 前記電子部品が、半導体チップであるこ
    とを特徴とする請求項１、２または３記載の電子部品パ
    ッケージ。
  5. 【請求項５】 前記電子部品が、表裏両面に電極が形成
    されたコンデンサ、インダクタ又は抵抗であり、裏面側
    が導電性接着ペースト又は導電性接着シートを用いて形
    成された導電層を介して前記凹部の底面に接合され、裏
    面側の電極が、該導電層と前記凹部の内壁面および底面
    の導電性金属とを介して前記配線層に電気的に接続され
    ていることを特徴とする請求項１、２または３記載の電
    子部品パッケージ。
  6. 【請求項６】 前記コンデンサが、ｐ型シリコンからな
    る薄板と、該薄板の一方の面に形成された白金からなる
    金属層と、前記薄板の他方の面に形成された誘電体層
    と、該誘電体層上に形成された電極とを具備することを
    特徴とする請求項５記載の電子部品パッケージ。
  7. 【請求項７】 前記コンデンサが、ｎ型シリコンからな
    る薄板と、該薄板の一方の面に形成されたチタンもしく
    は鉛からなる金属層と、前記薄板の他方の面に形成され
    た誘電体層と、該誘電体層上に形成された電極とを具備
    することを特徴とする請求項５記載の電子部品パッケー
    ジ。
  8. 【請求項８】 前記コンデンサが、金属箔の表面に陽極
    化成法により酸化被膜が形成され、該酸化被膜上に電極
    が形成されたコンデンサであることを特徴とする請求項
    ５記載の電子部品パッケージ。
  9. 【請求項９】 前記コンデンサが、チタン金属箔の表面
    に水熱合成法により誘電体層が形成され、該誘電体層上
    に電極が形成されたコンデンサであることを特徴とする
    請求項５記載の電子部品パッケージ。
  10. 【請求項１０】 前記電子部品が、コンデンサであるこ
    とを特徴とする請求項１、２または３記載の電子部品パ
    ッケージ。
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JP (1) JP3809053B2 (ja)

Cited By (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006828A (ja) * 2002-04-26 2004-01-08 Ngk Spark Plug Co Ltd 配線基板
JP2004022610A (ja) * 2002-06-12 2004-01-22 Matsushita Electric Ind Co Ltd インターポーザ、半導体実装体、インターポーザの製造方法および半導体実装体の製造方法
JP2004095851A (ja) * 2002-08-30 2004-03-25 Ngk Spark Plug Co Ltd 配線基板
JP2004172293A (ja) * 2002-11-19 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
JP2004259988A (ja) * 2003-02-26 2004-09-16 Shinko Electric Ind Co Ltd キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置
JP2005039094A (ja) * 2003-07-16 2005-02-10 Dt Circuit Technology Co Ltd 半導体チップ内蔵配線板、半導体チップ内蔵配線板の製造方法
US6897544B2 (en) 2002-10-29 2005-05-24 Shinko Electric Industries Co., Ltd. Capacitor and manufacturing method thereof, semiconductor device and substrate for a semiconductor device
JP2005142466A (ja) * 2003-11-10 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005517287A (ja) * 2002-01-31 2005-06-09 イムベラ エレクトロニクス オサケユキチュア 構成要素をベースに埋め込み接触を形成する方法
JP2005158999A (ja) * 2003-11-26 2005-06-16 Casio Comput Co Ltd 半導体装置
US6914322B2 (en) 2001-12-26 2005-07-05 Shinko Electric Industries Co., Ltd. Semiconductor device package and method of production and semiconductor device of same
US6930392B2 (en) 2002-11-11 2005-08-16 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
JP2005228901A (ja) * 2004-02-13 2005-08-25 Renesas Technology Corp 半導体装置
JP2005286112A (ja) * 2004-03-30 2005-10-13 Airex Inc プリント配線板及びその製造方法
JP2005317868A (ja) * 2004-04-30 2005-11-10 Sony Corp 半導体装置およびその製造方法
US6998308B2 (en) 2002-10-29 2006-02-14 Shinko Electric Industries Co., Ltd. Substrate for carrying a semiconductor chip and a manufacturing method thereof
US7038904B2 (en) 2003-10-22 2006-05-02 Shinko Electric Industries Co., Ltd. Capacitor and method of producing same
JP2006140194A (ja) * 2004-11-10 2006-06-01 Sony Corp 半導体装置およびその製造方法
US7078269B2 (en) * 2003-03-05 2006-07-18 Shinko Electric Industries Co., Ltd. Substrate fabrication method and substrate
US7161242B2 (en) 2003-03-17 2007-01-09 Shinko Electric Industries Co., Ltd. Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element
JP2007103789A (ja) * 2005-10-06 2007-04-19 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
WO2007069789A1 (ja) * 2005-12-16 2007-06-21 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法
JP2008028200A (ja) * 2006-07-21 2008-02-07 Matsushita Electric Works Ltd 立体回路部品およびその製造方法
JP2008504700A (ja) * 2004-07-01 2008-02-14 エプコス　アクチエンゲゼルシャフト 高信頼性のはんだ付けコンタクトを備えた電気的な多層構成素子
US7368813B2 (en) 2003-11-10 2008-05-06 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
WO2008072684A1 (ja) * 2006-12-14 2008-06-19 Tama-Tlo Ltd. 蓄電池
JP2008153699A (ja) * 2008-03-10 2008-07-03 Fujitsu Ltd 半導体装置及びその製造方法
WO2009093343A1 (ja) 2008-01-25 2009-07-30 Ibiden Co., Ltd. 多層配線板およびその製造方法
JP2009200389A (ja) * 2008-02-25 2009-09-03 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2009238850A (ja) * 2008-03-26 2009-10-15 Dainippon Printing Co Ltd 電子部品実装配線板、電子部品実装配線板の電磁ノイズ除去方法、及び電子部品実装配線板の製造方法
US7608480B2 (en) 2004-03-31 2009-10-27 Casio Computer Co., Ltd. Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
US7615411B2 (en) 2003-06-03 2009-11-10 Casio Computer Co., Ltd. Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof
JPWO2008069260A1 (ja) * 2006-11-30 2010-03-25 三洋電機株式会社 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ
JP2010512667A (ja) * 2006-12-13 2010-04-22 インテル コーポレイション パッシブ埋設構造の上部導電層に対するブリッジ相互接続を有する小型電子装置、およびこれを製作する方法
JP2010103548A (ja) * 2005-10-04 2010-05-06 Samsung Electro-Mechanics Co Ltd 電子素子を内蔵した印刷回路基板及びその製造方法
JP2010251367A (ja) * 2009-04-10 2010-11-04 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
JP2010272563A (ja) * 2009-05-19 2010-12-02 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
JP2011142286A (ja) * 2010-01-06 2011-07-21 Samsung Electro-Mechanics Co Ltd 電子部品内蔵型プリント基板およびその製造方法
US8225499B2 (en) 2005-06-16 2012-07-24 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
US8240032B2 (en) 2004-06-15 2012-08-14 Imbera Electronics Oy Method for manufacturing an electronics module comprising a component electrically connected to a conductor-pattern layer
US8240033B2 (en) 2005-06-16 2012-08-14 Imbera Electronics Oy Method for manufacturing a circuit board
JP2012212951A (ja) * 2012-08-10 2012-11-01 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
CN101288350B (zh) * 2005-10-14 2012-11-07 揖斐电株式会社 多层印刷线路板及其制造方法
JP2013004866A (ja) * 2011-06-20 2013-01-07 Dainippon Printing Co Ltd 部品内蔵基板
JP2013012699A (ja) * 2011-05-27 2013-01-17 Taiyo Yuden Co Ltd 多層基板
US8368201B2 (en) 2002-01-31 2013-02-05 Imbera Electronics Oy Method for embedding a component in a base
JP2013051441A (ja) * 2012-11-27 2013-03-14 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
JP2013140955A (ja) * 2011-12-30 2013-07-18 Samsung Electro-Mechanics Co Ltd 部品組込み型印刷回路基板及びその製造方法
JP2013222946A (ja) * 2012-04-19 2013-10-28 Dainippon Printing Co Ltd 部品内蔵配線基板、及び部品内蔵配線基板の放熱方法
US8581109B2 (en) 2005-06-16 2013-11-12 Imbera Electronics Oy Method for manufacturing a circuit board structure
JP2014056925A (ja) * 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
USRE45146E1 (en) 2002-05-30 2014-09-23 Taiyo Yuden Co., Ltd Composite multi-layer substrate and module using the substrate
US8863378B2 (en) 2005-06-03 2014-10-21 Ngk Spark Plug Co., Ltd. Method for manufacturing a wiring board
TWI460844B (zh) * 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
US20150245548A1 (en) * 2014-02-26 2015-08-27 Sparton Corporation Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials
US9167702B2 (en) 2011-09-28 2015-10-20 Ngk Spark Plug Co., Ltd. Method of manufacturing wiring substrate having built-in component
JP2016046517A (ja) * 2014-08-20 2016-04-04 インテル・コーポレーション キャプダクタアセンブリに関連する技術及び構成
TWI562321B (en) * 2013-09-27 2016-12-11 Intel Corp Magnetic field shielding for packaging build-up architectures
TWI572268B (zh) * 2014-10-13 2017-02-21 欣興電子股份有限公司 中介板及其製造方法
WO2017187865A1 (ja) * 2016-04-27 2017-11-02 オムロン株式会社 電子装置およびその製造方法
CN107946249A (zh) * 2017-11-22 2018-04-20 华进半导体封装先导技术研发中心有限公司 一种扇出型晶圆级芯片封装结构及封装方法
TWI642335B (zh) * 2017-12-11 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
CN109964544A (zh) * 2016-12-02 2019-07-02 凸版印刷株式会社 电子部件以及电子部件制造方法
JP2019145828A (ja) * 2012-01-17 2019-08-29 ローム株式会社 チップコンデンサ
JP2020047939A (ja) * 2019-12-05 2020-03-26 オムロン株式会社 電子装置およびその製造方法
CN110957292A (zh) * 2018-09-27 2020-04-03 三星电子株式会社 扇出型半导体封装件
US10777360B2 (en) 2012-01-17 2020-09-15 Rohm Co., Ltd. Chip capacitor and method for manufacturing the same
US10798823B2 (en) 2003-09-18 2020-10-06 Imberatek, Llc Method for manufacturing an electronic module and electronic module
CN112599493A (zh) * 2020-12-22 2021-04-02 珠海越亚半导体股份有限公司 一种两面嵌埋玻璃基板及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106816416B (zh) * 2015-11-27 2020-02-14 蔡亲佳 半导体嵌入式混合封装结构及其制作方法
KR102635183B1 (ko) 2018-11-20 2024-02-08 삼성전자주식회사 패키지 모듈
KR102586890B1 (ko) 2019-04-03 2023-10-06 삼성전기주식회사 반도체 패키지

Cited By (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335531B2 (en) 2001-12-26 2008-02-26 Shinko Electric Industries, Co;, Ltd. Semiconductor device package and method of production and semiconductor device of same
US6914322B2 (en) 2001-12-26 2005-07-05 Shinko Electric Industries Co., Ltd. Semiconductor device package and method of production and semiconductor device of same
JP2005517287A (ja) * 2002-01-31 2005-06-09 イムベラ エレクトロニクス オサケユキチュア 構成要素をベースに埋め込み接触を形成する方法
US8368201B2 (en) 2002-01-31 2013-02-05 Imbera Electronics Oy Method for embedding a component in a base
JP2004006828A (ja) * 2002-04-26 2004-01-08 Ngk Spark Plug Co Ltd 配線基板
USRE45146E1 (en) 2002-05-30 2014-09-23 Taiyo Yuden Co., Ltd Composite multi-layer substrate and module using the substrate
JP2004022610A (ja) * 2002-06-12 2004-01-22 Matsushita Electric Ind Co Ltd インターポーザ、半導体実装体、インターポーザの製造方法および半導体実装体の製造方法
JP2004095851A (ja) * 2002-08-30 2004-03-25 Ngk Spark Plug Co Ltd 配線基板
US6897544B2 (en) 2002-10-29 2005-05-24 Shinko Electric Industries Co., Ltd. Capacitor and manufacturing method thereof, semiconductor device and substrate for a semiconductor device
US7223652B2 (en) 2002-10-29 2007-05-29 Shinko Electric Industries Co., Ltd. Capacitor and manufacturing method thereof, semiconductor device and substrate for a semiconductor device
US6998308B2 (en) 2002-10-29 2006-02-14 Shinko Electric Industries Co., Ltd. Substrate for carrying a semiconductor chip and a manufacturing method thereof
US7084006B2 (en) 2002-11-11 2006-08-01 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
US6930392B2 (en) 2002-11-11 2005-08-16 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
JP2004172293A (ja) * 2002-11-19 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
US7115931B2 (en) 2003-02-26 2006-10-03 Shinko Electric Industries Co., Ltd Capacitor element, manufacturing method therefor, semiconductor device substrate, and semiconductor device
JP2004259988A (ja) * 2003-02-26 2004-09-16 Shinko Electric Ind Co Ltd キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置
US7341919B2 (en) 2003-02-26 2008-03-11 Shinko Electric Industries Co., Ltd. Capacitor element, manufacturing method therefor, semiconductor device substrate, and semiconductor device
US7078269B2 (en) * 2003-03-05 2006-07-18 Shinko Electric Industries Co., Ltd. Substrate fabrication method and substrate
US7161242B2 (en) 2003-03-17 2007-01-09 Shinko Electric Industries Co., Ltd. Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element
US7709942B2 (en) 2003-06-03 2010-05-04 Casio Computer Co., Ltd. Semiconductor package, including connected upper and lower interconnections
US7615411B2 (en) 2003-06-03 2009-11-10 Casio Computer Co., Ltd. Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof
EP1636842B1 (en) * 2003-06-03 2011-08-17 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
JP2005039094A (ja) * 2003-07-16 2005-02-10 Dt Circuit Technology Co Ltd 半導体チップ内蔵配線板、半導体チップ内蔵配線板の製造方法
US11716816B2 (en) 2003-09-18 2023-08-01 Imberatek, Llc Method for manufacturing an electronic module and electronic module
US10798823B2 (en) 2003-09-18 2020-10-06 Imberatek, Llc Method for manufacturing an electronic module and electronic module
US7038904B2 (en) 2003-10-22 2006-05-02 Shinko Electric Industries Co., Ltd. Capacitor and method of producing same
US7563640B2 (en) 2003-11-10 2009-07-21 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
USRE43380E1 (en) 2003-11-10 2012-05-15 Teramikros, Inc. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
JP2005142466A (ja) * 2003-11-10 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
US7368813B2 (en) 2003-11-10 2008-05-06 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7692282B2 (en) 2003-11-10 2010-04-06 Casio Computer Co., Ltd Semiconductor device including semiconductor element surrounded by an insulating member wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
JP2005158999A (ja) * 2003-11-26 2005-06-16 Casio Comput Co Ltd 半導体装置
JP2005228901A (ja) * 2004-02-13 2005-08-25 Renesas Technology Corp 半導体装置
JP2005286112A (ja) * 2004-03-30 2005-10-13 Airex Inc プリント配線板及びその製造方法
US7608480B2 (en) 2004-03-31 2009-10-27 Casio Computer Co., Ltd. Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
JP2005317868A (ja) * 2004-04-30 2005-11-10 Sony Corp 半導体装置およびその製造方法
US8240032B2 (en) 2004-06-15 2012-08-14 Imbera Electronics Oy Method for manufacturing an electronics module comprising a component electrically connected to a conductor-pattern layer
JP4838795B2 (ja) * 2004-07-01 2011-12-14 エプコス アクチエンゲゼルシャフト 高信頼性のはんだ付けコンタクトを備えた電気的な多層構成素子
JP2008504700A (ja) * 2004-07-01 2008-02-14 エプコス　アクチエンゲゼルシャフト 高信頼性のはんだ付けコンタクトを備えた電気的な多層構成素子
JP2006140194A (ja) * 2004-11-10 2006-06-01 Sony Corp 半導体装置およびその製造方法
US8863378B2 (en) 2005-06-03 2014-10-21 Ngk Spark Plug Co., Ltd. Method for manufacturing a wiring board
US8225499B2 (en) 2005-06-16 2012-07-24 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
US11134572B2 (en) 2005-06-16 2021-09-28 Imberatek, Llc Circuit board structure and method for manufacturing a circuit board structure
US11792941B2 (en) 2005-06-16 2023-10-17 Imberatek, Llc Circuit board structure and method for manufacturing a circuit board structure
US8581109B2 (en) 2005-06-16 2013-11-12 Imbera Electronics Oy Method for manufacturing a circuit board structure
US8240033B2 (en) 2005-06-16 2012-08-14 Imbera Electronics Oy Method for manufacturing a circuit board
US9622354B2 (en) 2005-06-16 2017-04-11 Ge Embedded Electronics Oy Method for manufacturing a circuit board structure
JP2010103548A (ja) * 2005-10-04 2010-05-06 Samsung Electro-Mechanics Co Ltd 電子素子を内蔵した印刷回路基板及びその製造方法
JP2007103789A (ja) * 2005-10-06 2007-04-19 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US8692132B2 (en) 2005-10-14 2014-04-08 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
CN101288350B (zh) * 2005-10-14 2012-11-07 揖斐电株式会社 多层印刷线路板及其制造方法
US9027238B2 (en) 2005-10-14 2015-05-12 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
US8973259B2 (en) 2005-10-14 2015-03-10 Ibiden Co., Ltd. Method for manufacturing a multilayered circuit board
US8912451B2 (en) 2005-10-14 2014-12-16 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5188816B2 (ja) * 2005-12-16 2013-04-24 イビデン株式会社 多層プリント配線板およびその製造方法
US8705248B2 (en) 2005-12-16 2014-04-22 Ibiden Co., Ltd. Multilayer printed circuit board
KR101049389B1 (ko) 2005-12-16 2011-07-14 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조 방법
US7929313B2 (en) 2005-12-16 2011-04-19 Ibiden Co., Ltd. Method of manufacturing multilayer printed circuit board
US7957154B2 (en) 2005-12-16 2011-06-07 Ibiden Co., Ltd. Multilayer printed circuit board
WO2007069789A1 (ja) * 2005-12-16 2007-06-21 Ibiden Co., Ltd. 多層プリント配線板およびその製造方法
US8320135B2 (en) 2005-12-16 2012-11-27 Ibiden Co., Ltd. Multilayer printed circuit board
JP2008028200A (ja) * 2006-07-21 2008-02-07 Matsushita Electric Works Ltd 立体回路部品およびその製造方法
JPWO2008069260A1 (ja) * 2006-11-30 2010-03-25 三洋電機株式会社 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ
JP4932912B2 (ja) * 2006-12-13 2012-05-16 インテル コーポレイション パッシブ埋設構造の上部導電層に対するブリッジ相互接続を有する小型電子装置、およびこれを製作する方法
JP2010512667A (ja) * 2006-12-13 2010-04-22 インテル コーポレイション パッシブ埋設構造の上部導電層に対するブリッジ相互接続を有する小型電子装置、およびこれを製作する方法
WO2008072684A1 (ja) * 2006-12-14 2008-06-19 Tama-Tlo Ltd. 蓄電池
WO2009093343A1 (ja) 2008-01-25 2009-07-30 Ibiden Co., Ltd. 多層配線板およびその製造方法
JP4876173B2 (ja) * 2008-01-25 2012-02-15 イビデン株式会社 多層配線板およびその製造方法
US8168893B2 (en) 2008-01-25 2012-05-01 Ibiden, Co., Ltd. Multilayer wiring board with concave portion for accomodating electronic component
JP2009200389A (ja) * 2008-02-25 2009-09-03 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2008153699A (ja) * 2008-03-10 2008-07-03 Fujitsu Ltd 半導体装置及びその製造方法
JP2009238850A (ja) * 2008-03-26 2009-10-15 Dainippon Printing Co Ltd 電子部品実装配線板、電子部品実装配線板の電磁ノイズ除去方法、及び電子部品実装配線板の製造方法
TWI460844B (zh) * 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
JP2010251367A (ja) * 2009-04-10 2010-11-04 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
JP2010272563A (ja) * 2009-05-19 2010-12-02 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
JP2011142286A (ja) * 2010-01-06 2011-07-21 Samsung Electro-Mechanics Co Ltd 電子部品内蔵型プリント基板およびその製造方法
JP2013012699A (ja) * 2011-05-27 2013-01-17 Taiyo Yuden Co Ltd 多層基板
US8735732B2 (en) 2011-05-27 2014-05-27 Taiyo Yuden Co., Ltd. Multilayer substrate
JP2013146062A (ja) * 2011-05-27 2013-07-25 Taiyo Yuden Co Ltd Ｒｆモジュール
US9107305B2 (en) 2011-05-27 2015-08-11 Taiyo Yuden Co., Ltd. Multilayer substrate
JP2013004866A (ja) * 2011-06-20 2013-01-07 Dainippon Printing Co Ltd 部品内蔵基板
US9167702B2 (en) 2011-09-28 2015-10-20 Ngk Spark Plug Co., Ltd. Method of manufacturing wiring substrate having built-in component
TWI602481B (zh) * 2011-12-30 2017-10-11 三星電機股份有限公司 嵌入電子元件之印刷電路板及其製造方法
JP2013140955A (ja) * 2011-12-30 2013-07-18 Samsung Electro-Mechanics Co Ltd 部品組込み型印刷回路基板及びその製造方法
US10777360B2 (en) 2012-01-17 2020-09-15 Rohm Co., Ltd. Chip capacitor and method for manufacturing the same
JP2019145828A (ja) * 2012-01-17 2019-08-29 ローム株式会社 チップコンデンサ
JP2013222946A (ja) * 2012-04-19 2013-10-28 Dainippon Printing Co Ltd 部品内蔵配線基板、及び部品内蔵配線基板の放熱方法
JP2012212951A (ja) * 2012-08-10 2012-11-01 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
JP2014056925A (ja) * 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2013051441A (ja) * 2012-11-27 2013-03-14 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
TWI562321B (en) * 2013-09-27 2016-12-11 Intel Corp Magnetic field shielding for packaging build-up architectures
US20150245548A1 (en) * 2014-02-26 2015-08-27 Sparton Corporation Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials
JP2016046517A (ja) * 2014-08-20 2016-04-04 インテル・コーポレーション キャプダクタアセンブリに関連する技術及び構成
TWI572268B (zh) * 2014-10-13 2017-02-21 欣興電子股份有限公司 中介板及其製造方法
JP2017199792A (ja) * 2016-04-27 2017-11-02 オムロン株式会社 電子装置およびその製造方法
TWI629929B (zh) * 2016-04-27 2018-07-11 歐姆龍股份有限公司 電子裝置及其製造方法
WO2017187865A1 (ja) * 2016-04-27 2017-11-02 オムロン株式会社 電子装置およびその製造方法
CN111050463A (zh) * 2016-04-27 2020-04-21 欧姆龙株式会社 电子装置及其制造方法
US10375867B2 (en) 2016-04-27 2019-08-06 Omron Corporation Electronic device and method for producing same
EP3550942A4 (en) * 2016-12-02 2020-01-01 Toppan Printing Co., Ltd. ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING ELECTRONIC COMPONENT
CN109964544B (zh) * 2016-12-02 2023-02-24 凸版印刷株式会社 电子部件以及电子部件制造方法
US11412615B2 (en) 2016-12-02 2022-08-09 Toppan Printing Co., Ltd. Electronic component and method of producing electronic component
CN109964544A (zh) * 2016-12-02 2019-07-02 凸版印刷株式会社 电子部件以及电子部件制造方法
CN107946249A (zh) * 2017-11-22 2018-04-20 华进半导体封装先导技术研发中心有限公司 一种扇出型晶圆级芯片封装结构及封装方法
US10468570B2 (en) 2017-12-11 2019-11-05 Unimicron Technology Corp. Circuit board and method for manufacturing the same
TWI642335B (zh) * 2017-12-11 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
US10790255B2 (en) 2018-09-27 2020-09-29 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR102427643B1 (ko) 2018-09-27 2022-08-01 삼성전자주식회사 팬-아웃 반도체 패키지
CN110957292A (zh) * 2018-09-27 2020-04-03 三星电子株式会社 扇出型半导体封装件
KR20200035600A (ko) * 2018-09-27 2020-04-06 삼성전자주식회사 팬-아웃 반도체 패키지
CN110957292B (zh) * 2018-09-27 2024-02-09 三星电子株式会社 扇出型半导体封装件
JP2020047939A (ja) * 2019-12-05 2020-03-26 オムロン株式会社 電子装置およびその製造方法
CN112599493A (zh) * 2020-12-22 2021-04-02 珠海越亚半导体股份有限公司 一种两面嵌埋玻璃基板及其制造方法

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