JP4332533B2 - キャパシタ内蔵型プリント回路基板およびその製造方法 - Google Patents

キャパシタ内蔵型プリント回路基板およびその製造方法 Download PDF

Info

Publication number
JP4332533B2
JP4332533B2 JP2006056022A JP2006056022A JP4332533B2 JP 4332533 B2 JP4332533 B2 JP 4332533B2 JP 2006056022 A JP2006056022 A JP 2006056022A JP 2006056022 A JP2006056022 A JP 2006056022A JP 4332533 B2 JP4332533 B2 JP 4332533B2
Authority
JP
Japan
Prior art keywords
layer
circuit board
built
printed circuit
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006056022A
Other languages
English (en)
Other versions
JP2006245588A (ja
Inventor
アン・ジンヨン
ファン・チョルソン
キム・ソングン
リュ・チャンソプ
ジョ・ソクヒョン
ジョン・ホシク
Original Assignee
三星電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電機株式会社 filed Critical 三星電機株式会社
Publication of JP2006245588A publication Critical patent/JP2006245588A/ja
Application granted granted Critical
Publication of JP4332533B2 publication Critical patent/JP4332533B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D29/00—Independent underground or underwater structures; Retaining walls
    • E02D29/02—Retaining or protecting walls
    • E02D29/0258—Retaining or protecting walls characterised by constructional features
    • E02D29/0266—Retaining or protecting walls characterised by constructional features made up of preformed elements
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D29/00—Independent underground or underwater structures; Retaining walls
    • E02D29/02—Retaining or protecting walls
    • E02D29/0225—Retaining or protecting walls comprising retention means in the backfill
    • E02D29/0241—Retaining or protecting walls comprising retention means in the backfill the retention means being reinforced earth elements
    • E—FIXED CONSTRUCTIONS
    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D2600/00—Miscellaneous
    • E02D2600/20—Miscellaneous comprising details of connection between elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H05K1/095—Dispersed materials, e.g. conductive pastes or inks for polymer thick films, i.e. having a permanent organic polymeric binder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/957—Making metal-insulator-metal device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making
    • Y10T29/435—Solid dielectric type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Civil Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Life Sciences & Earth Sciences (AREA)
  • Mining & Mineral Resources (AREA)
  • Paleontology (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Structural Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、キャパシタ内蔵型プリント回路基板およびその製造方法に係り、より具体的には、高い静電容量を有するセラミック材料を用いてアトミック・レイヤ・デポジッション（ＡＬＤ：atomic layer deposition)法で誘電層を形成することにより、デカップリングチップキャパシタの静電容量に相応する高誘電率を持つキャパシタを内蔵したプリント回路基板およびその製造方法に関する。
現在まで、大部分のプリント回路基板（ＰＣＢ）の表面には通常の不連続チップレジスタ(Discrete Chip Resistor)または通常の不連続チップキャパシタ(Discrete Chip Capacitor)を実装してあるが、最近、レジスタやキャパシタなどの受動素子を内蔵したプリント回路基板が開発されている。
この種の受動素子内蔵型プリント回路基板技術は、新規の材料（物質）と工程を用いて基板の外部あるいは内層にレジスタやキャパシタなどの受動素子を挿入して既存のチップレジスタおよびチップキャパシタの役割を代替する技術を意味する。言い換えれば、受動素子内蔵型プリント回路基板は、基板自体の内層あるいは外部に受動素子、例えばキャパシタが埋め込まれている形であって、プリント回路基板の大きさに関係なくキャパシタがプリント回路基板の一部として統合されていると、このようなキャパシタを「内蔵型キャパシタ(embedded(buried) capacitor」といい、このような基板を「キャパシタ内蔵型プリント回路基板(embedded capacitor printed circuit board)」という。このような内蔵型プリント回路基板の最も重要な特徴は、キャパシタがプリント回路基板の一部分として元々から備えられているため、基板の表面に実装する必要がないことである。
一方、現在までのキャパシタ内蔵型プリント回路基板技術は、３つの方法に大別されるが、以下にこれについて詳細に説明する。
一つ目は、重合体キャパシタペーストを塗布し、熱硬化、すなわち乾燥させてキャパシタを実現する重合体厚膜型(polymer thick film type)キャパシタを実現する方法である。この方法は、プリント回路基板の内層に重合体キャパシタペーストを塗布し、これを乾燥させた後電極を形成するように銅ペーストをプリント及び乾燥させることにより、内蔵型キャパシタを製造する。
二つ目は、セラミック充填感光性樹脂(ceramic filled photo-dielectric resin)をプリント回路基板にコートして不連続内蔵型キャパシタ(embedded discrete type capacitor)を実現する方法であって、米国Ｍｏｔｏｒｏｌａ社が関連特許技術を保有している（特許文献１参照）。この方法は、セラミック粉末(ceramic powder)含有の感光性樹脂を基板にコートした後、銅箔を積層させてそれぞれの上部電極および下部電極を形成し、その後回路パターンを形成し、感光性樹脂をエッチングして不連続キャパシタを実現する。
三つ目は、プリント回路基板の表面に実装されたデカップリングキャパシタを代替し得るように、キャパシタンス特性を有する別途の誘電体をプリント回路基板の内層に挿入してキャパシタを実現する方法であって、米国Ｓａｎｍｉｎａ社が関連特許技術を保有している（特許文献２、特許文献３および特許文献４参照）。この方法は、プリント回路基板の内層に、電源電極および接地電極からなるキャパシタンス特性を有する別途の誘電体を挿入し、電源分散型デカップリングキャパシタ(Power distributed decoupling capacitor)を実現している。
前述した３つの技術に対してそれぞれ様々な工程が開発されており、各工程によって実現方法が異なるが、現在のキャパシタ内蔵型プリント回路基板の市場はあまり大きく形成されていない。したがって、全世界的にこれらの技術に対する標準化は未だ行われておらず、商用化に使用される程度の工程技術は未だ開発中にある実情である。
前述した従来の技術に係る内蔵型キャパシタは、キャパシタが基板の内部に挿入されているため、チップキャパシタが占有していた面積を減らすことができるため、チップの実装密度を高めることができるうえ、表面にチップキャパシタを実装（ＳＭＴ）する必要がないという長所がある。また、従来の技術によれば、高周波で素子間の接続距離が長くて電気的寄生成分を誘発して製品の電気的な性能を低下させるとともに、半田付けなどによる接続数が多くなることにより製品の信頼性にも問題が引き起こしたが、内蔵型キャパシタを使用すると、素子間の接続長さが短くなって電気的寄生成分を減少させ、その結果電気的性能の向上を期待することができる。
ところが、従来の技術に係るキャパシタ内蔵型プリント回路基板の内蔵型キャパシタに使用される材料は、重合体材料であり、或いは感光性樹脂にセラミックが充填された形であって、プリント回路基板工法への適用には適するが、チップキャパシタの役割を行うには誘電容量値があまり足りないという問題点があった。
高容量のキャパシタを実現するには、誘電体の誘電定数が高くなければならず、誘電体厚さが薄ければ薄いほど、そして表面積が広ければ広いほど高い容量を有するキャパシタを得ることができる。
例えば、３Ｍ社に特許が与えられた特許文献５には、電源電極と接地電極として用いられる銅箔の間に、ＢａＴｉＯ３セラミック粉末とエポキシあるいはポリイミドのような熱硬化性プラスチックとを混合した合成物形態の厚さ０．５〜１０μｍの厚膜型(Thick Film Type)誘電体層を形成してなる内蔵型キャパシタが開示されている。前記特許文献５による内蔵型キャパシタは、銅箔の表面粗さが１０〜３００ｎｍであり、誘電体層の単位面積当たりの静電容量値が１０ｎＦ／ｉｎ２であり、接着強度が３１ｂ／ｉｎｃｈ以上である特性を持つ。
このように従来の技術に係る内蔵型キャパシタ値の単位面積当たりの静電容量値は約０．５〜１ｎＦ／ｉｎ２または１０ｎＦ／ｉｎ２を持つが、これは、一般に用いられているデカップリング用不連続チップキャパシタの１００ｎＦ／ｉｎ２と比較して相当低い数値であって、高い静電容量を有する内蔵型キャパシタ技術の実現に多くの限界がある。
一方、従来の技術に係る内蔵型キャパシタの実現の際に使用される高誘電体物質および工程条件などを表１に簡略にまとめて示した。
Figure 0004332533
表１に示すように、高誘電率を持つ誘電体セラミック物質は、高温の結晶化過程が必須的に要求されるため、このような高温の工程温度では樹脂基板の変形が発生するおそれがあって、実質的にプリント回路基板に適用することが難しく、また、相対的に低温条件で成膜が可能な場合にはプリント回路基板のような大面積への適用が難しいという欠点がある。
したがって、従来のキャパシタ内蔵型プリント回路基板のシートタイプ内蔵型キャパシタに比較して誘電容量値に優れるうえ、比較的低温の工程温度で大面積への成膜が可能なキャパシタ内蔵型プリント回路基板の製造技術が至急要求されている実情である。
米国特許第６，３４９，４５６号明細書 米国特許第５，０７９，０６９号明細書 米国特許第５，２６１，１５３号明細書 米国特許第５，８００，５７５号明細書 米国特許第６，２７４，２２４号明細書
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、セラミック物質と高分子または樹脂との複合材料ではない誘電体セラミックを用いて単原子層を制御する化学反応によって内蔵型キャパシタを製作することにより、大きい誘電容量値の実現が可能なキャパシタ内蔵型プリント回路基板およびその製造方法を提供することにある。
本発明の他の目的は、樹脂基板の変形を起こさない低温で大面積への誘電体物質の成膜が可能なキャパシタ内蔵型プリント回路基板およびその製造方法を提供することにある。
上記目的を解決するために、本発明のある観点によれば、（ａ）両面銅張積層板の外層に、下部電極および回路パターンを含む第１回路層を形成する工程と、（ｂ）前記第１回路層上にＡＬＤ法によってアルミナ（Ａｌ２Ｏ３）膜を蒸着して誘電体層を形成する工程と、（ｃ）前記誘電体層上に、上部電極及び回路パターンを含む第２回路層を形成する工程と、（ｄ）前記第２回路層上に片面銅張積層板を積層する工程と、（ｅ）前記片面銅張積層板の所定の部位にブラインドビアホール(Blind via-hole：ＢＶＨ)およびスルーホール(Through hole：ＴＨ)を加工する工程と、（ｆ）前記ブラインドビアホールおよびスルーホールにメッキを施して層間を連結する工程とを含むことを特徴とする、キャパシタ内蔵型プリント回路基板の製造方法が提供される。
また、上記目的を解決するために、本発明の他の観点によれば、（ａ）下部電極および回路パターンを含む第１回路層が形成される両面銅張積層板と、（ｂ）前記銅張積層板の第１回路層上にＡＬＤ法によってアルミナ膜を蒸着して形成する誘電体層と、（ｃ）前記誘電体層上に形成され、上部電極および回路パターンを含む第２回路層と、（ｄ）前記第２回路層上に積層される片面銅張積層板と、（ｅ）前記片面銅張積層板の所定の部位に加工されるブラインドビアホールおよびスルーホールと、（ｆ）前記ブラインドビアホールおよびスルーホールにメッキされて形成されるメッキ層とを含む、キャパシタ内蔵型プリント回路基板が提供される。
前述したように、本発明によれば、従来の技術に係るシートタイプ内蔵型キャパシタの複合材料ではなくアルミナ誘電体セラミックを蒸着してキャパシタを製作することにより、大きい誘電容量値を発現させることができる。また、樹脂基板であるプリント回路基板の変形を起こさない低温で誘電体層の成膜が可能であり、単原子層を制御する化学反応法を用いることにより大面積（４０５×５１０）への成膜が可能である。
また、本発明によれば、プリント回路基板銅箔層の表面粗さに起因して広い表面積を確保することができるため、高静電容量値を有しかつ基板の同一面積当たりより高い静電容量を有する内蔵型キャパシタを実現することができる。
また、本発明によれば、プリント回路基板の工程に適した両面同時蒸着が可能であり、これはリードタイム(Lead time)の短縮、コストの節減および生産性の向上といった効果に繋がる。なお、本発明によってＡＬＤ法を用いて形成されるアルミナ誘電体薄膜は、均一性に優れるため、キャパシタの応用分野においてデカップリング用の適用だけでなく、温度特性（ＣＯＧ）が非常に重要な信号整合用にも適用可能である。
以下に添付図面を参照しながら、本発明についてより具体的に説明する。
前述したように、本発明は、内蔵型キャパシタの実現の際に使用される誘電体層材料およびその成膜過程を改善したキャパシタ内蔵型プリント回路基板およびその製造方法に関するものである。
従来の技術では、エポキシと高誘電率のフィラー(High Dk filler)とからなる複合材料を内蔵型キャパシタの誘電層材料として用いて誘電体層を形成するが、本発明では、誘電体セラミック材料を直接使用してＡＬＤ法によって誘電体層を形成する。
一般に、誘電体セラミックの場合、結晶形成のために相当高温（＞５００℃）の工程温度を必須的に伴わなければならない。よって、導体基板とは異なり、樹脂基板からなるプリント回路基板上では、このような誘電体セラミックを用いた成膜が不可能である。
また、通常のプリント回路基板の場合、デラミネーション(Delamination)を防止するために、図１に示すように、表面に粗さＲａ（＞０．４μｍ）を有する銅張積層板(Copper clad laminate：ＣＣＬ)が使用されているが、このようなプリント回路基板の表面の段差特性を克服するためには表面に形成される膜の膜厚が厚くなければならず、これにより誘電容量値が低くなるという問題点がある。
特に、信号整合用キャパシタの応用に使用するためには、温度特性を示すＣＯＧ値が−５５℃〜＋１２５℃の温度領域で±３０ｐｐｍ／℃の静電容量変化率を持たなければならない。
ところが、現在、厚膜型内蔵キャパシタの場合、誘電体材料として用いられるエポキシとセラミックフィラーの材料特性上、±１５％の高い温度特性公差(tolerance)をもっているため、ＣＯＧを満足させていない。
一方、半導体工程で広く用いられるＡＬＤ法は、原料物質の極端的な表面反応を用いて熱分解温度以下で行われるため、優れたステップカバレージを有しかつ工程温度が相対的に比較的低いという長所がある。また、ＡＬＤ法は、単原子層を制御する工程なので、厚さ偏差が少なくて（±１％）高い静電容量公差を持つ。
このような背景の下で、本出願人は、高誘電率を持つ誘電体セラミックの中でもアルミナ（Ａｌ２Ｏ３）と特定してＡＬＤ法を用いて誘電体層を形成することにより、原料物質の極端的な表面反応を用いて、既存の通常の誘電体セラミックに要求される高温の工程条件ではなく低温の工程温度（２５〜２５０℃）でもアルミナの高誘電率特性を発現させることができるため、実質的に基板の変形を起こさない温度範囲で高静電容量特性を有しかつ優れたステップカバレージを有する内蔵型キャパシタの誘電体層を大面積で形成することができるという事実を見い出した。
すなわち、下部電極の形成された銅張積層板上にＡＬＤ法によって高誘電物質のアルミナ膜を数十〜数千Åの厚さに成膜することにより、数百〜数千ｎＦ／ｉｎｃｈ２以上の静電容量値を有する誘電体層を形成し、次いで上部電極を形成した後、プリント基板工程で直接積層するビールドアップ工程を行うことができるという利点がある。
これと関連して、図２には本発明の方法によってＡＬＤ法を用いてプリント回路基板の銅箔層の表面粗さに応じて優れたステップカバレージで形成されたアルミナ蒸着膜の模式図を示した。上述したように、ＡＬＤ法によって優れたステップカバレージでアルミナ膜を蒸着させることにより、アルミナ膜蒸着前の銅箔層の表面粗さ（約０．３〜０．５μｍ）がアルミナ膜の蒸着後にも変わりなく約０．３〜０．５μｍと保たれて広い表面積を確保することができるため、同じ厚さの誘電体層の形成の際にも相対的に高い静電容量を得ることができるという利点がある。
本発明によれば、前記約０．３〜０．５μｍの表面粗さ（Ｒａ）を有する銅張積層板に化学的エッチングなどによって約１〜５μｍの粗さ（Ｒａ）をさらに与えることにより表面積を広めてより高い静電容量値を得ることができる。
一方、報告された文献によれば、図３に示すように、Ｓｉ基板上にＡＬＤ法で蒸着されたＡｌ２Ｏ３薄膜のＣＯＧを調査した結果、１ＭＨｚで測定した値が４１ｐｐｍ／℃を、１００ＫＨｚで測定された値が１００ｐｐｍ／℃を示す。これは、使用周波数が高くなるにつれてＣＯＧ値は減少することを示しており、また、信号整合用キャパシタの応用分野を高周波領域で使用すれば十分に適用可能であることを示唆する。
このようなＡＬＤ法を用いたアルミナ薄膜の特性は、本発明の方法によって形成される内蔵型キャパシタをデカップリングキャパシタ(Decoupling capacitor)だけでなく信号整合用キャパシタ(Signal matching capacitor)に応用することも可能にする。
この他にも、本発明の大きい改善点の一つは、大面積（４０５×５１０）への誘電体層成膜が可能なことである。すなわち、単原子層の制御が可能でガスの化学的反応を用いるＡＬＤ法を適用することにより、プリント回路基板の工程で使用するパネルサイズ(Panel size)への誘電体層の成膜が十分可能である。
また、本発明では、アルミナ原料物質としてトリメチルアルミニウム(ＴＭＡ、Ａｌ（ＣＨ３）３)ガスを用いて銅張積層板の両面でＴＭＡの化学反応によって反応させて同時に両面蒸着が可能なので、高生産性によりプリント回路基板工程のビールドアップが進行可能であるという利点がある。
より具体的には、前記アルミナ膜は、トリメチルアルミニウムをソースガスとし、基板の温度を２５〜２５０℃、好ましくは１００〜２００℃、最も好ましくは１２０〜１５０℃に保ってＡＬＤ法で蒸着して形成される。この際、前記基板温度が２５℃未満の場合には、アルミナ膜の誘電体としての特性が十分発現されないため、目的の高誘電容量値を達成することができないという欠点があり、前記基板温度が２５０℃超過の場合には、樹脂基板の変形が生ずるおそれあり、高誘電容量値の達成のための効率に対比して経済的な面で不利であって好ましくない。
また、前記アルミナ蒸着膜は、順次流入される（ｉ）トリメチルアルミニウムと、（ii）Ｈ２Ｏ、Ｈ２Ｏプラズマ、Ｏ２プラズマまたはＯ３酸化剤のソースガスを用いてＡＬＤ法を繰り返し行うことにより、所定の厚さを持つように形成される。ここで、前記各ソースガスの流入の後には、パージング(purging)のために通常の不活性気体、例えばＡｒが流入される。
このようにして形成されるアルミナ膜の膜厚が５０〜５０００Å、好ましくは１００〜７５０Åであることが、高誘電容量値を達成するための効率に対比して経済的な面で適する。一方、このように基板全体に蒸着されて形成されるアルミナ膜は、必要に応じて、下部電極上でキャパシタとして適用される一部分にのみ形成されるように、所定の部位を通常のエッチング液またはドライエッチングによってエッチングして除去することにより、接合信頼性を向上させることができる。
ここで、前記エッチング過程は、ウェットエッチング工程またはドライエッチング工程で行われる。前記ウェットエッチング工程は、通常のプリント回路基板工程で行われるように、所定のパターンでドライフィルムを覆い、露光及び現像工程によってエッチングすべき部分のみをオープンした後、アルミナエッチング液でエッチングして行われる。また、ドライエッチング工程は、イオンビームまたはプラズマを用いてアルミナを削ることにより行われる。特に、前記ドライエッチング工程は、主にＲＩＥという装備を用いて真空圧で行うことができるという利点がある。
上述した本発明のＡＬＤ法によって銅張積層板上にアルミナ膜を蒸着する原理を図４に模式的に示したので、図４を参照してアルミナ膜の蒸着原理を模式的に説明すると、次の通りである。
（１）導入されたＡｌ（ＣＨ３）３ガスは、プリント回路基板上に全体的に下記化学反応（１）で化学吸着される。
Ａｌ（ＣＨ３）３＋Ｃｕ２（ＯＨ）→Ａｌ（ＣＨ３）２＋Ｃｕ２Ｏ＋ＣＨ４ ・・・(１)
（２）パージングガス、例えばＡｒガスのパージ(Purge)によってＡｌ前駆体の１層のみを基板に残す。
（３）酸化剤、例えばＯ３ガスの導入によって前駆体とＯ３ガスとが化学反応して生成されたＡｌ２Ｏ３が基板上に下記化学反応（２）によって化学吸着される。
２Ａｌ（ＣＨ３）３＋Ｏ３→Ａｌ２Ｏ３＋２Ｃ２Ｈ６ ・・・（２）
（４）Ａｒガスのパージによって不要な２Ｃ２Ｈ６を除去し、基板上にＡｌ２Ｏ３の１層のみを形成する。
（５）サイクル：（１）〜（４）工程を反復適用して所望の厚さにする。
参考まで、本発明の方法によって実際銅張積層板上にＡＬＤ法を用いてＡｌ２Ｏ３薄膜を形成し、上部電極としてＰｔ膜を蒸着した後、電気的特性を測定してその結果を図５〜図７にそれぞれ示した。
図５は銅張積層板の銅箔上に蒸着されたＡｌ２Ｏ３薄膜の印加電圧による電荷蓄積容量を示したグラフであり、図６は銅張積層板の銅箔上に蒸着されたＡｌ２Ｏ３薄膜の印加電圧による誘電損失係数を示したグラフであり、図７は銅張積層板の銅箔上に蒸着されたＡｌ２Ｏ３薄膜の印加電圧による漏洩電流特性を示したグラフである。
図５および図６から確認されるように、銅箔上に形成されたＡｌ２Ｏ３薄膜の静電容量は印加電圧による差が大きくない均一な様子を示し、損失係数も通常のスパッタリング法またはゾルーゲル工法を用いた場合（＞０．１）と比較して低い値を有し、印加電圧に応じて一定の様子を示す。この際、測定したＡｌ２Ｏ３薄膜の誘電率は、約７Ｖ程度であって、バルクＡｌ２Ｏ３の誘電率とほぼ同様の結果を示す。また、図７を参照すると、絶縁破壊電圧(break down voltage)は約±２０〜３０Ｖ程度であって、約４〜５ＭＶ／ｃｍの高い電気場が加えられたときに絶縁破壊が発生することを観察することができた。このような特性は、銅張積層板上にＡＬＤ工程を用いて誘電膜を形成したとき、Ｃｕ電極の激しい変形またはＣｕ電極界面層の劣化なしに誘電膜が成功的に蒸着されたことを意味する。 また、測定したＡｌ２Ｏ３薄膜の誘電率がバルクＡｌ２Ｏ３の誘電率とほぼ同様なのは、粗い表面を有するＣｕ基板の表面に均一に薄膜が形成されたことを意味する。
以上の実験結果は、Ｃｕ電極上にアルミナ誘電膜を形成する方法として原子層蒸着工程を用いることが非常に大きい長所であることを示し、ＡＬＤ工程を用いたキャパシタ内蔵型プリント回路基板製作の高い適用可能性を示す。
一方、本発明によれば、このような誘電体層形成工程の前に、銅層の酸化を防止するために、選択的な過程として、Ｐｔ、Ｉｒ、Ａｕ、Ｒｕ、Ｎｉ、Ａｌ、Ｗ、Ｍｏ、ＴａおよびＴｉからなる群から選択された少なくとも一つの金属、またはこれらの導電性酸化物又は導電性窒化物よりなる酸化防止層がさらに形成でき、その厚さは１０〜５００ｎｍであることが典型的である。
このように形成される本発明の誘電体層上に、例えば次の方法らのいずれか一つによって、下部電極に対向して位置する上部電極が形成できる。
第１の方法では、前記誘電体層上に、誘電体層と金属層との接着力および界面特性を向上させるために、無電解メッキ(electroless plating)法によってＮｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属シード層(seed layer)を薄く（例えば、１００Å〜５０００Å）形成した後、前記金属シード層に電解メッキ法で銅メッキ層（例えば、１０μｍ〜３０μｍ）を形成して金属層を形成する。次いで、前記金属層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する。
第２の方法では、前記誘電体層上にスクリーン印刷またはインクジェット法によって導電性ナノ金属としてのＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる導電性ペーストを塗布した後、所定の温度で乾燥させて金属層（例えば、１０〜５０μｍ）を形成する。その後、前記乾燥したペーストをマスク法でパターニングして上部電極および回路パターンを形成する。この方法は、上述した第１の方法と比較して露光、エッチングおよび現像などの工程なしに行うことができるため、工程時間の短縮およびコストの節減を図ることができるという利点がある。
第３の方法では、前記誘電体層にスパッタリング(sputtering)またはエバポレイション(evaporation)法によってＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属シート層（例えば、１００Å〜５０００Å）を形成した後、前記金属シート層に電解メッキ法で銅メッキ層（例えば、１０μｍ〜３０μｍ）を形成して誘電体層と金属層との接着力を向上させる。次いで、前記銅メッキ層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する。
第４の方法では、前記誘電体層上にＡＬＤ法によってＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属層（例えば、１００Å〜５０００Å）を形成した後、前記金属層上に所定のドライフィルムパターンを形成し、その後露光および現像によってエッチングして上部電極および回路パターンを形成する。特に、この方法を使用する場合、以前の工程でステップカバレージの優れたＡＬＤ法によって形成されたアルミナ薄膜の静電容量値と接合強度をより向上させることができるという利点がある。
第５の方法では、前記誘電体層にスパッタリングまたはエバポレイション(evaporation)法でＩＴＯまたはＲｕＯ２酸化金属シード層（例えば、１００Å〜５０００Å）を形成した後、前記酸化金属シード層に電解メッキ法で銅メッキ層（例えば、１０μｍ〜３０μｍ）を形成する。これにより、メッキ液の浸透などを防止して誘電体層と金属層との接合力を向上させる。次いで、前記銅メッキ層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する。
以下、図８Ａ〜図８Ｉを参照して本発明の好適な実施態様に係るキャパシタ内蔵型プリント回路基板の製造方法を説明する。
まず、銅箔の間に誘電体樹脂(dielectric resin)１０１が挟まれている両面銅張積層板の外層にドライフィルム(photo resist dry film)を積層した後、これを露光および現像し、前記銅箔の所定の部位（Ｆ）をエッチングし、キャパシタの下部電極１０２ａ〜１０２ｄと回路パターン１０３とを含む第１回路層を形成する（図８Ａ参照）。
この際、前記第１回路層形成工程の前に、表面積を広めるために銅張積層板の外層には化学的エッチングなどによって約１〜５μｍの粗さ（Ｒａ）をさらに与えることにより、静電容量値を向上させることができる。前記粗さを与えることは、ソフトエッチング(soft etching)処理、ブラック酸化(black oxide) 処理、ブラウン酸化(brown oxide)処理、ＡＢＣ(Acid base chemical)処理、セラミックバフ(ceramic buff)処理およびＺ−スクラビング(Z-scrubbing)処理のいずれか一つを用いてあるいはこれらを組み合わせて行うことができる。
次いで、前記エッチング部位（Ｆ）に絶縁材１０４ａ〜１０４ｃを充填させ、平坦化させる（図８Ｂ参照）。ここで、前記絶縁材１０４ａ〜１０４ｃの充填および平坦化は、例えば真空印刷法で行われる。すなわち、例えば、シルクからなるマスクを用いて前記エッチング部位（Ｆ）を真空チャンバー内でスクリーン法によって充填し、セラミックバッファで平坦化する。
その後、前記第１回路層上にＡＬＤ法によってアルミナ膜を蒸着して誘電体層１０５ａ、１０５ｂを形成する（図８Ｃ参照）。
ここで、選択的な過程として、前記誘電体層１０５ａ、１０５ｂ形成工程の前に、前記第１回路層上に、Ｐｔ、Ｉｒ、Ａｕ、Ｒｕ、Ｎｉ、Ａｌ、Ｗ、Ｍｏ、ＴａおよびＴｉよりなる群から選択された少なくとも一つの金属、またはこれらの導電性酸化物もしくは導電性窒化物からなる酸化防止層をさらに形成することにより、銅層１０２ａ〜１０２ｄ、１０３の酸化を防止することができる。
一方、前記誘電体層１０５ａ、１０５ｂは、トリメチルアルミニウム(ＴＭＡ)をソースガスとし、基板の温度を２５〜２５０℃、好ましくは１００〜２００℃、最も好ましくは１２０〜１５０℃に保ってＡＬＤ法によってアルミナ膜を蒸着して形成される。この際、前記基板温度が２５℃未満の場合は、アルミナ膜の誘電体としての特性が発現されないという欠点があり、前記基板温度が２５０℃超過の場合は、樹脂基板の変形が起こるおそれがあり、効率対比経済的な面で不利であって好ましくない。
前記誘電体層１０５ａ、１０５ｂは、順次流入される（ｉ）トリメチルアルミニウムと、（ii）Ｈ２Ｏ、Ｈ２Ｏプラズマ、Ｏ２プラズマまたはＯ３といった酸化剤のソースガスを用いてＡＬＤ法を繰り返し行うことにより、所定の厚さに形成される。ここで、前記各ソースガスの流入の後には、パージングのために通常の不活性気体、例えばＡｒを流入させる。
こうして形成される誘電体層１０５ａ、１０５ｂの厚さは５０〜５０００Å、好ましくは１００〜７５０Åであることが、高誘電容量値を達成するための効率対比経済的な面で適する。
ここで、本発明に係るキャパシタの誘電体物質として形成されるアルミナ膜１０５ａ、１０５ｂは、必要に応じて、前記下部電極１０２ａ〜１０２ｄ上の一部分にのみ形成されるように所定の部位がエッチングされて除去されてもよい。
前記エッチング過程は、ウェットエッチング工程またはドライエッチング工程で行われる。前記ウェットエッチング工程は、通常のプリント回路基板の工程で行われるように、所定のパターンでドライフィルムを覆い、エッチングしたい部分のみを露光および現像過程によってオープンした後、アルミナエッチング液でエッチングして行われる。また、前記ドライエッチング工程は、イオンビームまたはプラズマを用いてアルミナを削ることにより行われる。特に、前記ドライエッチング工程は、主にＲＩＥという装備を用いて真空圧で行うことができるという利点がある。
一方、このように形成されたアルミナ膜エッチング部位には、前記第１回路層で上述の如く絶縁材が真空印刷法で充填されて平坦化される。
次いで、前記誘電体層１０５ａ、１０５ｂ上に金属層１０６を形成した後（図８Ｄ参照）、前記誘電体層１０５ａ、１０５ｂを介して下部電極１０２ａ〜１０２ｄと対向して上部電極が形成されるように、前記金属層１０６上に所定のドライフィルムパターン１０７ａ〜１０７ｄを形成した後（図８Ｅ参照）、露光および現像によってエッチングし、下部電極１０２ａ〜１０２ｄに対向する上部電極１０６ａ〜１０６ｄ、および回路パターン（図示せず）を含む第２回路層を形成する（図８Ｆ参照）。
ここで、前記上部電極１０６ａ〜１０６ｄおよび回路パターンを含む第２回路層の形成方法は、特に限定されるものではないが、次の５つの方法のいずれか一つによって行われるのが好ましい。
第１の方法では、前記誘電体層上に、誘電体層と金属層との接着力および界面特性を向上させるために、無電解メッキ法でＮｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属シード層を薄く形成した後、前記金属シード層に電解メッキ法で銅メッキ層を形成して金属層を形成する。次いで、前記金属層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する。
第２の方法では、前記誘電体層上にスクリーン印刷またはインクジェット法で導電性ナノ金属としてのＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる導電性ペーストを塗布した後、所定の温度で乾燥させて金属層を形成する。その後、前記乾燥したペーストをマスク法でパターニングして上部電極および回路パターンを形成する。
第３の方法では、前記誘電体層にスパッタリングまたはエバポレイション法でＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属シート層を形成した後、前記金属シート層に電解メッキ方法で銅メッキ層を形成して誘電体層と金属層との接着力を向上させる。次いで、前記銅メッキ層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する。
第４の方法では、前記誘電体層上にＡＬＤ法によってＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属層を形成した後、前記金属層上に所定のドライフィルムパターンを形成し、その後露光および現像によってエッチングして上部電極および回路パターンを形成する。
第５の方法では、前記誘電体層にスパッタリングまたはエバポレイション法でＩＴＯまたはＲｕＯ２酸化金属シード層を形成した後、前記酸化金属シード層に電解メッキ法で銅メッキ層を形成する。これにより、メッキ液の浸透などを防止して誘電体層と金属層との接合力を向上させる。その後、前記銅メッキ層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する。
次いで、前記上部電極１０６ａ〜１０６ｄの形成されたキャパシタ層の上部にビールドアップ(Build-up)工程を用いて片面銅張積層板、例えば樹脂コートされた銅箔(Resin Coated Copper：ＲＣＣ)１０８ａ＋１０９ａ、１０８ｂ＋１０９ｂを積層する（図８Ｇ参照）。
その後、前記片面銅張積層板１０８ａ＋１０９ａ、１０８ｂ＋１０９ｂをレーザードリル(laser drill)を用いてブラインドビアホール１１１を形成し、機械式ドリル(Mechanical drill)を用いてスルーホール１１０を形成した後、無電解メッキによって前記ビアホール１１１およびスルーホール１１０をメッキする。この際、ビアホール１１１は上部電極１０６ａ〜１０２ｄ層と連結され、前記スルーホール１１０は下部電極１０２ａ〜１０２ｄ層とそれぞれ連結される（図８Ｈ参照）。
最後に、前記片面銅張積層板１０８ａ＋１０９ａ、１０８ｂ＋１０９ｂに回路パターン１１７を形成した後、互いに異なる動作電圧を有する複数の集積回路チップ１１２〜１１６を、前記分割された上部電極１０６ａ〜１０６ｄと下部電極１０２ａ〜１０２ｄに応じて、接地電極１０２ａ〜１０２ｄに共通に連結された電源分散型デカップリングキャパシタ（第２、３、４キャパシタ）と、接地電極に単独で連結された信号整合用キャパシタ（第１キャパシタ）に連結する。これにより、信号整合用キャパシタと電源分散型デカップリングキャパシタを内蔵したキャパシタ内蔵型多層プリント回路基板が形成される（図８Ｉ参照）。ここで、図面符号１１８は、前記集積回路１１２〜１１６と前記キャパシタとを連結するワイヤボンディングを示す。
このように、こうして形成されたキャパシタ内蔵型プリント回路基板の誘電体層が形成された層は、信号整合用キャパシタまたは集積回路チップのためのデカップリングキャパシタの役割をする。
前述したように、本発明によれば、高誘電率を有する誘電体セラミックの中でもアルミナと特定し、ＡＬＤ法を用いて誘電体層を形成することにより、原料物質の極端的な表面反応を用いて、既存の通常の誘電体セラミックに要求される高温の工程条件ではなく低温の工程温度（２５〜２５０℃）でもアルミナの高誘電率特性を発現させることができるため、実質的に基板の変形が起こらない温度範囲で数百〜数千ｎＦ／ｉｎｃｈ２以上の高静電容量特性を持つうえ、優れたステップカバレージを有する内蔵型キャパシタの誘電体層を大面積で形成することができる。
また、プリント回路基板銅張層の表面粗さに起因して広い表面積を確保することができるため、高静電容量値と共に基板の同一面積当たりより高い静電容量を有する内蔵型キャパシタを実現することができる。
ひいては、下部電極の形成された銅張積層板上にＡＬＤ法によって高誘電物質のアルミナ膜を数十〜数千Åの厚さに成膜することにより、高静電容量値を有する誘電体層を形成し、次いで上部電極を形成した後、プリント基板工程で直接積層するビールドアップ工程を行うことができるという利点がある。
以上、本発明を好適な実施態様によって詳細に説明したが、これは本発明を具体的に説明するためのもので、本発明に係るキャパシタ内蔵型プリント回路基板およびその製造方法は、これらに限定されず、本発明の技術的思想内において、当分野における通常の知識を有する者によってその変形または改良が可能である。
本発明の単純な変形ないし変更は全て本発明の領域に属するもので、本発明の具体的な保護範囲は特許請求の範囲によって明確になるであろう。
プリント回路基板銅箔の表面粗さを測定した写真である。 本発明に係るＡＬＤ法を用いて銅箔の表面に形成されるアルミナ薄膜の模式図である。 本発明に係るアルミナ薄膜の周波数による温度特性の変化を示したグラフである。 本発明のＡＬＤ法によって銅張積層板上にアルミナ膜を蒸着する原理を示した模式図である。 本発明の方法によって銅張積層板の銅箔上に蒸着されたＡｌ２Ｏ３薄膜の印加電圧による電荷蓄積容量を示したグラフである。 本発明の方法によって銅張積層板の銅箔上に蒸着されたＡｌ２Ｏ３薄膜の印加電圧による誘電損失係数を示したグラフである。 本発明の方法によって銅張積層板の銅箔上に蒸着されたＡｌ２Ｏ３薄膜の印加電圧による漏洩電流特性を示したグラフである。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。 本発明の好適な実施様態に係るキャパシタ内蔵型プリント回路基板の製造工程過程を説明するための工程断面図である。
符号の説明
１０１ 樹脂層
１０２ａ〜１０２ｄ 上部電極
１０３ 回路パターン
１０４ａ〜１０４ｃ 絶縁材
１０５ａ、１０５ｂ 誘電体層
１０６ 金属層
１０６ａ〜１０６ｄ 下部電極
１０７ａ〜１０７ｄ ドライフィルムパターン
１０８ａ＋１０９ａ、１０８ｂ＋１０９ｂ 片面銅張積層板
１１０ スルーホール
１１１ ブラインドビアホール
１１２〜１１６ 集積回路チップ
１１７ 回路パターン
１１８ ワイヤボンディング

Claims (32)

  1. （ａ）両面銅張積層板の外層に、下部電極および回路パターンを含む第１回路層を形成する工程と、
    （ｂ）前記第１回路層上にアトミック・レイヤ・デポジション（ＡＬＤ)法によってアルミナ（Ａｌ２Ｏ３）膜を蒸着して誘電体層を形成する工程と、
    （ｃ）前記誘電体層上に、上部電極及び回路パターンを含む第２回路層を形成する工程と、
    （ｄ）前記第２回路層上に片面銅張積層板を積層する工程と、
    （ｅ）前記片面銅張積層板の所定の部位にブラインドビアホール(ＢＶＨ)およびスルーホール(ＴＨ)を加工する工程と、
    （ｆ）前記ブラインドビアホールおよびスルーホールをメッキして層間を連結する工程とを含むことを特徴とする、キャパシタ内蔵型プリント回路基板の製造方法。
  2. 前記第１回路層形成工程の前に、両面銅張積層板の外層に１〜５μｍの粗さ（Ｒａ）を与える工程をさらに含むことを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  3. 前記粗さを与える工程は、ソフトエッチング(soft etching)処理、ブラック酸化(black oxide)処理、ブラウン酸化(brown oxide)処理、酸塩基（Acid base chemical)処理、セラミックバフ(ceramic buff)処理およびＺ−スクラビング(Z-scrubbing)処理のいずれか一つあるいはこれらの組み合わせで行うことを特徴とする、請求項２に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  4. 前記第１回路層形成工程は、
    （ｉ）両面銅張積層板の外層に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして下部電極および回路パターンを形成する工程と、
    （ii）前記エッチング部位に絶縁材を充填させ、平坦化させる工程とを含んでなることを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  5. 前記方法は、前記誘電体層形成工程の前に、前記第１回路層にＰｔ、Ｉｒ、Ａｕ、Ｒｕ、Ｎｉ、Ａｌ、Ｗ、Ｍｏ、ＴａおよびＴｉよりなる群から選択される少なくとも一つの金属、またはこれらの導電性酸化物もしくは導電性窒化物からなる酸化防止層を形成する工程をさらに含むことを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  6. 前記誘電体層形成工程は、トリメチルアルミニウム(trimethyl aluminum：ＴＭＡ)をソースガスとし、基板の温度を２５〜２５０℃に維持してＡＬＤ法によってアルミナ膜を蒸着して行うことを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  7. 前記基板温度は、１００〜２００℃に維持することを特徴とする、請求項６に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  8. 前記基板温度は、１２０〜１５０℃に維持することを特徴とする、請求項７に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  9. 前記誘電体層形成工程は、順次流入される（ｉ）トリメチルアルミニウムと、（ii）Ｈ２Ｏ、Ｈ２Ｏプラズマ、Ｏ２プラズマまたはＯ３酸化剤のソースガスを用いてＡＬＤ法を繰り返し行うことにより、所定の厚さを有するアルミナ膜を蒸着して行うが、ここで、前記各ソースガスの流入の後、パージングのための不活性気体を流入させることを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  10. 前記誘電体層形成工程は、
    （ｉ）前記蒸着されたアルミナ膜の所定の部位をエッチングし、前記下部電極上の一部分を除いた残り部分のアルミナ膜を除去する工程と、
    （ii）前記エッチング部位に絶縁材を充填させ、平坦化させる工程とをさらに含むことを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  11. 前記エッチングは、（ｉ）前記アルミナ膜上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして行うか、あるいは（ii）イオンビームまたはプラズマを用いてエッチングして行うことを特徴とする、請求項１０に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  12. 前記絶縁材充填および平坦化は、真空印刷法で行うことを特徴とする、請求項４または１０に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  13. 前記誘電体層は、５０〜５０００Åの厚さに形成することを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  14. 前記第２回路層形成工程は、
    （ｉ）前記誘電体層に無電解メッキ法によってＮｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属シード層を形成する工程と、
    （ii）前記金属シード層に電解メッキ法によって銅メッキ層を形成する工程と、
    （iii）前記銅メッキ層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する工程とを含んでなることを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  15. 前記第２回路層形成工程は、
    （ｉ）前記誘電体層にスクリーン印刷またはインクジェット法によってＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる導電性ペーストを塗布する工程と、
    （ii）前記ペーストを乾燥させる工程と、
    （iii）前記乾燥したペーストをマスク法によってパターニングして上部電極および回路パターンを形成する工程とを含んでなることを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  16. 前記第２回路層形成工程は、
    （ｉ）前記誘電体層にスパッタリングまたはエバポレイション法によってＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属シード層を形成する工程と、
    （ii）前記金属シード層に電解メッキ法によって銅メッキ層を形成する工程と、
    （iii）前記銅メッキ層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する工程と含んでなることを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  17. 前記第２回路層形成工程は、
    （ｉ）前記誘電体層にＡＬＤ法によってＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属層を形成する工程と、
    （ii）前記金属層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する工程と含んでなることを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  18. 前記第２回路層形成工程は、
    （ｉ）前記誘電体層にスパッタリングまたはエバポレイション法によってＩＴＯまたはＲｕＯ２酸化金属シード層を形成する工程と、
    （ii）前記酸化金属シード層に電解メッキ法によって銅メッキ層を形成する工程と、
    （iii）前記銅メッキ層上に所定のドライフィルムパターンを形成した後、露光および現像によってエッチングして上部電極および回路パターンを形成する工程と含んでなることを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  19. 前記片面銅張積層板は、ビールドアップ(Build up)工程を用いて積層することを特徴とする、請求項１に記載のキャパシタ内蔵型プリント回路基板の製造方法。
  20. （ａ）外層に下部電極および回路パターンを含む第１回路層が形成される両面銅張積層板と、
    （ｂ）前記銅張積層板の第１回路層上にＡＬＤ法によってアルミナ膜を蒸着して形成される誘電体層と、
    （ｃ）前記誘電体層上に形成され、上部電極および回路パターンを含む第２回路層と、
    （ｄ）前記第２回路層上に積層される片面銅張積層板と、
    （ｅ）前記片面銅張積層板の所定の部位に加工されるブラインドビアホールおよびスルーホールと、
    （ｆ）前記ブラインドビアホールおよびスルーホールにメッキされるメッキ層とを含むことを特徴とする、キャパシタ内蔵型プリント回路基板。
  21. 前記第１回路層は、下部電極、回路パターン、および前記下部電極と回路パターンとの間に位置するエッチング部位に充填されて平坦化される絶縁材を含んでなることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  22. 前記誘電体層は、トリメチルアルミニウムをソースガスとし、基板温度を２５〜２５０℃に維持してＡＬＤ法によってアルミナ膜を蒸着してなることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  23. 前記アルミナ膜は、前記第１回路層上の全体部位に、あるいは所定の部位がエッチングされて前記第１回路層の下部電極上の一部分にのみ形成され、
    前記アルミナ膜が下部電極上の一部分にのみ形成される場合には、前記誘電体層が前記アルミナ膜のエッチング部位に充填されて平坦化される絶縁材をさらに含んでなることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  24. 前記誘電体層の厚さは５０〜５０００Åであることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  25. 前記第２回路層は、前記誘電体層に無電解メッキ法によってＮｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属シード層を形成し、前記金属シード層に電解メッキ法によって銅メッキ層を形成した後、前記銅メッキ層上に所定のドライフィルムパターンを形成し、露光および現像によってエッチングして上部電極および回路パターンを形成してなることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  26. 前記第２回路層は、前記誘電体層にスクリーン印刷またはインクジェット法でＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる導電性ペーストを塗布し、乾燥させた後、前記乾燥したペーストをマスク法でパターニングして上部電極および回路パターンを形成してなることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  27. 前記第２回路層は、前記誘電体層上にスパッタリングまたはエバポレイション法によってＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属シード層を形成し、前記金属シード層に電解メッキ法で銅メッキ層を形成した後、前記銅メッキ層上に所定のドライフィルムパターンを形成し、露光および現像によってエッチングして上部電極および回路パターンを形成してなることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  28. 前記第２回路層は、前記誘電体層上にＡＬＤ法によってＲｕ、Ｃｕ、Ｎｉ、Ｃｒ、Ｍｏまたはこれらの組み合わせからなる金属層を形成した後、前記金属層上に所定のドライフィルムパターンを形成し、露光および現像によってエッチングして上部電極および回路パターンを形成してなることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  29. 前記第２回路層は、前記誘電体層にスパッタリングまたはエバポレイション法によってＩＴＯまたはＲｕＯ２酸化金属シード層を形成し、前記酸化金属シード層に電解メッキ法によって銅メッキ層を形成した後、前記銅メッキ層上に所定のドライフィルムパターンを形成し、露光および現像によってエッチングして上部電極および回路パターンを形成してなることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  30. 前記銅張積層板の外層には、１〜５μｍの粗さ（Ｒａ）がさらに与えられることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  31. 前記第１回路層上には、Ｐｔ、Ｉｒ、Ａｕ、Ｒｕ、Ｎｉ、Ａｌ、Ｗ、Ｍｏ、ＴａおよびＴｉよりなる群から選択された少なくとも一つの金属、またはこれらの導電性酸化物または導電性窒化物からなる酸化防止層がさらに形成されることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
  32. 前記誘電体層が形成された層は、信号整合用キャパシタまたは集積回路チップのためのデカップリングキャパシタの役割をすることを特徴とする、請求項２０に記載のキャパシタ内蔵型プリント回路基板。
JP2006056022A 2005-03-02 2006-03-02 キャパシタ内蔵型プリント回路基板およびその製造方法 Expired - Fee Related JP4332533B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050017333A KR100867038B1 (ko) 2005-03-02 2005-03-02 커패시터 내장형 인쇄회로기판 및 그 제조방법

Publications (2)

Publication Number Publication Date
JP2006245588A JP2006245588A (ja) 2006-09-14
JP4332533B2 true JP4332533B2 (ja) 2009-09-16

Family

ID=36588858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006056022A Expired - Fee Related JP4332533B2 (ja) 2005-03-02 2006-03-02 キャパシタ内蔵型プリント回路基板およびその製造方法

Country Status (5)

Country Link
US (2) US7378326B2 (ja)
EP (1) EP1699275A3 (ja)
JP (1) JP4332533B2 (ja)
KR (1) KR100867038B1 (ja)
CN (1) CN100531529C (ja)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649755B1 (ko) * 2005-11-07 2006-11-27 삼성전기주식회사 박막 커패시터 내장된 인쇄회로기판 및 그 제조방법
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
KR100793916B1 (ko) * 2006-04-05 2008-01-15 삼성전기주식회사 인쇄회로기판 내장형 커패시터의 제조방법
KR100790694B1 (ko) * 2006-06-30 2008-01-02 삼성전기주식회사 캐패시터 내장형 ｌｔｃｃ 기판 제조방법
US7738257B2 (en) * 2006-12-13 2010-06-15 Intel Corporation Microelectronic device including bridging interconnect to top conductive layer of passive embedded structure and method of making same
TWI343116B (en) * 2006-12-22 2011-06-01 Unimicron Technology Corp A capacitance element embedded in semiconductor package substrate structure and method for fabricating tme same
CN101682989B (zh) * 2007-03-10 2016-10-26 新美亚通讯设备有限公司 用于制造电容叠层和电子互联平台的方法
KR100851067B1 (ko) * 2007-04-18 2008-08-12 삼성전기주식회사 캐패시터 및 그 제조방법
US7923645B1 (en) * 2007-06-20 2011-04-12 Amkor Technology, Inc. Metal etch stop fabrication method and structure
JP4912992B2 (ja) * 2007-09-12 2012-04-11 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法
KR100882608B1 (ko) * 2007-09-28 2009-02-12 삼성전기주식회사 캐비티 캐패시터의 제작 방법 및 캐비티 캐패시터가 내장된인쇄회로기판
JP2009099620A (ja) * 2007-10-12 2009-05-07 Fujitsu Ltd コア基板およびその製造方法
TW200919676A (en) * 2007-10-17 2009-05-01 Phoenix Prec Technology Corp Packaging substrate structure having capacitor embedded therein and method for manufacturing the same
KR101397839B1 (ko) * 2008-04-22 2014-05-20 삼성전기주식회사 절연층의 제조방법 및 그에 의하여 제조된 절연층을포함하는 내장형 커패시터
KR101578575B1 (ko) * 2010-03-24 2015-12-17 세키스이가가쿠 고교가부시키가이샤 접착제 조성물, 접착 테이프, 반도체 웨이퍼의 처리 방법 및 tsv 웨이퍼의 제조 방법
KR101078665B1 (ko) 2010-04-01 2011-11-01 주식회사 심텍 초박형 인쇄회로기판 및 제조방법
CN102256440A (zh) * 2010-05-20 2011-11-23 姚富翔 铝基电路板、其制备方法与供该方法使用的电镀液
KR101860965B1 (ko) * 2010-06-03 2018-07-05 디디아이 글로벌 코퍼레이션 서브어셈블리를 결합시키기 위해 블라인드 및 내부 마이크로 비아를 사용하는 인쇄 회로 기판 제조시스템 및 그 방법
KR101067055B1 (ko) * 2010-06-28 2011-09-22 삼성전기주식회사 미세 회로를 갖는 인쇄회로기판 및 이의 제조방법
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US20120055706A1 (en) * 2010-09-03 2012-03-08 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
CN102543426A (zh) * 2010-12-29 2012-07-04 深南电路有限公司 一种内置电容及其制造方法
CN102568820A (zh) * 2010-12-31 2012-07-11 深南电路有限公司 一种共面式内置电容及其制造方法
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
JP5757163B2 (ja) * 2011-06-02 2015-07-29 ソニー株式会社 多層配線基板およびその製造方法、並びに半導体装置
CN102905465A (zh) * 2011-07-26 2013-01-30 鸿富锦精密工业（深圳）有限公司 双面电路板结构
US9230899B2 (en) * 2011-09-30 2016-01-05 Unimicron Technology Corporation Packaging substrate having a holder, method of fabricating the packaging substrate, package structure having a holder, and method of fabricating the package structure
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) * 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
KR20150070810A (ko) * 2013-12-17 2015-06-25 삼성전기주식회사 캐패시터 내장 기판 및 그 제조 방법
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
JP6649770B2 (ja) * 2014-02-21 2020-02-19 三井金属鉱業株式会社 内蔵キャパシタ層形成用銅張積層板、多層プリント配線板及び多層プリント配線板の製造方法
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
JP6539992B2 (ja) * 2014-11-14 2019-07-10 凸版印刷株式会社 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
CN106449605B (zh) * 2015-08-12 2018-12-21 中芯国际集成电路制造(上海)有限公司 Mim电容结构
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
CN105196726A (zh) * 2015-10-28 2015-12-30 上海科闵电子科技有限公司 电阻印刷方法
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
CN105592624B (zh) * 2015-12-17 2018-11-13 广东顺德中山大学卡内基梅隆大学国际联合研究院 高效抑制边沿辐射的高密度pcb板及边沿辐射抑制方法
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
TWI656815B (zh) * 2016-06-21 2019-04-11 中華精測科技股份有限公司 具有過孔電容結構的電路板及其製造方法
WO2018021001A1 (ja) 2016-07-29 2018-02-01 株式会社村田製作所 薄膜キャパシタ、及び電子装置
CN107665878A (zh) * 2016-07-29 2018-02-06 奥特斯奥地利科技与系统技术有限公司 箔、具有箔的器件载体和具有器件载体的电子系统
CN107665879A (zh) * 2016-07-29 2018-02-06 奥特斯奥地利科技与系统技术有限公司 器件载体及包括所述器件载体的电子系统
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR102595293B1 (ko) 2018-02-12 2023-10-30 삼성전자주식회사 인쇄 회로 기판 및 이를 포함하는 반도체 패키지
WO2019191350A1 (en) 2018-03-28 2019-10-03 Corning Incorporated Boron phosphate glass-ceramics with low dielectric loss
CN109321892B (zh) * 2018-10-10 2021-05-18 西安近代化学研究所 一种电阻层及其制备方法
US11688604B2 (en) * 2019-07-26 2023-06-27 Tokyo Electron Limited Method for using ultra thin ruthenium metal hard mask for etching profile control
CN111182745B (zh) * 2020-01-16 2022-01-04 惠州Tcl移动通信有限公司 一种印刷电路板加工方法及印刷电路板
CN111337471A (zh) * 2020-02-25 2020-06-26 有研工程技术研究院有限公司 一种基于纳米压印和电化学沉积技术的sers基底的制备方法
US11538748B2 (en) 2020-06-04 2022-12-27 Mediatek Singapore Pte. Ltd. Semiconductor device with capacitor element
CN113853069A (zh) * 2020-06-28 2021-12-28 庆鼎精密电子（淮安）有限公司 电路板中间体的制造方法、电路板及其制造方法
CN112312654B (zh) * 2020-08-14 2021-09-17 珠海越亚半导体股份有限公司 一种嵌埋在玻璃介质中的无源器件结构及其制造方法
CN113161738B (zh) * 2021-05-25 2021-08-31 中国电子科技集团公司第二十九研究所 一种低频宽带曲面电路的制备方法
CN114040565A (zh) * 2021-11-15 2022-02-11 广东世运电路科技股份有限公司 Pcb板加工方法、设备及计算机可读存储介质
CN114613724B (zh) * 2022-03-02 2023-06-02 业成科技（成都）有限公司 导电结构及其制造方法
US20230290746A1 (en) * 2022-03-11 2023-09-14 Chipletz, Inc. Semiconductor package with integrated capacitors
WO2023243903A1 (ko) * 2022-06-17 2023-12-21 삼성전자주식회사 복합필름, 리지드 플렉서블 인쇄 회로 기판 및 이를 포함하는 전자 장치

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6279610A (ja) * 1985-10-03 1987-04-13 日通工株式会社 電解コンデンサ用陽極体
JPH0652695B2 (ja) * 1988-05-20 1994-07-06 三菱化成株式会社 固体電解コンデンサ
US5079069A (en) 1989-08-23 1992-01-07 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5800575A (en) * 1992-04-06 1998-09-01 Zycon Corporation In situ method of forming a bypass capacitor element internally within a capacitive PCB
US5261153A (en) 1992-04-06 1993-11-16 Zycon Corporation In situ method for forming a capacitive PCB
JP3086332B2 (ja) * 1992-06-08 2000-09-11 日本シイエムケイ株式会社 多層プリント配線板の製造方法
JPH0722399A (ja) * 1993-06-28 1995-01-24 Kawasaki Steel Corp 埋込プラグの形成方法およびその装置
JP3361903B2 (ja) * 1994-01-06 2003-01-07 凸版印刷株式会社 プリント配線板の製造方法
JP3821868B2 (ja) * 1994-08-23 2006-09-13 ローム・アンド・ハース電子材料株式会社 絶縁基材上にめっきする方法及びその方法にて得られるめっき付与物
JPH11126977A (ja) * 1997-10-22 1999-05-11 Sony Corp 配線板の製造方法
JPH11340427A (ja) * 1998-05-22 1999-12-10 Mitsubishi Materials Corp 強誘導体不揮発性メモリ及びその製造方法
US6349456B1 (en) * 1998-12-31 2002-02-26 Motorola, Inc. Method of manufacturing photodefined integral capacitor with self-aligned dielectric and electrodes
US6274224B1 (en) 1999-02-01 2001-08-14 3M Innovative Properties Company Passive electrical article, circuit articles thereof, and circuit articles comprising a passive electrical article
JP3585796B2 (ja) * 1999-12-17 2004-11-04 新光電気工業株式会社 多層配線基板の製造方法、及び半導体装置
KR100376267B1 (ko) * 1999-12-22 2003-03-17 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
EP1301341B1 (en) * 2000-06-30 2006-08-23 nGimat Co. Method for applying polymer coatings
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
TW548239B (en) * 2000-10-23 2003-08-21 Asm Microchemistry Oy Process for producing aluminium oxide films at low temperatures
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
US6759081B2 (en) * 2001-05-11 2004-07-06 Asm International, N.V. Method of depositing thin films for magnetic heads
JP2002367858A (ja) * 2001-06-06 2002-12-20 Matsushita Electric Ind Co Ltd コンデンサ内蔵回路基板およびその製造方法
US6954349B2 (en) * 2001-06-08 2005-10-11 Matsushita Electric Industrial Co., Ltd. Metallized film capacitor
JP3941099B2 (ja) * 2001-12-19 2007-07-04 ソニー株式会社 薄膜形成方法
US20030129446A1 (en) * 2001-12-31 2003-07-10 Memscap Le Parc Technologique Des Fontaines Multilayer structure used especially as a material of high relative permittivity
JP4270792B2 (ja) * 2002-01-23 2009-06-03 富士通株式会社 導電性材料及びビアホールの充填方法
JP4089273B2 (ja) * 2002-04-18 2008-05-28 ソニー株式会社 部品内蔵基板の製造方法
JP3881286B2 (ja) * 2002-05-31 2007-02-14 横浜抵抗器株式会社 プリント配線基板およびその製造方法
JP4248827B2 (ja) * 2002-07-18 2009-04-02 日立化成工業株式会社 多層配線板およびその製造方法
WO2004015164A1 (en) * 2002-08-09 2004-02-19 E.I. Du Pont De Nemours And Company Pyrrolyl complexes of copper for copper metal deposition
US7030481B2 (en) * 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
KR100455891B1 (ko) * 2002-12-24 2004-11-06 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조 방법
KR100455890B1 (ko) * 2002-12-24 2004-11-06 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조 방법
KR100469158B1 (ko) * 2002-12-30 2005-02-02 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100493040B1 (ko) 2002-12-30 2005-06-07 삼성전자주식회사 반도체 소자의 커패시터 및 그 제조방법
US7067407B2 (en) * 2003-08-04 2006-06-27 Asm International, N.V. Method of growing electrical conductors
TWI220260B (en) * 2003-10-17 2004-08-11 Phoenix Prec Technology Corp Embedded capacitor structure of semiconductor package substrate and method for fabricating the same
US7285321B2 (en) * 2003-11-12 2007-10-23 E.I. Du Pont De Nemours And Company Multilayer substrates having at least two dissimilar polyimide layers, useful for electronics-type applications, and compositions relating thereto
WO2006063288A2 (en) * 2004-12-09 2006-06-15 Wispry, Inc. Pole-zero elements and related systems and methods
US9572258B2 (en) * 2004-12-30 2017-02-14 Intel Corporation Method of forming a substrate core with embedded capacitor and structures formed thereby
US7361568B2 (en) * 2005-12-21 2008-04-22 Motorola, Inc. Embedded capacitors and methods for their fabrication and connection

Also Published As

Publication number Publication date
US20080110667A1 (en) 2008-05-15
US20060196691A1 (en) 2006-09-07
US7378326B2 (en) 2008-05-27
US7564116B2 (en) 2009-07-21
KR100867038B1 (ko) 2008-11-04
EP1699275A3 (en) 2008-10-29
CN1829420A (zh) 2006-09-06
EP1699275A2 (en) 2006-09-06
KR20060096653A (ko) 2006-09-13
JP2006245588A (ja) 2006-09-14
CN100531529C (zh) 2009-08-19

Similar Documents

Publication Publication Date Title
JP4332533B2 (ja) キャパシタ内蔵型プリント回路基板およびその製造方法
US7293356B2 (en) Method of fabricating printed circuit board having embedded multi-layer passive devices
US7351915B2 (en) Printed circuit board including embedded capacitor having high dielectric constant and method of fabricating same
US7056800B2 (en) Printed circuit embedded capacitors
US7485411B2 (en) Method for manufacturing printed circuit board with thin film capacitor embedded therein
US8730647B2 (en) Printed wiring board with capacitor
JPWO2006016589A1 (ja) 誘電層構成材料の製造方法及びその製造方法で得られた誘電層構成材料、誘電層構成材料を用いてキャパシタ回路形成部材を製造する方法及びその製造方法で得られたキャパシタ回路形成部材及び、該誘電層構成材料又は／及びキャパシタ回路形成部材を用いて得られる多層プリント配線板。
US20070177331A1 (en) Non-flaking capacitor material, capacitive substrate having an internal capacitor therein including said non-flaking capacitor material, and method of making a capacitor member for use in a capacitive substrate
JP2009283739A (ja) 配線基板および配線基板の製造方法
US7138068B2 (en) Printed circuit patterned embedded capacitance layer
JP2008113002A (ja) キャパシタ内蔵型印刷回路基板及びその製造方法
US7079373B2 (en) Dielectric sheet, method for fabricating the dielectric sheet, printed circuit and patch antenna using the dielectric sheet, and method for fabricating the printed circuit
US8607445B1 (en) Substrate having internal capacitor and method of making same
US7193838B2 (en) Printed circuit dielectric foil and embedded capacitors
JP4734369B2 (ja) キャパシタ及びその製造方法
WO2004084597A1 (ja) コンデンサを内蔵した多層配線板用材料、多層配線板用基板および多層配線板とこれらの製造方法
US8501575B2 (en) Method of forming multilayer capacitors in a printed circuit substrate
JP5171407B2 (ja) 回路基板およびその製造方法並びに電子装置
JP4492071B2 (ja) 配線基板の製造方法
JP2001332855A (ja) 多層配線基板の製造方法
WO2005065274A2 (en) Dielectric sheet, method for fabricating the dielectric sheet, printed circuit and patch antenna using the dielectric sheet, and method for fabricating the printed circuit
JP2008112815A (ja) 配線回路板内蔵キャパシタ素子の製造方法および配線回路板

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20070813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081007

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090609

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090622

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130626

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130626

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140626

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees