KR100851067B1 - 캐패시터 및 그 제조방법 - Google Patents

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Abstract

캐패시터 및 그 제조방법이 개시된다. 기판과, 기판의 일면에 형성되는 고분자층과, 고분자층에 선택적으로 형성되는 회로패턴 및 회로패턴에 상응하는 티타니아 나노시트를 포함하는 캐패시터는, 기판의 평탄화를 구현할 수 있으며, 기판에서 Cu의 전극 기능을 유지하면서도 동시에 티타니아 나노시트와의 접착력을 향상시킬 수 있고, 패터닝된 기판상에 원하는 모양, 층수 및 두께를 갖는 티타니아 나노시트를 구현할 수 있다.
캐패시터, 티타니아 나노시트, 패터닝, 고분자 필름

Description

캐패시터 및 그 제조방법{Capacitor and manufacturing method thereof}
도 1은 본 발명의 바람직한 일 실시예에 따른 캐패시터를 나타낸 단면도.
도 2는 본 발명의 바람직한 일 실시예에 따른 캐패시터의 제조방법을 나타낸 순서도.
도 3은 본 발명의 바람직한 일 실시예에 따른 캐패시터의 제조방법을 나타낸 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 에폭시층 2 : 기판
3 : 동박층 5 : 접착제층
7 : 고분자층 9 : 시드층
11 : 도금층 12 : 회로패턴
13 : 제1 도금 레지스트 15 : 제2 도금 레지스트
17 : Ti 층 19 : 티타니아 나노시트
본 발명은 캐패시터 및 그 제조방법에 관한 것이다.
최근의 전자산업에 대한 기술이 발달함에 따라서 소비자의 경박단소 및 유비쿼터스 실현의 강한 욕구로 인하여 다양한 분야와 기술의 접목이 활발하게 이루어 지고 있다.
이러한 기술적 욕구의 실현이 가능하도록 다양한 전기, 전자, 통신 기술, 전자소재 및 부품의 기술발전은, 개별적 발달과 시장전망을 기반으로 하는 연구개발의 토대를 바탕으로 다양한 분야에서 개별적 혹은 통합적으로 이루어 지고 있다.
이러한 다양한 기술 중에서도 특히 경박단소 전자제품에서 첨단기능의 발현과 동시에 그 설계의 기본적인 토대가 되는 첨단 소재의 전자부품화에 대한 현실화를 가능하게 하는 방법의 한 예로, 최근의 디지털 IC(integrated circuit)칩은 동작주파수가 더 고주파화되고, 동작전압이 낮아지면서 안정적인 전원의 공급을 할 수 있다.
또한, 스위칭 노이즈(switching noise)를 제거하기 위한 낮은 임피던스(impedance) 디커플링 캐패시터(decoupling capacitor)의 필요성이 중요해지고 있다.
디커플링 캐패시터는 IC 칩에 근접할수록 임피던스를 낮출 수 있어 IC 위에 이들 캐패시터를 형성하는 기술에 대한 보고가 많이 나오고 있다.
오프-칩 캐패시터(off-chip capacitor)를 이용하는 경우 캐패시터를 PCB나 IC 패키지에 부착하여 사용한다. 이 경우 칩에서 이들 캐패시터까지 전선 길이에 따른 기생 인덕턴스(parasitic inductance)로 인하여 고주파특성에서 문제점을 발생시킨다.
실리콘에서 트랜지스터(transistor)를 형성하는 공정 중에 캐패시터를 형성하는 경우도 다음의 두 가지 문제점을 발생시킨다.
먼저 칩 내부의 전극재료로 사용하는 물질의 저항 값이 크기 때문에, 제작된 캐패시터의 Q값이 10 이상인 캐패시터를 생산하기 어렵다. 또한, 칩 내부에 수동소자를 만들 경우 제작공정이 복합하여 공정비가 증가하기 때문에 단위면적당 비용이 증가하는 문제점을 발생시킨다.
따라서, 다양한 회로설계 기술의 발달과 더불어 디커플링의 기능향상 및 생산 효율을 높이기 위한 소재 공정기술들을 요구하게 되었다.
최근에는 고유전율의 신규재료와 더불어 이를 저온에서 형성이 가능하게 하기 위한 다양한 방법들이 제안되고 있다. 이들 소재의 PCB 공정 적용 시, 기존의 다른 부품들과 기판회로상의 적용 시에 원하는 모양대로 배선 및 디자인이 가능해야 한다.
그러나, 제안되고 있는 많은 소재의 경우 양단의 전극부착에 의한 기본적인 캐패시터로서의 역할만을 집중하고, 유전재료의 PCB 기판상의 구현에 대한 구조나 방법에 대해서 문제점이 있는 실정이다.
우선, 인쇄회로기판 상의 코어(core) 재료로 사용되는 동박적층판의 평탄도가 낮기 때문에 표면에 유전재료를 적층할 때 문제점을 발생시킨다.
또한, 동박적층판의 Cu 와 유전재료와의 접착력이 낮기 때문에, Pt, Au 를 사용하는 고가의 박막증착이 필요한다.
또한, 유전재료를 원하는 형태로 패터닝할 수 없어 전자소재로서의 구현이 불가능한 문제점이 있다.
본 발명은 인쇄회로기판에서 동박적층판의 평탄도를 높이고, Cu 와 유전재료와의 접착력을 높이며, 유전재료를 원하는 형태로 패터닝 할 수 있는 개선된 캐패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 기판과, 기판의 일면에 형성되는 고분자층과, 고분자층에 선택적으로 형성되는 회로패턴 및 회로패턴에 상응하는 티타니아 나노시트(Titania nanosheet)를 포함하는 캐패시터를 제공한다.
기판은 동박적층판인 것을 특징으로 하며, 기판의 일면과 고분자층 사이에 개재되어 고분자층을 기판의 일면에 접착시키는 접착제층을 더 포함할 수 있다.
고분자층과 회로패턴 사이에 개재되는 시드층을 더 포함할 수 있고, 시드층은 스퍼터링(sputtering)방법으로 형성될 수 있다.
회로패턴과 상응하고, 회로패턴과 티타니아 나노시트 사이에 개재되어 회로패턴에 티타니아 나노시트를 접착시키는 Ti 층을 더 포함할 수 있고, Ti 층은 스퍼터링방법으로 형성될 수 있으며, Ti 층의 두께는 200 내지 300 nm 인 것이 바람직하다.
본 발명의 다른 측면에 따르면, 기판에 고분자층을 형성하는 단계, 고분자층 에 도금층을 형성하는 단계, 도금층을 선택적으로 제거하여 회로패턴을 형성하는 단계 및 회로패턴에 상응하는 티타니아 나노시트를 적층하는 단계를 포함하는 캐패시터의 제조방법을 제공한다.
이때, 기판은 동박적층판인 것이 바람직하다.
고분자층 형성단계는, 기판과 고분자층 사이에 접착제층을 개재시켜 고분자층을 기판에 접착시키는 단계를 포함할 수 있고, 고분자층 형성단계 이후에, 고분자층 표면의 전처리를 위한 플라즈마 처리단계를 더 포함할 수 있다.
플라즈마 처리단계 이후에, 고분자층에 시드층을 스퍼터링 방법으로 수행하여 적층하는 단계를 더 포함할 수 있다.
회로패턴 형성단계는, 도금층에 제1 도금 레지스트를 적층하고 선택적으로 제거하는 단계, 노출된 도금층을 에칭하는 단계 및 제거하고 남은 제1 도금 레지스트를 박리하는 단계를 포함할 수 있다.
티타니아 나노시트 적층단계는, 회로패턴 이외의 부분에 제2 도금 레지스트를 적층하는 단계, 회로패턴과 제2 도금 레지스트에 Ti 층을 도포하는 단계, 표면에 Ti 층이 도포된 회로패턴이 형성되도록 Ti 층이 도포된 제2 도금 레지스트를 제거시키는 단계 및 티타니아 나노시트를 Ti 층이 도포된 회로패턴에 상응하도록 접착시키는 단계를 포함할 수 있다.
이때, Ti 층 도포단계는, 스퍼터링 방법으로 형성되는 단계를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 잇점이 이하의 도면, 특허청구범위 및 발 명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 캐패시터 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 캐패시터를 나타낸 단면도이다. 도 1을 참조하면, 에폭시층(1), 기판(2), 동박층(3), 접착제층(5), 고분자층(7), 시드층(9), 회로패턴(12), Ti 층(17) 및 티타니아 나노시트(19)가 도시되어 있다.
본 실시예에서의 기판(2)이라 함은 에폭시층(1)의 양면에 동박층(3)이 적층된 동박적층판(Copper-Clad Laminate;CCL)인 것을 의미한다. CCL에서 동박층(3)은 동박제조 공정상 일면의 거친 면과 타면의 매끈한 면으로 구성될 수 있다. 본 실시예에서는 동박적층판의 일면을 거친 면으로 정의한다.
노출되는 동박적층판의 일면이 거친 면으로 구성되기 때문에, 후술할 나노미터 스케일의 티타니아 나노시트(19)를 동박적층판에 적층할 시, 거친 돌기로 인하여 표면의 완전한 적층을 구현할 수 없는 문제점이 있다.
따라서, 이를 보완하기 위하여 기판(2)의 거친 면인 기판(2)의 일면과 티타니아 나노시트(19) 사이에 고분자층(7)을 개재시켜 기판(2)의 평탄도를 유지할 수 있다. 고분자층(7)은 기판(2)의 평탄도 확보 목적에 부합되는 폴리머(Polymer) 재 료를 필름 형태로 적층하여, 동박적층판 일면의 거칠기를 완화시킬 수 있다.
이때, 기판(2)의 일면과 고분자층(7) 사이에 개재되어 고분자층(7)을 기판(2)의 일면에 접착시키는 접착제층(5)을 더 포함할 수 있다. 접착제층(5)은 별도의 두께를 증가시키지 않는 매우 얇은 박막형태의 고분자 접착시트를 사용한다.
또한 기판재료로서의 고분자층(7)은 열팽창 특성을 만족시키기 위하여 적층 전에 충분이 고온에서 처리하여 안정한 상태를 유지시킨다.
동박적층판의 일면에 접착제층(5)을 개재시켜 고분자층(7)을 형성함으로써 기판(2)의 평탄화를 유지시킨 후, 고분자층(7) 표면의 전처리를 위한 플라즈마 처리를 실시할 수 있다. 플라즈마 처리를 함으로써, 고분자층(7) 상에 도금을 위한 후술할 시드(seed)층(9)이 안정하게 부착될 수 있다.
플라즈마 처리를 실시하지 않을 경우, 시드층(9)과 고분자층(7)과의 높은 접착력을 구현할 수 없으므로 신뢰성에 문제를 발생시킬 수 있다.
시드층(9)은 고분자층(7)과 회로패턴(12) 사이에 개재되고, 스퍼터링 방법으로 형성될 수 있지만, 이에 한정되는 것은 아니고, 당업자가 용이하게 실시 할 수 있는 다른 방법으로 형성할 수 있음은 물론이다.
시드층(9)을 전해 도금하여 도금층을 성장시킨 후, 도시된 바와 같이, 도금층을 선택적으로 제거하여 회로패턴(12)을 형성할 수 있다. 회로패턴(12)에 후술할 티타니아 나노시트(19)를 적층함으로써, 기판(2)의 일면에 직접 티타니아 나노시트(19)를 적층할 때와 비교할 경우, 표면 거칠기로 인하여 나노시트(19)를 효과적으로 적층할 수 없는 문제점을 해결할 수 있다.
Ti 층(17)은 회로패턴(12)과 상응하고, 회로패턴(12)과 후술할 티타니아 나노시트(19) 사이에 개재되어 회로패턴(12)에 티타니아 나노시트(19)를 접착시키는 역할을 할 수 있다.
티타니아 나노시트(19)의 경우 TiO2 의 물질로 이루어져 있어, 기판재료인 CCL의 Cu 표면상에 부착이 불가능하다. 따라서, 이러한 Cu의 표면특성이 전극의 기본 기능성을 유지하면서도, 접착력을 동시에 유지할 수 있도록 표면을 개질하기 위하여 박막의 Ti층(17)을 개재시킨다.
이때 고분자층(7)에 수행된 플라즈마 전처리 효과가 사라지기 전에 Ti 층(17)을 스퍼터링방법으로 형성한다.
또한, Ti 층(17)은 약 200-300nm 두께인 것이 바람직하며, Ti 층(17)에 티타니아 나노시트(19)를 형성할 경우 구성성분간의 친화도가 매우 높아 적층을 용이하게 할 수 있을 뿐만 아니라, 접착력을 동시에 확보할 수 있다.
티타니아 나노시트(19)는, 회로패턴(12)에 상응하도록 적층된 Ti 층(17)에 적층됨에 따라서, 결과적으로 회로패턴(12)에 상응하도록 티타니아 나노시트(19)를 적층할 수 있다.
회로패턴(12)에 상응하는 티타니아 나노시트(19)를 직접 적층할 수도 있고, Ti 층(17)이 도포된 도금층에 티타니아 나노시트(19)를 적층한 후, 고분자층(7)이 선택적으로 노출되도록 제거 함으로써 회로패턴(12)에 상응하는 티타니아 나노시트(19)를 구현할 수 있음은 물론이다.
티타니아 나노시트(19)는 티타니아 박편 입자를 기판에 레이어로 흡착시켜 형성될 수 있으며, 초박막의 티타니아 나노시트(19)를 구현할 수 있다.
이에 따라, 티타니아 나노시트(19)를 원하는 모양으로 패터닝할 수 있고, 적층공정에 따라서 원하는 층수와 두께를 조절할 수 있다. 이에 따라, 고유전율의 티타니아 나노시트(19)를 원하는 영역에 원하는 형상으로 형성할 수 있기 때문에 고유전율 재료를 필요로 하는 다양한 전기소재에 적용이 가능하다.
특히 실리콘 웨이퍼와 같은 반도체용 고순도 정밀의 재료뿐만 아니라 Cu와 같은 일반 전극 소재를 사용하는 PCB 기판상에도 원하는 유전형태를 제조할 수 있는 장점이 있다.
보다 구체적으로, 다층 구조의 PCB 기판 상에 표면 실장되는 수동소자의 영역한계 문제점을 수동소자의 기판내층으로 내장화하는 공법을 적용하여 효과적으로 해결할 수 있다. 이때, 기존 재료의 단순 내장으로만은 해결될 수 없는 전기적 특성을 해결하기 위하여 박막 형태의 고유전율 소재가 필수적으로 사용되어야 한다.
고유전율의 나노시트의 적층은, 기존의 비정질 유전체의 스퍼티링, 원자층 증착 또는 펄스 레이저 증착법과 같은 고비용의 박막 증착 장비 대신 저온에서도 쉽게 구현할 수 있다. 또한, 고유전율을 갖은 나노시트를 이용하여 판상구조이며 다층의 원하는 형상으로 용이하게 유전층을 형성할 수 있어 수동소자 내장 PCB의 제조에 효과적으로 사용될 수 있다.
도 2는 본 발명의 바람직한 일 실시예에 따른 캐패시터의 제조방법을 나타낸 순서도이고, 도 3은 본 발명의 바람직한 일 실시예에 따른 캐패시터의 제조방법을 나타낸 흐름도이다. 도 3을 참조하면, 에폭시층(1), 기판(2), 동박층(3), 접착제층(5), 고분자층(7), 시드층(9), 도금층(11), 회로패턴(12), 제1 도금 레지스트(13), 제2 도금 레지스트(15), Ti 층(17) 및 티타니아 나노시트(19)가 도시되어 있다.
본 발명은 인쇄회로기판에 수동소자의 내장화 공법을 이용하고, 박막 형태의 고유전율을 갖는 티타니아 나노시트를 이용하여 원하는 층수와 패터닝을 구현할 수 있으며, 동박적층판의 평탄화를 확보하고 접착력을 보강시킬 수 있는 캐패시터의 제조방법을 제공한다.
즉, 본 실시예에 따른 캐패시터를 제조하기 위해서는, 먼저, 도 3의 (a)에 도시된 바와 같이, 에폭시층(1)과 양면에 적층된 동박층(3)으로 구성된 기판(2)을 제공한다. 본 실시예에서의 기판(2)은 에폭시층(1)과 동박층(3)으로 구성된 동박적층판으로 정의하지만, 이에 한정되는 것은 아니다.
도시된 바와 같이, 기판(2)의 제조 공정에 따라서, 일면의 동박층(3)은 거친 면으로 형성되고, 타면의 동박층(3)은 매끈한 면으로 구성될 수 있다. 동박적층판은 거친 면을 노출시켜 다음 공정을 수행한다. 따라서, 기판(2) 일면의 거친 면에 후술할 티타니아 나노시트(19)를 직접 적층할 경우, 나노미터 스케일의 나노시트가 기판 표면상에 완벽하게 적층될 수 없는 문제점이 있다.
이를 보완하기 위하여, 기판(2)의 일면에 고분자층(7)을 형성한다(100). 먼저,도 3의 (b)에 도시된 바와 같이, 기판(2)에 접착제층(5)을 형성한다. 즉, 기 판(2)과 후술할 고분자층(7) 사이에 접착제층(5)을 개재시켜 고분자층(7)을 기판(2)에 접착시킨다(102).
이때, 접착제층(5)은, 별도의 두께를 증가시키지 않는 매우 얇은 박막형태의 고분자 접착시트를 사용할 수 있다.
다음으로, 도 3의 (c)에 도시된 바와 같이, 접착제층(5)에 고분자층(7)을 형성한다. 고분자층(7)을 형성함에 따라서, 기판(2)의 거칠기를 완화시킬 수 있고 기판(2)의 평탄도를 확보할 수 있다.
고분자층(7)은 이미드 또는 에폭시로 이루어진 폴리머로 형성되며, 필름 형태로 적층되어 동박표면의 별도의 두께 증가를 유발시키지 않는다.
다음으로, 고분자층(7) 표면의 전처리를 위하여 플라즈마 처리를 수행한다(110). 플라즈마 처리를 통하여 고분자층(7)에, 도금을 위한 금속 시드층(9)이 안전하게 부착될 수 있다. 따라서, 고분자층(7)과 시드층(9)의 접착력을 확보할 수 있으며, 신뢰성을 높일 수 있다.
한편, 고분자층(7)에 의한 기판(2) 평탄화 기술은, 종래의 반도체 공정에서 주로 사용되는 CMP (Chemical-Mechanical Polishing)나 도금공정의 원리를 이용하는 EP (Electro-Polishing)에 비하여 더욱 평활한 기저를 가능하게 할 수 있다.
또한 이러한 건식 접착공정을 이용할 경우, EP나 CMP 같은 습식공정상에서 필수적으로 발생하는 오염물질 배출을 최소화 할 수 있는 장점이 있다. 또한 저가의 고분자 재료의 건식 접착기술을 통하여 보다 저가의 나노박막 적층을 위한 고분자층(7)의 제조가 가능할 수 있다.
마지막으로 본 실시예에서 제조된 고분자층(7)은 종래의 웨이퍼와 같은 고가의 고분자층에만 가능하던 나노시트의 적층을 일반 PCB 재료상에서도 가능하도록 할 수 있다.
그 다음으로, 고분자층(7)에 스퍼터링 방법을 이용하여 시드층(9)을 적층한다(120). 도 3의 (d)에 도시된 바와 같이, 고분자층(7)에 전극 기능을 수행하기 위한 도금층(11)을 형성하기 위하여 시드층(9)을 적층한다.
적층된 시드층(9)을 전해 도금하여 도금층(11)을 성장시킨다(130). 도 3의 (e)에 도시된 바와 같이, Cu 층인 도금층(11)을 형성함으로써, 기판(2) 일면의 동박층(3)과 비교하였을 때, 보다 정교한 표면 평탄도를 확보할 수 있어, 후술할 티타니아 나노시트(19)를 효과적으로 적층할 수 있다.
형성된 도금층(11)을 선택적으로 제거하여 회로패턴(12)을 형성한다(140). 먼저, 도 3의 (f)에 도시된 바와 같이, 도금층(11)에 제1 도금 레지스트(13)를 적층하고 회로패턴(12)에 상응하여 선택적으로 제거한다(142). 여기서, 제1 도금 레지스트(13)는 드라이 필름(dry film)인 것이 바람직하다.
보다 구체적으로 제1 도금 레지스트(13)를 도포한 후, 원하는 형상의 패턴을 포함하는 마스크 필름(mask film)을 이용하여 원하는 형상을 UV 노광함으로써 패턴을 형성할 수 있다. 패턴 형성 영역을 제외한 부분은 현상 공정을 통하여 제거시킨다.
이때, 제거되지 않고 남아 있는 필름은 티타니아 나노시트(19)가 올라갈 타겟(target) 영역이 될 수 있다.
다음으로, 도 3의 (g)에 도시된 바와 같이, 선택적으로 제거된 제1 도금 레지스트(13)로 보호되지 않는 노출된 도금층(11)을 에칭하고(144), 제1 도금 레지스트(13)를 박리시킨다(146). 이로써, 도3의 (g)에 도시된 바와 같이, 티타니아 나노시트(19)가 적층될 회로패턴(12)을 구현할 수 있다.
다음으로, 회로패턴(12)에 상응하는 티타니아 나노시트(19)를 적층한다(150). 도 3의 (h)에 도시된 바와 같이, 회로패턴(12) 이외의 부분에 제2 도금 레지스트(15)를 적층한다(152). 이때, 제2 도금 레지스트(15)는 상술한 제1 도금 레지스트(13)와 동일한 물질임은 물론이다.
회로패턴(12)과 제2 도금 레지스트(15)에 스퍼터링 방법으로 박막의 Ti 층(17)을 도포한다(154). 도 3의 (i)에 도시된 바와 같이, Ti 층(17)을 형성할 수 있으며, 상술한 고분자층(7) 형성단계 이후에, 시드층(9)의 접착력을 높이기 위한 플라즈마 처리의 효과가 유지되는 상태에서 Ti 층(17)을 스퍼터링 방법으로 형성할 수 있다.
보다 상세하게, Cu 에칭 패턴의 역상의 이미지를 포토마스크로 형성하여 드라이필름 부착, 마스크 부착, 노광, 현상을 거쳐 티타니아 나노시트(19)가 적층될 이외의 영역을 드라이필름으로 덮은 후, 기판 전면에 티타니아 나노시트(19)와 회로패턴(12)의 Cu간의 접착력을 확보하기 위한 Ti 층(17)을 형성한다.
티타니아 나노시트(19)는 TiO2의 물질로 이루어져 있기 때문에, Cu 표면상에 직접 적층하는 것이 불가능하다. 따라서, 회로패턴(12)의 Cu가 전극의 기능성을 유 지하도록 함과 동시에, 티타니아 나노시트(19)의 구성 성분과 친화도를 높여 접착력을 높일 수 있는 Ti 층(17)을 적층한다.
이때, Ti 층(17)의 두께는 200 내지 300nm 인 것이 바람직하다. 200nm 미만일 경우, 회로패턴(12)과 티타니아 나노시트(19)와의 접착력을 유지시킬 수 없는 문제점을 발생시킬 수 있으며, 300nm를 초과할 경우, 박막의 유전재료를 구현할 수 없는 문제점을 발생시킬 수 있다.
다음으로, 표면에 Ti 층(17)이 도포된 회로패턴(12)이 형성되도록 Ti 층(17)이 도포된 제2 도금 레지스트(15)를 제거한다(156). 도 3의 (j)에 도시된 바와 같이, 티타니아 나노시트(19)를 적층하지 않는 영역의 Ti 층(17)은 제2 도금 레제스트(15) 박리 공정을 통해 제거할 수 있다.
이때 제2 도금 레지스트(15) 상에 형성된 Ti 층(17)은 두께가 매우 얇고 외부에서 침투하는 박리액을 효과적으로 견뎌내지 못하기 때문에 최종적으로는 티타니아 나노시트(19)가 형성될 영역 이외의 Ti층(17)이 완전히 제거될 수 있다.
마지막으로, 티타니아 나노시트(19)를 Ti 층(17)이 도포된 회로패턴(12)과 상응하도록 접착시킨다(158). 도 3의 (k)에 도시된 바와 같이, 패터닝된 회로패턴(12)상에 티타니아 나노시트(19)를 적층함에 따라서, 나노시트 유전막이 원하는 영역상에 안정적으로 형성될 수 있으며, 원하는 층수와 두께를 갖는 나노시트 유전막을 구현할 수 있다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면 고분자층을 적층함으로써 기판의 평탄화를 구현할 수 있으며, Ti 층을 적층함으로써 기판에서 Cu의 전극 기능을 유지하면서도 동시에 티타니아 나노시트와의 접착력을 향상시킬 수 있고, 패터닝된 기판상에 원하는 모양, 층수 및 두께를 갖는 티타니아 나노시트를 구현할 수 있다.

Claims (17)

  1. 기판과;
    상기 기판의 일면에 형성되는 고분자층과;
    상기 고분자층에 선택적으로 형성되는 회로패턴; 및
    상기 회로패턴에 상응하는 티타니아 나노시트(Titania nanosheet)를 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 기판은 동박적층판인 것을 특징으로 하는 캐패시터.
  3. 제1항에 있어서,
    상기 기판의 일면과 상기 고분자층 사이에 개재되어 상기 고분자층을 상기 기판의 일면에 접착시키는 접착제층을 더 포함하는 것을 특징으로 하는 캐패시터.
  4. 제1항에 있어서,
    상기 고분자층과 상기 회로패턴 사이에 개재되는 시드층을 더 포함하는 것을 특징으로 하는 캐패시터.
  5. 제4항에 있어서,
    상기 시드층은 스퍼터링(sputtering)방법으로 형성되는 것을 특징으로 하는 캐패시터.
  6. 제1항에 있어서,
    상기 회로패턴과 상응하고, 상기 회로패턴과 상기 티타니아 나노시트 사이에 개재되어 상기 회로패턴에 상기 티타니아 나노시트를 접착시키는 Ti 층을 더 포함하는 것을 특징으로 하는 캐패시터.
  7. 제6항에 있어서,
    상기 Ti 층은 스퍼터링 방법으로 형성되는 것을 특징으로 하는 캐패시터.
  8. 제6항에 있어서,
    상기 Ti 층의 두께는 200 내지 300 nm 인 것을 특징으로 하는 캐패시터.
  9. 기판에 고분자층을 형성하는 단계;
    상기 고분자층에 도금층을 형성하는 단계;
    상기 도금층을 선택적으로 제거하여 회로패턴을 형성하는 단계; 및
    상기 회로패턴에 상응하는 티타니아 나노시트를 적층하는 단계를 포함하는 캐패시터 제조방법.
  10. 제9항에 있어서,
    상기 기판은 동박적층판인 것을 특징으로 하는 캐패시터 제조방법.
  11. 제9항에 있어서,
    상기 고분자층 형성단계는, 상기 기판과 상기 고분자층 사이에 접착제층을 개재시켜 상기 고분자층을 상기 기판에 접착시키는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  12. 제9항에 있어서,
    상기 고분자층 형성단계 이후에, 상기 고분자층 표면의 전처리를 위한 플라즈마 처리단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  13. 제12항에 있어서,
    상기 플라즈마 처리단계 이후에, 상기 고분자층에 시드층을 적층하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  14. 제13항에 있어서,
    상기 시드층 적층단계는, 스퍼터링 방법으로 수행되는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  15. 제9항에 있어서,
    상기 회로패턴 형성단계는,
    상기 도금층에 제1 도금 레지스트를 적층하고 선택적으로 제거하는 단계;
    노출된 상기 도금층을 에칭하는 단계; 및
    제거하고 남은 상기 제1 도금 레지스트를 박리하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  16. 제15항에 있어서,
    티타니아 나노시트 적층단계는,
    상기 회로패턴 이외의 부분에 제2 도금 레지스트를 적층하는 단계;
    상기 회로패턴과 상기 제2 도금 레지스트에 Ti 층을 도포하는 단계;
    표면에 상기 Ti 층이 도포된 상기 회로패턴이 형성되도록 상기 Ti 층이 도포된 상기 제2 도금 레지스트를 제거시키는 단계; 및
    상기 티타니아 나노시트를 상기 Ti 층이 도포된 상기 회로패턴에 상응하도록 접착시키는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  17. 제16항에 있어서,
    상기 Ti 층 도포단계는, 스퍼터링 방법으로 수행되는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
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