JPH02203511A - 薄膜コンデンサの形成方法 - Google Patents
薄膜コンデンサの形成方法Info
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- JPH02203511A JPH02203511A JP2418689A JP2418689A JPH02203511A JP H02203511 A JPH02203511 A JP H02203511A JP 2418689 A JP2418689 A JP 2418689A JP 2418689 A JP2418689 A JP 2418689A JP H02203511 A JPH02203511 A JP H02203511A
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- film capacitor
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Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高周波ハイブリッド集積回路（ＨＩＣ）等に使
用する薄膜コンデンサの形成方法に関する。
用する薄膜コンデンサの形成方法に関する。
従来の技術
従来の技術としては、例えば時開４ｓ３−４ｃ＋３ａｓ
号公報に示されるように薄膜コンデンサ用誘電体にはＳ
ｉｎｇやＴａ、Ｏ，を用いることが一般的であった。Ｓ
ｉｎｇの優位な点としてはスパッタリング、ＣＶＤ等の
方法で容易に形成でき、またＢＨＦで容易にエツチング
が行え、また損失係数（ｔａｎδ）が小さく高周波まで
使用できる誘電体であることである。しかし、誘電率が
４と低く容量の大きいコンデンサ、例えば高周波回路に
使用するバイパスコンデンサをＳｉｎ、を誘電体として
使用した薄膜コンデンサで形成すると面積が大きくなり
、結果として回路面積が大きくなる、誘電体欠陥による
電極間ショートの確率が高くなり薄膜コンデンサの歩留
りが落ちるという欠点があった。
号公報に示されるように薄膜コンデンサ用誘電体にはＳ
ｉｎｇやＴａ、Ｏ，を用いることが一般的であった。Ｓ
ｉｎｇの優位な点としてはスパッタリング、ＣＶＤ等の
方法で容易に形成でき、またＢＨＦで容易にエツチング
が行え、また損失係数（ｔａｎδ）が小さく高周波まで
使用できる誘電体であることである。しかし、誘電率が
４と低く容量の大きいコンデンサ、例えば高周波回路に
使用するバイパスコンデンサをＳｉｎ、を誘電体として
使用した薄膜コンデンサで形成すると面積が大きくなり
、結果として回路面積が大きくなる、誘電体欠陥による
電極間ショートの確率が高くなり薄膜コンデンサの歩留
りが落ちるという欠点があった。
発明が解決しようとする課題
高周波回路をＩＣ化する最大のメリットは回路が小型化
されコストの低下が可能であることである。今後さらに
低コスト化をするためには回路の小型化を進めなくては
ならない。そのためにはそれぞれの部品を小さくするこ
とも１つの方法である。面積の小さい薄膜コンデンサで
大きな容量を得るためには誘電率の大きい誘電体を用い
て薄膜コンデンサを形成すればよい。誘電率の大きい誘
電率としてばＢ ａ Ｔ ｉ ０３ 、Ｔ １０ ｚ
、等があげられるが、高周波まで使用可能（高周波にお
いてもｔａｎδが小さい、誘電率の変化が小さい）とい
う条件を満たず誘電体は少ない。ＴｉＯ□はそのうち１
つである。ＴｉＯ□はスパッタリングによって形成可能
であるがエツチングにＨＦ系のエラチャン）−３用いる
必要があり、基板や他の薄膜部品に対しての影響が大き
いという欠点があった。
されコストの低下が可能であることである。今後さらに
低コスト化をするためには回路の小型化を進めなくては
ならない。そのためにはそれぞれの部品を小さくするこ
とも１つの方法である。面積の小さい薄膜コンデンサで
大きな容量を得るためには誘電率の大きい誘電体を用い
て薄膜コンデンサを形成すればよい。誘電率の大きい誘
電率としてばＢ ａ Ｔ ｉ ０３ 、Ｔ １０ ｚ
、等があげられるが、高周波まで使用可能（高周波にお
いてもｔａｎδが小さい、誘電率の変化が小さい）とい
う条件を満たず誘電体は少ない。ＴｉＯ□はそのうち１
つである。ＴｉＯ□はスパッタリングによって形成可能
であるがエツチングにＨＦ系のエラチャン）−３用いる
必要があり、基板や他の薄膜部品に対しての影響が大き
いという欠点があった。
そこでこのＴｉ０ｚをリフ（・オフ法により形成しよう
としても、リフトオフマスクに金属材料を使用すると薄
膜コンデンサの下電極とリフトオフマスクの反応により
下電極がダメージをうけ、実用にたえる薄膜コンデンサ
が形成できないという欠点があった。
としても、リフトオフマスクに金属材料を使用すると薄
膜コンデンサの下電極とリフトオフマスクの反応により
下電極がダメージをうけ、実用にたえる薄膜コンデンサ
が形成できないという欠点があった。
したがってこの発明は、マイクロ波集積回路Ｃ１こおけ
る周辺回路、とくにバイパスコンデンサの大きさを縮小
し回路を小型化するために従来のＳｉｏ、！を使用した
薄膜コンデンサのかわりにＴ ｉ Ｏｚを使用したＦｉ
ＩＩ！コンデンサの形成方法を得ることを目的とする
。
る周辺回路、とくにバイパスコンデンサの大きさを縮小
し回路を小型化するために従来のＳｉｏ、！を使用した
薄膜コンデンサのかわりにＴ ｉ Ｏｚを使用したＦｉ
ＩＩ！コンデンサの形成方法を得ることを目的とする
。
課題を解決するための手段
すなわち、この発明の要旨とするところはＴｉＯ□を誘
電体として使用する薄膜コンデンサの形成プロセスにお
い°？： Ｔ ｉ Ｏｖ誘電体をリフトオフプロセスに
よ、って形成し、そのリフトオフマスクにＳｉＯ，と少
なくとも１種類以上の金属材料を使用するものである。
電体として使用する薄膜コンデンサの形成プロセスにお
い°？： Ｔ ｉ Ｏｖ誘電体をリフトオフプロセスに
よ、って形成し、そのリフトオフマスクにＳｉＯ，と少
なくとも１種類以上の金属材料を使用するものである。
作用
この発明は、Ｔｉｅ、を誘電体として使用する薄膜コン
デンサの形成プロセスにおいて、ＴｔＯ。
デンサの形成プロセスにおいて、ＴｔＯ。
誘電体をり“７（・オフプロセスによって形成し、その
リフトオフマスクにＳｉｎｇと少なくとも１種類以上の
金属材料を使用することにより、リフトオフマスクに金
属材料のみを使用した場合のコンデンサの下電極とリフ
ト・オフマスクの反応による下電極のダメージをなくす
ことができ、特性の良好なＴｉｅ、薄膜コンデンサを形
成することができる。
リフトオフマスクにＳｉｎｇと少なくとも１種類以上の
金属材料を使用することにより、リフトオフマスクに金
属材料のみを使用した場合のコンデンサの下電極とリフ
ト・オフマスクの反応による下電極のダメージをなくす
ことができ、特性の良好なＴｉｅ、薄膜コンデンサを形
成することができる。
実施例
以下、本発明の一実施例を図面杏参照して詳細に説明す
る。
る。
マイクロ波集積回路として１１ＧＨｚ帯のパワーアンプ
を例として説明する。基板として純度９９．５％、鏡面
研摩のアルミナ基板３０１．３０２を使用し第３図のよ
うな構成によりパワーアンプを構成した。この例におい
てバイパスコンデンサ３０５．３０６の容１は２５ｐＦ
で設計し、た。このバイパスコンデンサはトランジスタ
３０９、ここではＭＥＳＦＥＴを使用、の入力であるゲ
ートと出力であるドレインの両方に設置される。バイパ
スコンデンサの設計値である２５ｐＦ＠ＳｉＯ□誘電体
薄膜コンデンサで形成しようとするとＳｉＯ□の膜厚を
耐圧、歩留りを考慮して１μｍとすると、コンデンサの
面積はおよそ７Ｘ１０−’ボ、（８４０μｍ）２必要で
ある。
を例として説明する。基板として純度９９．５％、鏡面
研摩のアルミナ基板３０１．３０２を使用し第３図のよ
うな構成によりパワーアンプを構成した。この例におい
てバイパスコンデンサ３０５．３０６の容１は２５ｐＦ
で設計し、た。このバイパスコンデンサはトランジスタ
３０９、ここではＭＥＳＦＥＴを使用、の入力であるゲ
ートと出力であるドレインの両方に設置される。バイパ
スコンデンサの設計値である２５ｐＦ＠ＳｉＯ□誘電体
薄膜コンデンサで形成しようとするとＳｉＯ□の膜厚を
耐圧、歩留りを考慮して１μｍとすると、コンデンサの
面積はおよそ７Ｘ１０−’ボ、（８４０μｍ）２必要で
ある。
しかし、このバイパスコンデンサに酸化チタンを誘電体
として用いると、酸化チタンの誘電率は製造条件によっ
て変化するが、およそ１００程度の誘電率をもっている
。膜厚を１μｍで計算すると必要とする面積は２．８Ｘ
１０−’、（１７０μｍ ） １であり、面積はおよ
そ４％に縮小できる。この設計により高周波回路基板を
設計し作成した。比較のために従来のｓｉｏ、を使用し
た場合、酸化チタンをエツチングによりバターニングし
た場合、酸化チタンを従来の金属マスク、ここではＡｌ
−ＮｉＣｒによるリフトオフでバターニングした場合（
第２図）、本発明の方法による５ｉｏ２と金属材料、こ
こではＡＩ−ＮｉＣｒを使用した場合（第１図）の４種
類を同一パターンで形成した。ここでリフトオフ法につ
いて第２図を使用して説明しておくと、基板２０１Ｊ：
に所望の形状に対して逆のパターン（ネガパターン）を
メタル材料２０３で逆テーパーがつくように形成する。
として用いると、酸化チタンの誘電率は製造条件によっ
て変化するが、およそ１００程度の誘電率をもっている
。膜厚を１μｍで計算すると必要とする面積は２．８Ｘ
１０−’、（１７０μｍ ） １であり、面積はおよ
そ４％に縮小できる。この設計により高周波回路基板を
設計し作成した。比較のために従来のｓｉｏ、を使用し
た場合、酸化チタンをエツチングによりバターニングし
た場合、酸化チタンを従来の金属マスク、ここではＡｌ
−ＮｉＣｒによるリフトオフでバターニングした場合（
第２図）、本発明の方法による５ｉｏ２と金属材料、こ
こではＡＩ−ＮｉＣｒを使用した場合（第１図）の４種
類を同一パターンで形成した。ここでリフトオフ法につ
いて第２図を使用して説明しておくと、基板２０１Ｊ：
に所望の形状に対して逆のパターン（ネガパターン）を
メタル材料２０３で逆テーパーがつくように形成する。
そのためにここではメタル材料としてＡｌ−ＮｉＣｒを
使用し、ＮｉＣｒのエツチング後ＮｉＣｒをマスクとし
てＡＩをエツチングすることにより逆テーパーがつくよ
うにしている。その後、所望の材料、ここでは酸化チタ
ンをスパッタリングにより形成する。そうするとこのネ
ガパターンである２０３はさきに述べたように逆テーパ
ーになっているので側面がすべて酸化チタンでおおわれ
ることはない。その後、ネガパターン２０３をエツチン
グする溶液、ここでは塩酸にてエツチングをおこなうと
ネガパターン２０３はエツチングされ、その上に付着し
た酸化チタンとともに剥離する。このようにして酸化チ
タンのエツチングをすることなくパターニングができる
。まず、誘電体としてＳｉｎ、を用いた場合はバイパス
コンデンサの容量が１２Ｆしかなく、バイパスコンデン
サとしては容量が不十分で電源回路からのまわりこみに
よると思われる発振が発生した。次にエツチングにより
酸化チタンをエツチングした場合にはエッチャントして
ＨＦ＋ＨＮＯ３を用いた。ところがトランジスタのゲー
トバイアス供給用に薄膜抵抗、ここでは窒化タンタル薄
膜抵抗を用いていたがこの薄膜抵抗が酸化チタンのエッ
チャントによりエツチングされてしまい回路が形成でき
なかった。また基板であるアルミナ基板表面がエッチャ
ントによって侵され、表面が荒れてしまった。次に金属
材料、ここではＡｌ−ＮｉＣｒを用いてリフトオフ法に
より酸化チタンをパターニングした場合は下電極である
ＮｉＣｒ−ＡｕがリフトオフマスクであるＡｌ−ＮｉＣ
ｒと反応し酸化チタン形成後のリフトオフのプロセスに
おいて下電極が剥離し、良好な薄膜コンデンサが形成で
きなかった。次に、本発明の方法をもちいて酸化チタン
をパターニングした場合は上記のような不都合は発生せ
ず良好な薄膜コンデンサが形成でき、パワーアンプとし
て機能させることができた。またそのパワーアンプの特
性はＳｉＯ□を誘電体として形成した薄膜コンデンサを
使用し、酸化チタン使用の場合と同様の容量で形成した
場合とほぼ同じであった。
使用し、ＮｉＣｒのエツチング後ＮｉＣｒをマスクとし
てＡＩをエツチングすることにより逆テーパーがつくよ
うにしている。その後、所望の材料、ここでは酸化チタ
ンをスパッタリングにより形成する。そうするとこのネ
ガパターンである２０３はさきに述べたように逆テーパ
ーになっているので側面がすべて酸化チタンでおおわれ
ることはない。その後、ネガパターン２０３をエツチン
グする溶液、ここでは塩酸にてエツチングをおこなうと
ネガパターン２０３はエツチングされ、その上に付着し
た酸化チタンとともに剥離する。このようにして酸化チ
タンのエツチングをすることなくパターニングができる
。まず、誘電体としてＳｉｎ、を用いた場合はバイパス
コンデンサの容量が１２Ｆしかなく、バイパスコンデン
サとしては容量が不十分で電源回路からのまわりこみに
よると思われる発振が発生した。次にエツチングにより
酸化チタンをエツチングした場合にはエッチャントして
ＨＦ＋ＨＮＯ３を用いた。ところがトランジスタのゲー
トバイアス供給用に薄膜抵抗、ここでは窒化タンタル薄
膜抵抗を用いていたがこの薄膜抵抗が酸化チタンのエッ
チャントによりエツチングされてしまい回路が形成でき
なかった。また基板であるアルミナ基板表面がエッチャ
ントによって侵され、表面が荒れてしまった。次に金属
材料、ここではＡｌ−ＮｉＣｒを用いてリフトオフ法に
より酸化チタンをパターニングした場合は下電極である
ＮｉＣｒ−ＡｕがリフトオフマスクであるＡｌ−ＮｉＣ
ｒと反応し酸化チタン形成後のリフトオフのプロセスに
おいて下電極が剥離し、良好な薄膜コンデンサが形成で
きなかった。次に、本発明の方法をもちいて酸化チタン
をパターニングした場合は上記のような不都合は発生せ
ず良好な薄膜コンデンサが形成でき、パワーアンプとし
て機能させることができた。またそのパワーアンプの特
性はＳｉＯ□を誘電体として形成した薄膜コンデンサを
使用し、酸化チタン使用の場合と同様の容量で形成した
場合とほぼ同じであった。
発明の効果
以上この発明によれば、酸化チタンを誘電体として薄膜
コンデンサを他の薄膜回路部品に影響を与えずに形成で
き、回路基板の小型化ができる。
コンデンサを他の薄膜回路部品に影響を与えずに形成で
き、回路基板の小型化ができる。
ここではリフトオフ用マスクとしてＳｉｎ、とメタル材
料としてＡｌ−ＮｉＣｒを用いたが、メタル材料として
はこの例と同様な使用法ができるような材料であればよ
いので、Ａｌ，Ｎｉ−Ｃｒ。
料としてＡｌ−ＮｉＣｒを用いたが、メタル材料として
はこの例と同様な使用法ができるような材料であればよ
いので、Ａｌ，Ｎｉ−Ｃｒ。
Ｃｒ、Ｎｉ、Ｔｉ、Ｐｄ、Ｔａのいずれかの組合せであ
ればりフトオフ用マスクのメタル材料として使用可能で
ある。またＳｉｎ、とメタル材料により自然に逆テーパ
ーが形成されるのでメタル材料は１種類でもよい。
ればりフトオフ用マスクのメタル材料として使用可能で
ある。またＳｉｎ、とメタル材料により自然に逆テーパ
ーが形成されるのでメタル材料は１種類でもよい。
【図面の簡単な説明】
第１図は本発明による酸化チタン薄膜コンデンサの形成
におけるリフトオフプロセスの断面図、第２図は従来の
リフトオフ法の断面図、第３図は実施例に用いた１４Ｇ
Ｈｚ帯のパワーアンプの斜視図である。 １０１・・・・・・アルミナ基板、１０２・・・・・・
下電極（Ｃｒ−Ａｕ）、 １０３・・・・・・Ｓｉｎ、
、 １０４・・・・・・リフトオフ用金属（ＡＩ−Ｎｉ
Ｃｒ）、２０１・・・・・・アルミナ基板、２０２・・
・・・・下電極（Ｃｒ−Ａｕ）、２０３・・・・・・リ
フトオフ用金属（ＡＩ−ＮｉＣｒ）、３０１・・・・・
・入力側アルミナ基板、３０２・・・・・・出力側アル
ミナ基板、３０３・・・・・・入力側ストリップライン
、３０４・・・・・・出力側ストリップライン、３０５
・・・・・・ゲート側バイパスコンデンサ、３０６・・
・・・・ドレイン側バイパスコンデンサ、３０７・・・
・・・ゲート電圧供給回路の主線路への接続ライン（窒
化タンタル薄膜抵抗）、３０８・・・・・・ドレイン電
流供給回路の主線路への接続ライン、 ３０９・・・・
・・ＦＥＴ。 代理人の氏名 弁理士 粟野重孝 はか１名第 第 図 図 ＋１：１１−一 ア ルミ ナ 幕 鈑 ＋０４−−− Ｊフト万フ用ぶ鳩（ＡＪ−ＮｉＣｒ ）ｎ３ 第 １屈 ３０４、
におけるリフトオフプロセスの断面図、第２図は従来の
リフトオフ法の断面図、第３図は実施例に用いた１４Ｇ
Ｈｚ帯のパワーアンプの斜視図である。 １０１・・・・・・アルミナ基板、１０２・・・・・・
下電極（Ｃｒ−Ａｕ）、 １０３・・・・・・Ｓｉｎ、
、 １０４・・・・・・リフトオフ用金属（ＡＩ−Ｎｉ
Ｃｒ）、２０１・・・・・・アルミナ基板、２０２・・
・・・・下電極（Ｃｒ−Ａｕ）、２０３・・・・・・リ
フトオフ用金属（ＡＩ−ＮｉＣｒ）、３０１・・・・・
・入力側アルミナ基板、３０２・・・・・・出力側アル
ミナ基板、３０３・・・・・・入力側ストリップライン
、３０４・・・・・・出力側ストリップライン、３０５
・・・・・・ゲート側バイパスコンデンサ、３０６・・
・・・・ドレイン側バイパスコンデンサ、３０７・・・
・・・ゲート電圧供給回路の主線路への接続ライン（窒
化タンタル薄膜抵抗）、３０８・・・・・・ドレイン電
流供給回路の主線路への接続ライン、 ３０９・・・・
・・ＦＥＴ。 代理人の氏名 弁理士 粟野重孝 はか１名第 第 図 図 ＋１：１１−一 ア ルミ ナ 幕 鈑 ＋０４−−− Ｊフト万フ用ぶ鳩（ＡＪ−ＮｉＣｒ ）ｎ３ 第 １屈 ３０４、
Claims (2)
- （１）酸化チタン薄膜コンデンサ用の誘電体を形成する
プロセスにリフトオフ法を用いる薄膜コンデンサの形成
方法であって、リフトオフ用のマスク材料としてＳｉＯ
＿２と少なくとも１種類以上の金属材料を用いることを
特徴とする薄膜コンデンサの形成方法。 - （２）金属材料として、Ａｌ，Ｎｉ−Ｃｒ，Ｃｒ，Ｎｉ
，Ｔｉ，Ｐｄ，Ｔａを用いることを特徴とする請求項（
１）記載の薄膜コンデンサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418689A JPH02203511A (ja) | 1989-02-02 | 1989-02-02 | 薄膜コンデンサの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418689A JPH02203511A (ja) | 1989-02-02 | 1989-02-02 | 薄膜コンデンサの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02203511A true JPH02203511A (ja) | 1990-08-13 |
| JPH0587165B2 JPH0587165B2 (ja) | 1993-12-15 |
Family
ID=12131300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418689A Granted JPH02203511A (ja) | 1989-02-02 | 1989-02-02 | 薄膜コンデンサの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02203511A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1005073A1 (en) * | 1998-11-27 | 2000-05-31 | Murata Manufacturing Co., Ltd. | Method of forming dielectric thin film pattern and method of forming laminate pattern comprising dielectric thin film and conductive thin film |
| EP1983532A1 (en) * | 2007-04-18 | 2008-10-22 | Samsung Electro-Mechanics Co., Ltd | Capacitor and manufacturing method thereof |
-
1989
- 1989-02-02 JP JP2418689A patent/JPH02203511A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1005073A1 (en) * | 1998-11-27 | 2000-05-31 | Murata Manufacturing Co., Ltd. | Method of forming dielectric thin film pattern and method of forming laminate pattern comprising dielectric thin film and conductive thin film |
| EP1983532A1 (en) * | 2007-04-18 | 2008-10-22 | Samsung Electro-Mechanics Co., Ltd | Capacitor and manufacturing method thereof |
| US8199456B2 (en) | 2007-04-18 | 2012-06-12 | Samsung Electro-Mechanics Co., Ltd. | Capacitor and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587165B2 (ja) | 1993-12-15 |
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