JP2800890B2 - マイクロ波回路 - Google Patents
マイクロ波回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は，マイクロ波回路に
関し，特に，誘電体共振器を用いた誘電体共振発振器
（ＤＲＯ）やフイルタなどのマイクロ波回路に関する。
関し，特に，誘電体共振器を用いた誘電体共振発振器
（ＤＲＯ）やフイルタなどのマイクロ波回路に関する。
【０００２】
【従来の技術】従来の誘電体共振器を用いたマイクロ波
回路について図面を参照して説明する。
回路について図面を参照して説明する。
【０００３】図１２（ａ）は従来の誘電体共振器を用い
たマイクロ波回路の第１の例を示す平面図，図１２
（ｂ）は図１２（ａ）のVI−VI' 線に沿う断面図であ
る。図１２（ａ）及び図１２（ｂ）に示すように，この
従来のマイクロ波回路は，裏面に接地導体５１を備えた
半導体基板５２の表面にマイクロストリップ線路の中心
導体５３が形成され，かつ，中心導体５３の近傍に誘電
体共振器５４が接着剤等で固定された構成である。
たマイクロ波回路の第１の例を示す平面図，図１２
（ｂ）は図１２（ａ）のVI−VI' 線に沿う断面図であ
る。図１２（ａ）及び図１２（ｂ）に示すように，この
従来のマイクロ波回路は，裏面に接地導体５１を備えた
半導体基板５２の表面にマイクロストリップ線路の中心
導体５３が形成され，かつ，中心導体５３の近傍に誘電
体共振器５４が接着剤等で固定された構成である。
【０００４】図１３（ａ）は従来の誘電体共振器を用い
たマイクロ波回路の第２の例を示す平面図，図１３
（ｂ）は図１３（ａ）のVII −VII'線に沿う断面図であ
る。図１３（ａ）及び（ｂ）に示すように，この従来の
マイクロ波回路は，裏面に接地導体５１を備えた半導体
基板５２の表面にマイクロストリップ線路の中心導体５
３が形成され，かつ，中心導体５３の近傍に支持台２８
を介して誘電体共振器５４が接着剤等で固定された構成
である。この支持台２８は，通常，石英ガラスなどを材
料として成形により形成されたもので，あらかじめ誘電
体共振器５４の裏面に接着材で取り付けられる。また支
持台２８の別の例としては，特開平７−３８３１１号公
報に記載されているような，絶縁材料からなる厚膜体を
半導体基板５２上に印刷形成したものでもよく，誘電体
共振器５４はこの厚膜体上に接着剤により固着される。
たマイクロ波回路の第２の例を示す平面図，図１３
（ｂ）は図１３（ａ）のVII −VII'線に沿う断面図であ
る。図１３（ａ）及び（ｂ）に示すように，この従来の
マイクロ波回路は，裏面に接地導体５１を備えた半導体
基板５２の表面にマイクロストリップ線路の中心導体５
３が形成され，かつ，中心導体５３の近傍に支持台２８
を介して誘電体共振器５４が接着剤等で固定された構成
である。この支持台２８は，通常，石英ガラスなどを材
料として成形により形成されたもので，あらかじめ誘電
体共振器５４の裏面に接着材で取り付けられる。また支
持台２８の別の例としては，特開平７−３８３１１号公
報に記載されているような，絶縁材料からなる厚膜体を
半導体基板５２上に印刷形成したものでもよく，誘電体
共振器５４はこの厚膜体上に接着剤により固着される。
【０００５】
【発明が解決しようとする課題】図１２に示した従来の
マイクロ波回路の第１の例では，半導体基板５２の表面
に誘電体共振器５４を直接配置する構成であるため，誘
電体共振器５４と接地導体５１との距離が小さく，接地
導体５１の導体損失に起因した共振系の無負荷Ｑ値の低
下が大きくなるという問題がある。ここで，半導体基板
５２の厚みを大きくすることにより無負荷Ｑ値の低化は
抑制できるが同じマイクロストリップ線路の特性インピ
ーダンスを得るためには中心導体５３の幅を大きくする
必要が生じ，チップ面積の増大につながる。さらに，能
動素子を集積化したモノリシック集積回路の場合には，
半導体基板厚の増大は放熱性の悪化やバイアホール径の
増大につながる。従って，半導体基板５２の厚みを自由
に大きくすることはできない。
マイクロ波回路の第１の例では，半導体基板５２の表面
に誘電体共振器５４を直接配置する構成であるため，誘
電体共振器５４と接地導体５１との距離が小さく，接地
導体５１の導体損失に起因した共振系の無負荷Ｑ値の低
下が大きくなるという問題がある。ここで，半導体基板
５２の厚みを大きくすることにより無負荷Ｑ値の低化は
抑制できるが同じマイクロストリップ線路の特性インピ
ーダンスを得るためには中心導体５３の幅を大きくする
必要が生じ，チップ面積の増大につながる。さらに，能
動素子を集積化したモノリシック集積回路の場合には，
半導体基板厚の増大は放熱性の悪化やバイアホール径の
増大につながる。従って，半導体基板５２の厚みを自由
に大きくすることはできない。
【０００６】一方，図１３に示した従来のマイクロ波回
路の第２の例では，支持台２８を介して誘電体共振器５
４を固定する構成とすることにより，半導体基板５２の
厚みを増大させること無く，誘電体共振器５４と接地導
体５１の距離を大きくすることができ，接地導体５１の
導体損失に起因した無負荷Ｑ値の低下を抑制できる。
路の第２の例では，支持台２８を介して誘電体共振器５
４を固定する構成とすることにより，半導体基板５２の
厚みを増大させること無く，誘電体共振器５４と接地導
体５１の距離を大きくすることができ，接地導体５１の
導体損失に起因した無負荷Ｑ値の低下を抑制できる。
【０００７】しかし，誘電体共振器５４と中心導体５３
の半導体基板５２の表面に垂直な方向の距離（支持台２
８の厚み方向の距離）が増大し，誘電体共振器５４とマ
イクロストリップ線路との間の結合係数が低下するとい
う問題がある。
の半導体基板５２の表面に垂直な方向の距離（支持台２
８の厚み方向の距離）が増大し，誘電体共振器５４とマ
イクロストリップ線路との間の結合係数が低下するとい
う問題がある。
【０００８】以上の点に鑑み，本発明の技術的課題は，
基板全体を厚くすることなく，かつ，誘電体共振器とマ
イクロストリップ線路の結合強度を低下させることなく
無負荷Ｑ値を増大し得るマイクロ波回路を提供すること
にある。
基板全体を厚くすることなく，かつ，誘電体共振器とマ
イクロストリップ線路の結合強度を低下させることなく
無負荷Ｑ値を増大し得るマイクロ波回路を提供すること
にある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るマイクロ波回路では、マイクロストリ
ップ線路に誘電体共振器を磁気的に結合させたマイクロ
波回路において、前記マイクロストリップ線路を構成す
る基板の一面に前記誘電体共振器を形成し、前記基板の
一面に対向する他面の前記誘電体共振器と対向する部分
の基板自体に突起部を形成したことを特徴とする。ここ
で、本発明において、他面の前記誘電体共振器と対向す
る部分の基板自体に突起部を形成するとは、突起部自体
が基板からなるか、又は、基板面上に接触するように突
起部を形成したことをいう。
め、本発明に係るマイクロ波回路では、マイクロストリ
ップ線路に誘電体共振器を磁気的に結合させたマイクロ
波回路において、前記マイクロストリップ線路を構成す
る基板の一面に前記誘電体共振器を形成し、前記基板の
一面に対向する他面の前記誘電体共振器と対向する部分
の基板自体に突起部を形成したことを特徴とする。ここ
で、本発明において、他面の前記誘電体共振器と対向す
る部分の基板自体に突起部を形成するとは、突起部自体
が基板からなるか、又は、基板面上に接触するように突
起部を形成したことをいう。
【００１０】この発明では，基板の誘電体共振器が固定
されるのとは反対の面に部分的に，突起部を設けるよう
にしたため，基板全体の厚みを増大させることなく，し
かも誘電体共振器と中心導体の半導体基板表面に垂直な
方向の距離を増大させることなく，誘電体共振器を接地
導体から遠ざけることが出来る。
されるのとは反対の面に部分的に，突起部を設けるよう
にしたため，基板全体の厚みを増大させることなく，し
かも誘電体共振器と中心導体の半導体基板表面に垂直な
方向の距離を増大させることなく，誘電体共振器を接地
導体から遠ざけることが出来る。
【００１１】従って，基板厚の増大と結合係数の低下を
同時に回避しながら無負荷Ｑ値の劣化を抑制できる。
同時に回避しながら無負荷Ｑ値の劣化を抑制できる。
【００１２】ここで，本発明に係るマイクロ波回路にお
いては，前記マイクロ波回路における突起部を，基板を
エッチングすることにより基板と同一材料で形成するこ
とが好ましい。
いては，前記マイクロ波回路における突起部を，基板を
エッチングすることにより基板と同一材料で形成するこ
とが好ましい。
【００１３】また，本発明に係るマイクロ波回路におい
ては，前記マイクロ波回路における突起部を，堆積した
絶縁膜により形成することが好ましい。この発明では，
突起部を絶縁膜の堆積により形成することにより，突起
部の厚みを精度良く制御できる。
ては，前記マイクロ波回路における突起部を，堆積した
絶縁膜により形成することが好ましい。この発明では，
突起部を絶縁膜の堆積により形成することにより，突起
部の厚みを精度良く制御できる。
【００１４】また，本発明に係るマイクロ波回路におい
ては，前記マイクロ波回路における突起部を，パタ−ニ
ングしたフォトレジストにより形成することが好まし
い。この発明では，パタ−ニングしたフォトレジストを
突起部として用いることにより突起部の形成に必要な工
程数を削減できる。
ては，前記マイクロ波回路における突起部を，パタ−ニ
ングしたフォトレジストにより形成することが好まし
い。この発明では，パタ−ニングしたフォトレジストを
突起部として用いることにより突起部の形成に必要な工
程数を削減できる。
【００１５】また，本発明に係るマイクロ波回路におい
ては，前記マイクロ波回路における突起部の代わりに空
洞を形成することが好ましい。この発明では，突起部を
誘電損失の小さい空気とすることにより，突起部の誘電
損失に起因する無負荷Ｑ値の劣化を抑制できる。
ては，前記マイクロ波回路における突起部の代わりに空
洞を形成することが好ましい。この発明では，突起部を
誘電損失の小さい空気とすることにより，突起部の誘電
損失に起因する無負荷Ｑ値の劣化を抑制できる。
【００１６】更に，本発明に係るマイクロ波回路におい
ては，前記のいずれかのマイクロ波回路において，突起
部の形成に伴い形成される接地導体の凹凸を平坦化して
いることがより好ましい。この発明では，接地導体の凹
凸を平坦化したため，マイクロ波回路をシールドケース
や金属ブロックに実装する際に凹凸により生じる困難を
回避できる。
ては，前記のいずれかのマイクロ波回路において，突起
部の形成に伴い形成される接地導体の凹凸を平坦化して
いることがより好ましい。この発明では，接地導体の凹
凸を平坦化したため，マイクロ波回路をシールドケース
や金属ブロックに実装する際に凹凸により生じる困難を
回避できる。
【００１７】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１８】図１（ａ）は本発明の第１の実施の形態の
マイクロ波回路の平面図，図１（ｂ）は図１（ａ）のＩ
−Ｉ´線に沿う断面図である。図１（ａ）及び図１
（ｂ）に示すように，この実施の形態のマイクロ波回路
は，２０μｍ厚の金から成る接地導体１と，接地導体１
が裏面に形成された４０μｍ厚のＧａＡｓから成る半導
体基板２と，半導体基板２の表面の一端よりに形成され
た２μｍ厚で３０μｍ幅の金から成る中心導体３と，中
心導体３の近傍に配置された半径６５０μｍで高さ５５
０μｍの円柱型のＢａ（Ｍｇ，Ｔａ）Ｏ3 から成る誘電
体共振器４と，半導体基板２の裏面に形成された１０μ
ｍ厚のＧａＡｓから成る突起部５とから成る。ここで，
接地金属１，半導体基板２及び中心導体３によりマイク
ロストリップ線路が構成される。また，突起部５は，半
導体基板２の一面（表面）上に形成された誘電体共振器
４が配置される部分に対向するように，半導体基板２の
他面（裏面）に形成される。
マイクロ波回路の平面図，図１（ｂ）は図１（ａ）のＩ
−Ｉ´線に沿う断面図である。図１（ａ）及び図１
（ｂ）に示すように，この実施の形態のマイクロ波回路
は，２０μｍ厚の金から成る接地導体１と，接地導体１
が裏面に形成された４０μｍ厚のＧａＡｓから成る半導
体基板２と，半導体基板２の表面の一端よりに形成され
た２μｍ厚で３０μｍ幅の金から成る中心導体３と，中
心導体３の近傍に配置された半径６５０μｍで高さ５５
０μｍの円柱型のＢａ（Ｍｇ，Ｔａ）Ｏ3 から成る誘電
体共振器４と，半導体基板２の裏面に形成された１０μ
ｍ厚のＧａＡｓから成る突起部５とから成る。ここで，
接地金属１，半導体基板２及び中心導体３によりマイク
ロストリップ線路が構成される。また，突起部５は，半
導体基板２の一面（表面）上に形成された誘電体共振器
４が配置される部分に対向するように，半導体基板２の
他面（裏面）に形成される。
【００１９】このように，この実施の形態のマイクロ波
回路では，半導体基板２の裏面に突起部５を形成するこ
とにより接地導体１を誘電体共振器４から遠ざけ，接地
導体１の導体損失に起因する無負荷Ｑ値の劣化を抑制し
ている。
回路では，半導体基板２の裏面に突起部５を形成するこ
とにより接地導体１を誘電体共振器４から遠ざけ，接地
導体１の導体損失に起因する無負荷Ｑ値の劣化を抑制し
ている。
【００２０】本実施の形態によるマイクロ波回路では，
図１３に示した支持台２８を半導体基板２の表面側に形
成する従来構造と異なり，突起部５を形成しても，誘電
体共振器４と中心導体３の半導体基板２の表面に垂直な
方向の距離が増大することはない。
図１３に示した支持台２８を半導体基板２の表面側に形
成する従来構造と異なり，突起部５を形成しても，誘電
体共振器４と中心導体３の半導体基板２の表面に垂直な
方向の距離が増大することはない。
【００２１】従って，誘電体共振器４とマイクロストリ
ップ線路の間の結合強度を低下させることなく，しかも
半導体基板２の全体の厚みを増大させることなく，接地
導体１の導体損失に起因する無負荷Ｑ値の劣化を抑制で
きる。
ップ線路の間の結合強度を低下させることなく，しかも
半導体基板２の全体の厚みを増大させることなく，接地
導体１の導体損失に起因する無負荷Ｑ値の劣化を抑制で
きる。
【００２２】次に，図１の第１の実施の形態のマイクロ
波回路の製造工程について，図２（ａ）〜（ｄ）を参照
して説明する。図２には，中心導体１３，トランジス
タ，キャパシタ，抵抗等の素子を半導体基板２の表面に
形成する表面工程を終了後の裏面工程のみを示してい
る。この製造方法は，突起部５を半導体基板２のエッチ
ングにより形成した点に特長がある。
波回路の製造工程について，図２（ａ）〜（ｄ）を参照
して説明する。図２には，中心導体１３，トランジス
タ，キャパシタ，抵抗等の素子を半導体基板２の表面に
形成する表面工程を終了後の裏面工程のみを示してい
る。この製造方法は，突起部５を半導体基板２のエッチ
ングにより形成した点に特長がある。
【００２３】まず，必要であれば研磨等により半導体基
板２の基板厚を50μｍ厚まで研磨して調整した後，図２
（ａ）に示すように，６００μｍ厚のＧａＡｓからなる
半導体基板２の裏面にフォトレジスト６をリソグラフイ
ー技術を用いてパターニングする。次に，図２（ｂ）に
示すように，フォトレジスト６をマスクとして半導体基
板２を硫酸系エッチャント等を用いて４０μｍ厚までエ
ッチングし，図１の突起部５に相当する厚み１０μｍの
突起部５ａを形成する。フォトレジスト６を除去後，図
２（ｃ）に示すように半導体基板２の裏面に２０μｍ厚
の金から成る接地導体１を形成する。この工程は，例え
ば，Ｔｉ／Ｐｔ／Ａｕなどから成る０．５μｍ程度の金
属薄膜をスパッタにより形成する工程と，接地導体１と
なる金をメッキする工程とから構成される。最後に，図
２（ｄ）に示すように，誘電体共振器４を半導体基板２
の表面上で，かつ，突起部５ａの上方に接着剤等により
固定して，図１に示すマイクロ波回路が形成される。
板２の基板厚を50μｍ厚まで研磨して調整した後，図２
（ａ）に示すように，６００μｍ厚のＧａＡｓからなる
半導体基板２の裏面にフォトレジスト６をリソグラフイ
ー技術を用いてパターニングする。次に，図２（ｂ）に
示すように，フォトレジスト６をマスクとして半導体基
板２を硫酸系エッチャント等を用いて４０μｍ厚までエ
ッチングし，図１の突起部５に相当する厚み１０μｍの
突起部５ａを形成する。フォトレジスト６を除去後，図
２（ｃ）に示すように半導体基板２の裏面に２０μｍ厚
の金から成る接地導体１を形成する。この工程は，例え
ば，Ｔｉ／Ｐｔ／Ａｕなどから成る０．５μｍ程度の金
属薄膜をスパッタにより形成する工程と，接地導体１と
なる金をメッキする工程とから構成される。最後に，図
２（ｄ）に示すように，誘電体共振器４を半導体基板２
の表面上で，かつ，突起部５ａの上方に接着剤等により
固定して，図１に示すマイクロ波回路が形成される。
【００２４】次に，本発明の第２の実施の形態について
説明する。本発明の第２の実施の形態によるマイクロ波
回路の構成は，図１に示すものと，突起部が絶縁膜で構
成されている以外は，同様の構造を有する。
説明する。本発明の第２の実施の形態によるマイクロ波
回路の構成は，図１に示すものと，突起部が絶縁膜で構
成されている以外は，同様の構造を有する。
【００２５】本発明の第２の実施の形態によるマイクロ
波回路の製造工程について，図３（ａ）〜（ｄ）を参照
して説明する。この製造工程は，突起部５を堆積した絶
縁膜７により形成した点に特長がある。
波回路の製造工程について，図３（ａ）〜（ｄ）を参照
して説明する。この製造工程は，突起部５を堆積した絶
縁膜７により形成した点に特長がある。
【００２６】まず，必要であれば研磨等により半導体基
板２の基板厚を調整した後，図３（ａ）に示すように，
半導体基板２の裏面にＳｉＯ2 からなる低損失の絶縁膜
７をプラズマＣＶＤ法等により５μｍ程度堆積し，この
絶縁膜７の表面に，フォトレジスト６を塗布し，リソグ
ラフィー技術を用いてパタ−ニングする。
板２の基板厚を調整した後，図３（ａ）に示すように，
半導体基板２の裏面にＳｉＯ2 からなる低損失の絶縁膜
７をプラズマＣＶＤ法等により５μｍ程度堆積し，この
絶縁膜７の表面に，フォトレジスト６を塗布し，リソグ
ラフィー技術を用いてパタ−ニングする。
【００２７】次に，図３（ｂ）に示すように，フォトレ
ジスト６をマスクとして絶縁膜７をバッファド弗酸等を
エッチャントとしたエッチングにより，突起部５ｂ（図
１の突起部５に相当する）を形成する。フォトレジスト
６を除去後，図３（ｃ）に示すように，半導体基板２の
裏面に２０μｍ厚の金から成る接地導体１を形成する。
この工程は例えば，Ｔｉ／Ｐｔ／Ａｕなどから成る０．
５μｍ程度の金属薄膜をスパッタにより形成する工程
と，接地導体１となる金をメッキする工程とから構成さ
れる。最後に，図３（ｄ）に示すように，誘電体共振器
４を半導体基板２の表面上で，かつ，突起部５ｂの上方
に接着剤等により固定する。
ジスト６をマスクとして絶縁膜７をバッファド弗酸等を
エッチャントとしたエッチングにより，突起部５ｂ（図
１の突起部５に相当する）を形成する。フォトレジスト
６を除去後，図３（ｃ）に示すように，半導体基板２の
裏面に２０μｍ厚の金から成る接地導体１を形成する。
この工程は例えば，Ｔｉ／Ｐｔ／Ａｕなどから成る０．
５μｍ程度の金属薄膜をスパッタにより形成する工程
と，接地導体１となる金をメッキする工程とから構成さ
れる。最後に，図３（ｄ）に示すように，誘電体共振器
４を半導体基板２の表面上で，かつ，突起部５ｂの上方
に接着剤等により固定する。
【００２８】次に，本発明の第３の実施の形態によるマ
イクロ波回路について説明する。本発明の第３の実施の
形態によるマイクロ波回路の構成は，図１に示すもの
と，突起部がフォトレジスト５ｃから構成される他は，
同様の構造を有する。また，第３の実施の形態によるマ
イクロ波回路は，第１及び第２の実施の形態によるもの
とは，その製造方法が異なっている。
イクロ波回路について説明する。本発明の第３の実施の
形態によるマイクロ波回路の構成は，図１に示すもの
と，突起部がフォトレジスト５ｃから構成される他は，
同様の構造を有する。また，第３の実施の形態によるマ
イクロ波回路は，第１及び第２の実施の形態によるもの
とは，その製造方法が異なっている。
【００２９】本発明の第３の実施の形態によるマイクロ
波回路の製造工程について図４（ａ）〜（ｄ）を参照し
ながら説明する。
波回路の製造工程について図４（ａ）〜（ｄ）を参照し
ながら説明する。
【００３０】まず，必要であれば研磨等により半導体基
板２の基板厚を調整した後，図４（ａ）に示すように，
半導体基板２の裏面に突起部５ｃ（図１の突起部５に相
当する）を，５μｍ程度の厚膜のフォトレジスト塗布
し，リソグラフイー技術によりパターニングすることに
より形成する。次に，図４（ｂ）に示すように，半導体
基板２の裏面に２０μｍ厚の金から成る接地導体１を形
成する。この工程は例えば，Ｔｉ／Ｐｔ／Ａｕなどから
成る０．５μｍ程度の金属薄膜８をスパッタにより形成
する工程と，接地導体１となる金をメッキする工程とか
ら構成される。最後に，図４（ｃ）に示すように，誘電
体共振器４を半導体基板２の表面上で，かつ，突起部５
ｃ上方に接着剤等により固定する。
板２の基板厚を調整した後，図４（ａ）に示すように，
半導体基板２の裏面に突起部５ｃ（図１の突起部５に相
当する）を，５μｍ程度の厚膜のフォトレジスト塗布
し，リソグラフイー技術によりパターニングすることに
より形成する。次に，図４（ｂ）に示すように，半導体
基板２の裏面に２０μｍ厚の金から成る接地導体１を形
成する。この工程は例えば，Ｔｉ／Ｐｔ／Ａｕなどから
成る０．５μｍ程度の金属薄膜８をスパッタにより形成
する工程と，接地導体１となる金をメッキする工程とか
ら構成される。最後に，図４（ｃ）に示すように，誘電
体共振器４を半導体基板２の表面上で，かつ，突起部５
ｃ上方に接着剤等により固定する。
【００３１】次に，本発明の第４の実施の形態によるマ
イクロ波回路について説明する。本発明の第４の実施の
形態によるマイクロ波回路の構成は，図１に示すものと
は，接地導体１にエアブリッジ構造を用いることによ
り，突起部５ｅを空洞とした他は，同様の構造を有す
る。しかし，第４の実施の形態によるマイクロ波回路
は，第１，第２，及び第３の実施の形態によるものと
は，その製造方法が異なっている。
イクロ波回路について説明する。本発明の第４の実施の
形態によるマイクロ波回路の構成は，図１に示すものと
は，接地導体１にエアブリッジ構造を用いることによ
り，突起部５ｅを空洞とした他は，同様の構造を有す
る。しかし，第４の実施の形態によるマイクロ波回路
は，第１，第２，及び第３の実施の形態によるものと
は，その製造方法が異なっている。
【００３２】本発明の第４の実施の形態によるマイクロ
波回路の製造工程について，図５（ａ）〜（ｄ）及び図
６（ａ）〜（ｄ）を参照しながら説明する。図５（ａ）
〜（ｄ）は，半導体基板２の裏面側（突起部が形成され
る側）から見た平面図であり，図６（ａ）〜（ｃ）は図
５（ａ）〜（ｃ）におけるII−II´，III −III ´，IV
−IV´線に沿う断面図，図６（ｄ）は図５（ｄ）のＶ−
Ｖ´線に沿う断面図である。また，図５においては，煩
雑を避けるため，金属薄膜８の表記を省略している。
波回路の製造工程について，図５（ａ）〜（ｄ）及び図
６（ａ）〜（ｄ）を参照しながら説明する。図５（ａ）
〜（ｄ）は，半導体基板２の裏面側（突起部が形成され
る側）から見た平面図であり，図６（ａ）〜（ｃ）は図
５（ａ）〜（ｃ）におけるII−II´，III −III ´，IV
−IV´線に沿う断面図，図６（ｄ）は図５（ｄ）のＶ−
Ｖ´線に沿う断面図である。また，図５においては，煩
雑を避けるため，金属薄膜８の表記を省略している。
【００３３】まず，必要であれば研磨等により半導体基
板２の基板厚を調整した後，図５（ａ）及び図６（ａ）
に示すように，半導体基板２の裏面に５μｍ程度の厚み
のフォトレジスト６ａをリソグラフィー技術を用いてパ
ターニングし，続いて，接地導体を形成するためのＴｉ
／Ｐｔ／Ａｕなどから成る０．５μｍ程度の金属薄膜８
をスパッタにより全面に形成する。
板２の基板厚を調整した後，図５（ａ）及び図６（ａ）
に示すように，半導体基板２の裏面に５μｍ程度の厚み
のフォトレジスト６ａをリソグラフィー技術を用いてパ
ターニングし，続いて，接地導体を形成するためのＴｉ
／Ｐｔ／Ａｕなどから成る０．５μｍ程度の金属薄膜８
をスパッタにより全面に形成する。
【００３４】次に，図５（ｂ）及び図６（ｂ）に示すよ
うに，フオトレジスト６ａの周辺部の一部に２０μｍ強
の厚みのフォトレジスト６ｂをパターニングする。続い
て，図５（ｃ）及び図６（ｃ）に示すように，接地導体
１となる金を２０μｍ程度メッキにより形成した後，フ
オトレジスト６ｂを有機溶剤により，金属薄膜８の一部
をイオンミリングにより，フォトレジスト６ａを有機溶
剤により順次除去する。最後に，図５（ｄ）及び図６
（ｄ）に示すように誘電体共振器４を半導体基板２の表
面上で，かつ，突起部（空洞）５ｄの上方に接着剤等に
より固定する。
うに，フオトレジスト６ａの周辺部の一部に２０μｍ強
の厚みのフォトレジスト６ｂをパターニングする。続い
て，図５（ｃ）及び図６（ｃ）に示すように，接地導体
１となる金を２０μｍ程度メッキにより形成した後，フ
オトレジスト６ｂを有機溶剤により，金属薄膜８の一部
をイオンミリングにより，フォトレジスト６ａを有機溶
剤により順次除去する。最後に，図５（ｄ）及び図６
（ｄ）に示すように誘電体共振器４を半導体基板２の表
面上で，かつ，突起部（空洞）５ｄの上方に接着剤等に
より固定する。
【００３５】次に，本発明の第５の実施の形態によるマ
イクロ波回路について説明する。本発明の第５の実施の
形態によるマイクロ波回路の構成は，図１に示すもの
と，接地導体の形状が異なる他は，同様の構造を有す
る。第５の実施の形態によるマイクロ波回路は，第１，
第２，及び第３の実施の形態によるものとは，その製造
方法が異なっている。
イクロ波回路について説明する。本発明の第５の実施の
形態によるマイクロ波回路の構成は，図１に示すもの
と，接地導体の形状が異なる他は，同様の構造を有す
る。第５の実施の形態によるマイクロ波回路は，第１，
第２，及び第３の実施の形態によるものとは，その製造
方法が異なっている。
【００３６】本発明の第５の実施の形態によるマイクロ
波回路の製造工程について，図７（ａ）〜（ｃ）を参照
して説明する。図７は接地導体１を形成以降の工程を示
している。この製造方法は，接地金属１の形成を２回行
うことにより，突起部５の形成に伴い形成される接地導
体１の凹凸を平坦化している点に特長がある。
波回路の製造工程について，図７（ａ）〜（ｃ）を参照
して説明する。図７は接地導体１を形成以降の工程を示
している。この製造方法は，接地金属１の形成を２回行
うことにより，突起部５の形成に伴い形成される接地導
体１の凹凸を平坦化している点に特長がある。
【００３７】まず，図７（ａ）に示すように，フォトレ
ジスト６を接地導体１の凸部に沿ってパターニングす
る。次に，図７（ｂ）に示すように，フオトレジスト６
をマスクにして２回目の接地導体１の形成を行う。接地
導体１の形成方法は，図２〜図５に示した接地導体の形
成と同様な材料とプロセスとで形成されている。
ジスト６を接地導体１の凸部に沿ってパターニングす
る。次に，図７（ｂ）に示すように，フオトレジスト６
をマスクにして２回目の接地導体１の形成を行う。接地
導体１の形成方法は，図２〜図５に示した接地導体の形
成と同様な材料とプロセスとで形成されている。
【００３８】最後に，図７（ｃ）に示すように，フォト
レジスト６を除去した後，誘電体共振器４を半導体基板
２の表面上で，かつ，突起部５の上方に接着剤等により
固定する。
レジスト６を除去した後，誘電体共振器４を半導体基板
２の表面上で，かつ，突起部５の上方に接着剤等により
固定する。
【００３９】次に，本発明の第６の実施の形態によるマ
イクロ波回路について説明する。本発明の第６の実施の
形態によるマイクロ波回路の構成は，図７（ｃ）に示す
ものと同様の構造を有する。第６の実施の形態によるマ
イクロ波回路の製造工程について図８（ａ）〜（ｃ）を
参照して説明する。
イクロ波回路について説明する。本発明の第６の実施の
形態によるマイクロ波回路の構成は，図７（ｃ）に示す
ものと同様の構造を有する。第６の実施の形態によるマ
イクロ波回路の製造工程について図８（ａ）〜（ｃ）を
参照して説明する。
【００４０】図８は接地導体１の形成以降の工程を示し
ている。この製造方法は，突起部５の形成に伴い形成さ
れる接地導体１の凹凸を研磨工程により平坦化している
点に特徴がある。その製造方法は以下の通りである。
ている。この製造方法は，突起部５の形成に伴い形成さ
れる接地導体１の凹凸を研磨工程により平坦化している
点に特徴がある。その製造方法は以下の通りである。
【００４１】まず，図８（ａ）に示すように，接地導体
１を厚めに形成する。接地導体の形成方法は，図２〜図
５に示した接地導体の形成と同様な材料とプロセスとで
形成されている。次に，図８（ｂ）に示すように，接地
導体１の凸部を研磨により平坦化する。最後に，図８
（ｃ）に示すように，誘電体共振器４を半導体基板２の
表面上で，かつ，突起部５の上方に接着剤等により固定
する。
１を厚めに形成する。接地導体の形成方法は，図２〜図
５に示した接地導体の形成と同様な材料とプロセスとで
形成されている。次に，図８（ｂ）に示すように，接地
導体１の凸部を研磨により平坦化する。最後に，図８
（ｃ）に示すように，誘電体共振器４を半導体基板２の
表面上で，かつ，突起部５の上方に接着剤等により固定
する。
【００４２】図９は本発明の実施の形態によるマイクロ
波回路をＭＭＩＣ（Microwave Monolithic Integrated
Circuit ）誘電体共振発振器（ＤＲＯ）に適用した場合
の一例を示す平面図である。この例では，図６に示した
マイクロ波回路が適用されている。
波回路をＭＭＩＣ（Microwave Monolithic Integrated
Circuit ）誘電体共振発振器（ＤＲＯ）に適用した場合
の一例を示す平面図である。この例では，図６に示した
マイクロ波回路が適用されている。
【００４３】図９に示すように，ＤＲＯは，裏面に２０
μｍ厚の金から成る接地導体を有する半導体基板２，２
μｍ厚で３０μｍ幅の金から成る中心導体３，１０μｍ
厚のＧａＡｓから成る突起部５，半径６５０μｍ，高さ
５５０μｍの円柱型のＢａ（Ｍｇ，Ｔａ）Ｏ3 から成る
誘電体共振器４，３０μｍ角のバイアホール９，エピタ
キシャル層とＡｕ／Ｇｅ／Ｎｉ／Ａｕオーミック金属か
ら成る抵抗体１０，ＳｉＮX を誘電膜に用いたＭＩＭキ
ャパシタ１１，バイアスパッド１２，出力パッド１３，
整合用オープンスタブ１４，帰還用線路１５，１／４波
長線路１６，Ｔｉ／Ａｌから成るゲート電極１７，ドレ
イン電極１８，ソース電極１９，活性層２０から構成さ
れる。ゲー卜電極１７，Ａｕ／Ｇｅ／Ｎｉ／Ａｕオーミ
ツク金属から成るドレイン電極１８，ソース電極１９，
活性層２０により電界効果トランジスタ（ＦＥＴ）が構
成される。
μｍ厚の金から成る接地導体を有する半導体基板２，２
μｍ厚で３０μｍ幅の金から成る中心導体３，１０μｍ
厚のＧａＡｓから成る突起部５，半径６５０μｍ，高さ
５５０μｍの円柱型のＢａ（Ｍｇ，Ｔａ）Ｏ3 から成る
誘電体共振器４，３０μｍ角のバイアホール９，エピタ
キシャル層とＡｕ／Ｇｅ／Ｎｉ／Ａｕオーミック金属か
ら成る抵抗体１０，ＳｉＮX を誘電膜に用いたＭＩＭキ
ャパシタ１１，バイアスパッド１２，出力パッド１３，
整合用オープンスタブ１４，帰還用線路１５，１／４波
長線路１６，Ｔｉ／Ａｌから成るゲート電極１７，ドレ
イン電極１８，ソース電極１９，活性層２０から構成さ
れる。ゲー卜電極１７，Ａｕ／Ｇｅ／Ｎｉ／Ａｕオーミ
ツク金属から成るドレイン電極１８，ソース電極１９，
活性層２０により電界効果トランジスタ（ＦＥＴ）が構
成される。
【００４４】図１０は本発明の実施の形態によるマイク
ロ波回路をＨＩＣ（ Hybrid Integrated Circuit) 誘電
体共振発信器（ＤＲＯ）に適用した場合の一例を示す平
面図である。図１０においては，図７に示したマイクロ
波回路を適用している。図１０に示すように，ＤＲＯ
は，中心導体（ストリップ導体）３，突起部５，誘電体
共振器４，抵抗体１０，ＭＩＭキャパシタ１１，出力パ
ッド１３，整合用オープンスタブ１４，帰還用線路１
５，１／４波長線路１６が形成された１００μｍ厚のア
ルミナから成る絶縁性基板２１と，ゲート電極１７，ド
レイン電極１８，ソース電極１９，活性層２０を有する
ＦＥＴチップ２４と，チップコンデンサ２３とが５ｍｍ
厚の銅表面に金をメッキした金属ブロック２２上に固定
されることにより構成され，それぞれが直径１０μｍ程
度の金線２５により電気的に接続されている。尚，突起
部５は，アルミナから成る絶縁性基板２１のエッチング
により形成されている。
ロ波回路をＨＩＣ（ Hybrid Integrated Circuit) 誘電
体共振発信器（ＤＲＯ）に適用した場合の一例を示す平
面図である。図１０においては，図７に示したマイクロ
波回路を適用している。図１０に示すように，ＤＲＯ
は，中心導体（ストリップ導体）３，突起部５，誘電体
共振器４，抵抗体１０，ＭＩＭキャパシタ１１，出力パ
ッド１３，整合用オープンスタブ１４，帰還用線路１
５，１／４波長線路１６が形成された１００μｍ厚のア
ルミナから成る絶縁性基板２１と，ゲート電極１７，ド
レイン電極１８，ソース電極１９，活性層２０を有する
ＦＥＴチップ２４と，チップコンデンサ２３とが５ｍｍ
厚の銅表面に金をメッキした金属ブロック２２上に固定
されることにより構成され，それぞれが直径１０μｍ程
度の金線２５により電気的に接続されている。尚，突起
部５は，アルミナから成る絶縁性基板２１のエッチング
により形成されている。
【００４５】図１１は本発明の実施の形態によるマイク
ロ波回路を調整ビスを有するシールドケースに実装した
場合の一例を示す断面図である。図１１では，図８に示
したマイクロ波回路を調整ビス２６を有するシールドケ
ース２７に実装した場合を示している。
ロ波回路を調整ビスを有するシールドケースに実装した
場合の一例を示す断面図である。図１１では，図８に示
したマイクロ波回路を調整ビス２６を有するシールドケ
ース２７に実装した場合を示している。
【００４６】本発明の実施の形態によるマイクロ波回路
のように誘電体共振器を用いた回路のチップは通常，図
１１に示したような調整ビス２６を有するシールドケー
ス２７に実装して用いられる。シールドケース２７は，
５ｍｍ厚の銅表面に金をメッキした金属により成り，調
整ビス２６は，ネジ式で上下可動の密閉構造としてい
る。
のように誘電体共振器を用いた回路のチップは通常，図
１１に示したような調整ビス２６を有するシールドケー
ス２７に実装して用いられる。シールドケース２７は，
５ｍｍ厚の銅表面に金をメッキした金属により成り，調
整ビス２６は，ネジ式で上下可動の密閉構造としてい
る。
【００４７】
【発明の効果】以上説明したように，本発明によれば，
半導体あるいは絶縁性基板の裏面に，部分的に突起部を
設けることにより，基板全体の厚みを増大させることな
く，しかも誘電体共振器とストリップ導体の半導体基板
表面に垂直な方向の距離を増大させることなく，誘電体
共振器を接地導体から遠ざけることが出来る。従って，
基板厚の増大と結合係数の低下を同時に回避しながら無
負荷Ｑ値の低化を抑制できる効果がある。
半導体あるいは絶縁性基板の裏面に，部分的に突起部を
設けることにより，基板全体の厚みを増大させることな
く，しかも誘電体共振器とストリップ導体の半導体基板
表面に垂直な方向の距離を増大させることなく，誘電体
共振器を接地導体から遠ざけることが出来る。従って，
基板厚の増大と結合係数の低下を同時に回避しながら無
負荷Ｑ値の低化を抑制できる効果がある。
【００４８】また，本発明によれば，突起部をフォトレ
ジストで形成することにより少ない工程数で上記の効果
を得ることができる。
ジストで形成することにより少ない工程数で上記の効果
を得ることができる。
【００４９】また，本発明によれば，突起部を空洞とす
ることにより，突起部の誘電損失に起因する無負荷Ｑ値
の低下を同時に抑制できる。
ることにより，突起部の誘電損失に起因する無負荷Ｑ値
の低下を同時に抑制できる。
【００５０】また，本発明によれば，突起部の形成に伴
い生じる接地導体の凹凸を平坦化することにより，本発
明のマイクロ波回路のシールドケース等への実装時の困
難を回避できる効果がある。
い生じる接地導体の凹凸を平坦化することにより，本発
明のマイクロ波回路のシールドケース等への実装時の困
難を回避できる効果がある。
【図１】（ａ）は本発明の第１の実施の形態によるマイ
クロ波回路の平面図である。（ｂ）は（ａ）のＩ−Ｉ´
線断面図である。
クロ波回路の平面図である。（ｂ）は（ａ）のＩ−Ｉ´
線断面図である。
【図２】（ａ），（ｂ），（ｃ），及び（ｄ）は本発明
の第１の実施の形態によるマイクロ波回路の製造工程を
示す断面図である。
の第１の実施の形態によるマイクロ波回路の製造工程を
示す断面図である。
【図３】（ａ），（ｂ），（ｃ），及び（ｄ）は本発明
の第２の実施の形態によるマイクロ波回路の製造工程を
示す断面図である。
の第２の実施の形態によるマイクロ波回路の製造工程を
示す断面図である。
【図４】（ａ），（ｂ），及び（ｃ）は本発明の第３の
実施の形態によるマイクロ波回路の製造工程を示す断面
図である。
実施の形態によるマイクロ波回路の製造工程を示す断面
図である。
【図５】（ａ），（ｂ），（ｃ），及び（ｄ）は本発明
の第４の実施の形態によるマイクロ波回路の製造工程を
示す平面図である。
の第４の実施の形態によるマイクロ波回路の製造工程を
示す平面図である。
【図６】（ａ），（ｂ），（ｃ），及び（ｄ）は，夫々
図５（ａ），（ｂ），（ｃ），及び（ｄ）のII-II'，II
I −III'，IV−IV' ，Ｖ−Ｖ´線に沿う断面図である。
図５（ａ），（ｂ），（ｃ），及び（ｄ）のII-II'，II
I −III'，IV−IV' ，Ｖ−Ｖ´線に沿う断面図である。
【図７】（ａ），（ｂ），及び（ｃ）は本発明の第５の
実施の形態によるマイクロ波回路の製造工程を示す断面
図である。
実施の形態によるマイクロ波回路の製造工程を示す断面
図である。
【図８】（ａ），（ｂ），及び（ｃ）は本発明の第６の
実施の形態によるマイクロ波回路を示す平面図である。
実施の形態によるマイクロ波回路を示す平面図である。
【図９】本発明の実施の形態によるマイクロ波回路をＭ
ＭＩＣの誘電体共振発振器に適用した一例の平面図であ
る。
ＭＩＣの誘電体共振発振器に適用した一例の平面図であ
る。
【図１０】本発明の実施の形態によるマイクロ波回路を
ＨＩＣの誘電体共振発振器に適用した一例の平面図であ
る。
ＨＩＣの誘電体共振発振器に適用した一例の平面図であ
る。
【図１１】本発明の実施の形態によるマイクロ波回路の
実装方法を示す断面図である。
実装方法を示す断面図である。
【図１２】（ａ）は従来の誘電体共振器を用いたマイク
ロ波回路の一例の平面図である。（ｂ）は（ａ）のVI-V
I'線断面図である。
ロ波回路の一例の平面図である。（ｂ）は（ａ）のVI-V
I'線断面図である。
【図１３】（ａ）は従来の誘電体共振器を用いたマイク
ロ波回路の他の例の平面図である。（ｂ）は（ａ）のVI
I −VII'線断面図である。
ロ波回路の他の例の平面図である。（ｂ）は（ａ）のVI
I −VII'線断面図である。
１，５１ 接地導体 ２，５２ 半導体基板 ３，５３ 中心導体 ４，５４ 誘電体共振器 ５，５ａ，５ｂ，５ｃ，５ｄ 突起部 ６，６ａ，６ｂ フォトレジスト ７ 絶縁膜 ８ 金属薄膜 ９ バイアホール １０ 抵抗体 １１ ＭＩＭキャパシタ １２ バイアスパッド １３ 出力パッド １４ 整合用オープンスタブ １５ 帰還用線路 １６ １／４波長線路 １７ ゲート電極 １８ ドレイン電極 １９ ソース電極 ２０ 活性層 ２１ 絶縁性基板 ２２ 金属ブロック ２３ チップコンデンサ ２４ ＦＥＴチップ ２５ 金線 ２６ 調整ビス ２７ シールドケース ２８ 支持台
フロントページの続き (56)参考文献 特開 昭61−230501（ＪＰ，Ａ) 特開 平３−77409（ＪＰ，Ａ) 特開 平１−144802（ＪＰ，Ａ) 特開 平３−77407（ＪＰ，Ａ) 特開 昭63−67904（ＪＰ，Ａ) 特開 平９−172306（ＪＰ，Ａ) 実開 昭58−83801（ＪＰ，Ｕ) 実開 平２−68504（ＪＰ，Ｕ) 実開 昭62−125011（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01P 7/10 H03B 5/18
Claims (7)
- 【請求項１】 マイクロストリップ線路に誘電体共振器
を磁気的に結合させたマイクロ波回路において、前記マ
イクロストリップ線路を構成する基板の一面に前記誘電
体共振器を形成し、前記基板の一面に対向する他面の前
記誘電体共振器と対向する部分の基板自体に突起部を形
成したことを特徴とするマイクロ波回路。 - 【請求項２】 請求項１記載のマイクロ波回路におい
て，前記突起部は，前記基板と同じ材料で形成されてい
ることを特徴とするマイクロ波回路。 - 【請求項３】 請求項１記載のマイクロ波回路におい
て，前記突起部は，前記基板上に堆積された絶縁膜によ
り形成されていることを特徴とするマイクロ波回路。 - 【請求項４】 請求項１記載のマイクロ波回路におい
て，前記突起部は，前記基板上に堆積されたフォトレジ
ストにより形成されていることを特徴とするマイクロ波
回路。 - 【請求項５】 請求項１乃至４の内のいずれかに記載の
マイクロ波回路において，前記突起部を覆うように形成
される接地導体の前記突起部に対応した凹凸を平坦化し
たことを特徴とするマイクロ波回路。 - 【請求項６】 請求項１記載のマイクロ波回路におい
て，前記マイクロストリップ線路を構成する接地導体を
エアブリッジ状に形成し，前記突起部の代わりに空洞と
したことを特徴とするマイクロ波回路。 - 【請求項７】 請求項６記載のマイクロ波回路におい
て，前記接地導体の凹凸を平坦化したことを特徴とする
マイクロ波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256455A JP2800890B2 (ja) | 1996-09-27 | 1996-09-27 | マイクロ波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256455A JP2800890B2 (ja) | 1996-09-27 | 1996-09-27 | マイクロ波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107521A JPH10107521A (ja) | 1998-04-24 |
| JP2800890B2 true JP2800890B2 (ja) | 1998-09-21 |
Family
ID=17292887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8256455A Expired - Fee Related JP2800890B2 (ja) | 1996-09-27 | 1996-09-27 | マイクロ波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800890B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033704B2 (ja) * | 1997-02-27 | 2000-04-17 | 日本電気株式会社 | マイクロ波回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883801U (ja) * | 1981-11-30 | 1983-06-07 | ソニー株式会社 | マイクロ波共振回路装置 |
| CA1229389A (en) * | 1985-04-03 | 1987-11-17 | Barry A. Syrett | Microwave bandpass filters including dielectric resonators |
| JPS6367904A (ja) * | 1986-09-10 | 1988-03-26 | Fujitsu Ltd | 誘電体発振器 |
| JPH01144802A (ja) * | 1987-12-01 | 1989-06-07 | Fujitsu Ltd | 誘電体帯域除去フィルタ |
| JPH0268504U (ja) * | 1988-11-15 | 1990-05-24 | ||
| JPH0377409A (ja) * | 1989-08-19 | 1991-04-03 | Fujitsu General Ltd | マイクロ波発振回路 |
| JPH0377407A (ja) * | 1989-08-19 | 1991-04-03 | Fujitsu General Ltd | マイクロ波発振回路 |
| JP3077409U (ja) * | 2000-10-31 | 2001-05-18 | 紀伊生産株式会社 | 配管用被覆シート材 |
-
1996
- 1996-09-27 JP JP8256455A patent/JP2800890B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10107521A (ja) | 1998-04-24 |
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