JPH10144552A - 薄膜導電パターンの形成方法およびこれを用いた薄膜インダクタ - Google Patents
薄膜導電パターンの形成方法およびこれを用いた薄膜インダクタInfo
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- JPH10144552A JPH10144552A JP29496796A JP29496796A JPH10144552A JP H10144552 A JPH10144552 A JP H10144552A JP 29496796 A JP29496796 A JP 29496796A JP 29496796 A JP29496796 A JP 29496796A JP H10144552 A JPH10144552 A JP H10144552A
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Abstract
(57)【要約】
【課題】 パターンの膜厚は確保したまま、スペース間
隔を縮小したラインアンドスペースパターンからなる薄
膜導電パターンの形成方法、およびこれを用いた薄膜イ
ンダクタ等を提供する。 【解決手段】 薄膜導電パターン５をメッキで形成する
際のステンシルとして、従来の厚膜レジストマスクに換
え、ＳｉＯ2 等のステンシル材を微細異方性加工して用
いる。 【効果】 スペース幅が１μｍ程度以下、パターン断面
のアスペクト比が例えば５以上のラインアンドスペース
パターンが、制御性良く形成できる。したがって、薄膜
インダクタ等に適用すれば、小型かつＱ値に優れた素子
を得ることが可能となる。
隔を縮小したラインアンドスペースパターンからなる薄
膜導電パターンの形成方法、およびこれを用いた薄膜イ
ンダクタ等を提供する。 【解決手段】 薄膜導電パターン５をメッキで形成する
際のステンシルとして、従来の厚膜レジストマスクに換
え、ＳｉＯ2 等のステンシル材を微細異方性加工して用
いる。 【効果】 スペース幅が１μｍ程度以下、パターン断面
のアスペクト比が例えば５以上のラインアンドスペース
パターンが、制御性良く形成できる。したがって、薄膜
インダクタ等に適用すれば、小型かつＱ値に優れた素子
を得ることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜導電パターンの
形成方法およびこれを用いた薄膜インダクタに関し、さ
らに詳しくは、ラインアンドスペースパターンのスペー
ス間隔を狭めたスパイラル状の薄膜インダクタ等の薄膜
導電パターンの形成方法およびこれを用いた小型薄膜イ
ンダクタに関する。
形成方法およびこれを用いた薄膜インダクタに関し、さ
らに詳しくは、ラインアンドスペースパターンのスペー
ス間隔を狭めたスパイラル状の薄膜インダクタ等の薄膜
導電パターンの形成方法およびこれを用いた小型薄膜イ
ンダクタに関する。
【０００２】
【従来の技術】従来より、ＧａＡｓ等の化合物半導体を
用い、ＭＥＳＦＥＴやＨＥＭＴ等の高速能動素子と、抵
抗、キャパシタ、インダクタ等の受動素子を１チップ上
に形成する高周波デバイスがＭＭＩＣ（Ｍｏｎｏｌｉｃ
ｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）として知られている。これら受動素子の
中でも、キャパシタ、インダクタは半導体チップ面積に
占める割合が数十％におよび、小型化が望まれている。
これらのうちキャパシタは、３次元的な電極構造の採用
や、Ｔａ2 Ｏ5 等高誘電率材料の採用により小型化を図
ることが可能である。
用い、ＭＥＳＦＥＴやＨＥＭＴ等の高速能動素子と、抵
抗、キャパシタ、インダクタ等の受動素子を１チップ上
に形成する高周波デバイスがＭＭＩＣ（Ｍｏｎｏｌｉｃ
ｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）として知られている。これら受動素子の
中でも、キャパシタ、インダクタは半導体チップ面積に
占める割合が数十％におよび、小型化が望まれている。
これらのうちキャパシタは、３次元的な電極構造の採用
や、Ｔａ2 Ｏ5 等高誘電率材料の採用により小型化を図
ることが可能である。
【０００３】現在、ＭＭＩＣのインダクタとしてはスパ
イラル状の薄膜インダクタが一般的に用いられている。
これを図３（ａ）〜（ｂ）を参照して説明する。このう
ち、図３（ａ）はスパイラル状の薄膜インダクタの概略
平面図、図３（ｂ）はその概略断面図であり、図３
（ａ）のＡ−Ａ断面を示す。半導体基板１上に下層層間
絶縁膜２および下層導電パターン３、上層層間絶縁膜４
およびスパイラル状の薄膜導電パターン５が順次形成さ
れている。なお、上層層間絶縁膜４に開口された接続孔
により、薄膜導電パターン５の中心部分と下層導電パタ
ーン３の導通がとられている。
イラル状の薄膜インダクタが一般的に用いられている。
これを図３（ａ）〜（ｂ）を参照して説明する。このう
ち、図３（ａ）はスパイラル状の薄膜インダクタの概略
平面図、図３（ｂ）はその概略断面図であり、図３
（ａ）のＡ−Ａ断面を示す。半導体基板１上に下層層間
絶縁膜２および下層導電パターン３、上層層間絶縁膜４
およびスパイラル状の薄膜導電パターン５が順次形成さ
れている。なお、上層層間絶縁膜４に開口された接続孔
により、薄膜導電パターン５の中心部分と下層導電パタ
ーン３の導通がとられている。
【０００４】このスパイラル状の薄膜インダクタの面積
を決定するパラメータは、インダクタの内径ｒ、薄膜導
電パターン５のライン幅ｌ、スペース幅ｓ、巻数Ｎであ
る。またこのスパイラル状の薄膜インダクタのインダク
タンスを増大するためには、巻数Ｎを増やすことで容易
に実現できるが、占有面積も増えるので好ましくない。
インダクタンス増大の他の方法は、内径およびスペース
幅ｓを小さくすればよく、この場合には占有面積が小さ
くなる。さらに、薄膜導電パターン５の厚さｈを大きく
することでもインダクタンスは大きくなり、この場合は
占有面積に変わりはない。図３に示される従来の薄膜イ
ンダクタの場合、ライン幅ｌ、スペース幅ｓおよび厚さ
ｈはいずれも略４μｍ程度のデザインルールで設計され
ている。
を決定するパラメータは、インダクタの内径ｒ、薄膜導
電パターン５のライン幅ｌ、スペース幅ｓ、巻数Ｎであ
る。またこのスパイラル状の薄膜インダクタのインダク
タンスを増大するためには、巻数Ｎを増やすことで容易
に実現できるが、占有面積も増えるので好ましくない。
インダクタンス増大の他の方法は、内径およびスペース
幅ｓを小さくすればよく、この場合には占有面積が小さ
くなる。さらに、薄膜導電パターン５の厚さｈを大きく
することでもインダクタンスは大きくなり、この場合は
占有面積に変わりはない。図３に示される従来の薄膜イ
ンダクタの場合、ライン幅ｌ、スペース幅ｓおよび厚さ
ｈはいずれも略４μｍ程度のデザインルールで設計され
ている。
【０００５】またスパイラル状の薄膜インダクタを数Ｇ
Ｈｚの周波数帯で使用する場合、周波数特性であるＱ値
が重要であるが、ライン幅ｌおよびスペース幅ｓともに
小さい方が優れた特性が得られる。以上をまとめると、
占有面積が小さく小型かつ高周波特性の優れた薄膜イン
ダクタを形成するためには、薄膜導電パターン５の厚さ
ｈを大きく、ライン幅ｌおよびスペース幅ともに小さく
設計すればよいことが判る。これらの設計事項は、同じ
形状の薄膜導電パターンを用いる薄膜トランスや、薄膜
磁気ヘッドの薄膜コイル、あるいはマイクロマシンアク
チュエータの薄膜コイル等の小型高性能化についても適
用することができる。
Ｈｚの周波数帯で使用する場合、周波数特性であるＱ値
が重要であるが、ライン幅ｌおよびスペース幅ｓともに
小さい方が優れた特性が得られる。以上をまとめると、
占有面積が小さく小型かつ高周波特性の優れた薄膜イン
ダクタを形成するためには、薄膜導電パターン５の厚さ
ｈを大きく、ライン幅ｌおよびスペース幅ともに小さく
設計すればよいことが判る。これらの設計事項は、同じ
形状の薄膜導電パターンを用いる薄膜トランスや、薄膜
磁気ヘッドの薄膜コイル、あるいはマイクロマシンアク
チュエータの薄膜コイル等の小型高性能化についても適
用することができる。
【０００６】さて、ＧａＡｓ半導体基板を用いたＭＭＩ
Ｃの薄膜インダクタは、導電材料にＡｕ（金）を用い、
メッキで成膜する方法が一般的である。これはｎ型Ｇａ
Ａｓへのオーミックコンタクト電極として、ＡｕＧｅＮ
ｉに代表されるＡｕ系の金属が用いられ、その後の配線
形成にもＡｕを用いることが製造プロセスの整合性をと
り易いことが理由の一つである。また同じ素子面積で大
きなインダクタンスを得るため、厚膜の形成が容易なメ
ッキが好んで採用される。メッキは、電解メッキおよび
無電解メッキともに、パターニングした下地通電膜上
や、活性層上に選択的に堆積することができる。したが
って蒸着やスパッタリングといった真空薄膜形成法より
も、材料の使用効率が良いことも特徴である。
Ｃの薄膜インダクタは、導電材料にＡｕ（金）を用い、
メッキで成膜する方法が一般的である。これはｎ型Ｇａ
Ａｓへのオーミックコンタクト電極として、ＡｕＧｅＮ
ｉに代表されるＡｕ系の金属が用いられ、その後の配線
形成にもＡｕを用いることが製造プロセスの整合性をと
り易いことが理由の一つである。また同じ素子面積で大
きなインダクタンスを得るため、厚膜の形成が容易なメ
ッキが好んで採用される。メッキは、電解メッキおよび
無電解メッキともに、パターニングした下地通電膜上
や、活性層上に選択的に堆積することができる。したが
って蒸着やスパッタリングといった真空薄膜形成法より
も、材料の使用効率が良いことも特徴である。
【０００７】メッキによる薄膜インダクタの従来の形成
方法を、図４（ａ）〜（ｅ）に示す概略断面図を参照し
て説明する。まず図４（ａ）に示すように、基板６上に
メッキ用の通電膜７を形成する。基板６はＧａＡｓ半導
体基板上に層間絶縁膜や下層導電パターン等が形成され
たものである。また通電膜７はＴｉ／Ａｕからなる積層
膜を蒸着やスパッタリングで薄く形成したものである。
つぎに図４（ｂ）に示すように、厚膜レジストマスク１
０をラインアンドスペースパターン状に形成する。この
後、図４（ｃ）に示すように通電膜７を陰極として、ス
テンシル（ｓｔｅｎｃｉｌ）である厚膜レジストマスク
１０のスペース間に、Ａｕからなる薄膜導電パターン５
を選択的に埋め込む。続けて図４（ｄ）に示すように厚
膜レジストマスク１０を剥離し、この後、露出した通電
膜７をイオンミリングで除去して図４（ｅ）に示すよう
に薄膜導電パターン５を完成する。この場合の平面形状
は図３（ａ）で説明した通りである。
方法を、図４（ａ）〜（ｅ）に示す概略断面図を参照し
て説明する。まず図４（ａ）に示すように、基板６上に
メッキ用の通電膜７を形成する。基板６はＧａＡｓ半導
体基板上に層間絶縁膜や下層導電パターン等が形成され
たものである。また通電膜７はＴｉ／Ａｕからなる積層
膜を蒸着やスパッタリングで薄く形成したものである。
つぎに図４（ｂ）に示すように、厚膜レジストマスク１
０をラインアンドスペースパターン状に形成する。この
後、図４（ｃ）に示すように通電膜７を陰極として、ス
テンシル（ｓｔｅｎｃｉｌ）である厚膜レジストマスク
１０のスペース間に、Ａｕからなる薄膜導電パターン５
を選択的に埋め込む。続けて図４（ｄ）に示すように厚
膜レジストマスク１０を剥離し、この後、露出した通電
膜７をイオンミリングで除去して図４（ｅ）に示すよう
に薄膜導電パターン５を完成する。この場合の平面形状
は図３（ａ）で説明した通りである。
【０００８】このような従来の薄膜インダクタの形成方
法において、ラインアンドスペースパターンの最小寸
法、すなわちデザインルールを決定する因子は、厚膜レ
ジストマスク１０の膜厚と、その膜厚におけるリソグラ
フィの解像度である。薄膜インダクタの場合には、メッ
キの膜厚を大きくするため、数μｍ厚の厚膜レジストを
用いる。かかる厚膜レジストを異方性形状に加工するリ
ソグラフィ精度は、例えば４μｍのレジスト膜厚の時に
は４μｍ程度のラインアンドスペース形状がやっとであ
る。１０μｍ程度の厚膜が得られるレジストもあるが、
これも加工精度は１０μｍ程度である。このように、厚
膜レジストでは膜厚程度のリソグラフィ精度がほぼ限界
と見られる。すなわち、現状では高集積化のためにスペ
ース間隔を狭めると薄膜導電パターンの膜厚が不充分と
なり、膜厚を得るために厚膜レジストを用いるとスペー
ス間隔を狭めることが不可能となる。
法において、ラインアンドスペースパターンの最小寸
法、すなわちデザインルールを決定する因子は、厚膜レ
ジストマスク１０の膜厚と、その膜厚におけるリソグラ
フィの解像度である。薄膜インダクタの場合には、メッ
キの膜厚を大きくするため、数μｍ厚の厚膜レジストを
用いる。かかる厚膜レジストを異方性形状に加工するリ
ソグラフィ精度は、例えば４μｍのレジスト膜厚の時に
は４μｍ程度のラインアンドスペース形状がやっとであ
る。１０μｍ程度の厚膜が得られるレジストもあるが、
これも加工精度は１０μｍ程度である。このように、厚
膜レジストでは膜厚程度のリソグラフィ精度がほぼ限界
と見られる。すなわち、現状では高集積化のためにスペ
ース間隔を狭めると薄膜導電パターンの膜厚が不充分と
なり、膜厚を得るために厚膜レジストを用いるとスペー
ス間隔を狭めることが不可能となる。
【０００９】
【発明が解決しようとする課題】本発明はかかる技術背
景に鑑み提案するものであり、ラインアンドスペースパ
ターンのスペース間隔等を縮小できるとともに、パター
ンの厚さを確保できる薄膜導電パターンの形成方法、お
よびこれを用いた小型高性能の薄膜インダクタを提供す
ることをその課題とする。
景に鑑み提案するものであり、ラインアンドスペースパ
ターンのスペース間隔等を縮小できるとともに、パター
ンの厚さを確保できる薄膜導電パターンの形成方法、お
よびこれを用いた小型高性能の薄膜インダクタを提供す
ることをその課題とする。
【００１０】
【課題を解決するための手段】本発明は上述した課題を
達成するために提案するものである。すなわち本発明の
薄膜導電パターンの形成方法は、基板上に通電膜を全面
に形成する工程、この通電膜上に、後工程で形成する薄
膜導電パターンの厚さに略等しい厚さを有する絶縁膜を
全面に形成する工程、この絶縁膜上に、レジストマスク
を所望のラインアンドスペースパターン状に形成する工
程、レジストマスクをエッチングマスクとして前記絶縁
膜を異方性エッチングし、下地の通電膜を露出する工
程、露出した通電膜上に、先の絶縁膜の厚さに略等しい
薄膜導電パターンをメッキにより選択的に形成する工
程、絶縁膜を除去し、下地の通電膜を露出するととも
に、薄膜導電パターンを先のラインアンドスペースパタ
ーンの相補パターン状に残す工程、残された薄膜導電パ
ターンをエッチングマスクとして、露出した部分の下地
通電膜を除去する工程、以上の工程を有することを特徴
とする。
達成するために提案するものである。すなわち本発明の
薄膜導電パターンの形成方法は、基板上に通電膜を全面
に形成する工程、この通電膜上に、後工程で形成する薄
膜導電パターンの厚さに略等しい厚さを有する絶縁膜を
全面に形成する工程、この絶縁膜上に、レジストマスク
を所望のラインアンドスペースパターン状に形成する工
程、レジストマスクをエッチングマスクとして前記絶縁
膜を異方性エッチングし、下地の通電膜を露出する工
程、露出した通電膜上に、先の絶縁膜の厚さに略等しい
薄膜導電パターンをメッキにより選択的に形成する工
程、絶縁膜を除去し、下地の通電膜を露出するととも
に、薄膜導電パターンを先のラインアンドスペースパタ
ーンの相補パターン状に残す工程、残された薄膜導電パ
ターンをエッチングマスクとして、露出した部分の下地
通電膜を除去する工程、以上の工程を有することを特徴
とする。
【００１１】本発明の薄膜導電パターンの形成方法は、
薄膜導電パターンのスペース間隔が２μｍ以下であると
ともに、厚さは２μｍ以上である場合に好適に用いるこ
とができる。また本発明の薄膜導電パターンの形成方法
は、一例としてＭＭＩＣに搭載されるような小型化、小
占有面積化が要求される薄膜インダクタに好ましく適用
することができる。
薄膜導電パターンのスペース間隔が２μｍ以下であると
ともに、厚さは２μｍ以上である場合に好適に用いるこ
とができる。また本発明の薄膜導電パターンの形成方法
は、一例としてＭＭＩＣに搭載されるような小型化、小
占有面積化が要求される薄膜インダクタに好ましく適用
することができる。
【００１２】次に作用の説明に移る。本発明において
は、薄膜導電パターンの選択メッキのステンシルを、従
来のレジストマスクに換えて絶縁膜パターンを採用する
ことにより、例えば幅２μｍ以下好ましくは１μｍ程度
以下、厚さ２μｍ以上好ましくは４μｍ程度以上のステ
ンシルを異方性よく高精度に形成することができる。し
たがって、スペース間隔ｓが１μｍ程度と狭く、数μｍ
の厚さの薄膜導電パターンを容易に形成することが可能
となる。
は、薄膜導電パターンの選択メッキのステンシルを、従
来のレジストマスクに換えて絶縁膜パターンを採用する
ことにより、例えば幅２μｍ以下好ましくは１μｍ程度
以下、厚さ２μｍ以上好ましくは４μｍ程度以上のステ
ンシルを異方性よく高精度に形成することができる。し
たがって、スペース間隔ｓが１μｍ程度と狭く、数μｍ
の厚さの薄膜導電パターンを容易に形成することが可能
となる。
【００１３】本発明に用いる絶縁膜としては、Ｓｉ
Ｏ2 、ＳｉＯＮ、Ｓｉ3 Ｎ4 等のシリコン化合物を、デ
ポジションレートがとれるＣＶＤ法等で形成すればよ
い。また無機ＳＯＧや有機ＳＯＧ、あるいはポリイミド
等、レジストマスクとエッチング選択比が得られる材料
を塗布焼成あるいは塗布することにより、厚膜として形
成することもできる。
Ｏ2 、ＳｉＯＮ、Ｓｉ3 Ｎ4 等のシリコン化合物を、デ
ポジションレートがとれるＣＶＤ法等で形成すればよ
い。また無機ＳＯＧや有機ＳＯＧ、あるいはポリイミド
等、レジストマスクとエッチング選択比が得られる材料
を塗布焼成あるいは塗布することにより、厚膜として形
成することもできる。
【００１４】このような厚膜の絶縁膜をパターニングす
る際には、例えば厚さ１〜１．５μｍ程度、幅２μｍ程
度以下好ましくは１μｍ程度以下の高解像度のレジスト
マスクをエッチングマスクとし、ＲＩＥ等の異方性に優
れ、例えば５程度の選択比がとれるエッチング条件を採
用すればよい。エッチングガスとしては、例えばＣＦ4
やＣＨＦ3 等のＣＦ系ガスにＯ2 やＨ2 等の添加ガスを
加えた混合ガスを用いることができる。エッチングの均
一性を高めるためには充分なオーバーエッチングを施す
ことが好ましいが、下地の通電膜にＡｕ等を用いれば、
ＣＦ系ガスとは反応しないため、充分な選択比が採れ、
これが可能となる。
る際には、例えば厚さ１〜１．５μｍ程度、幅２μｍ程
度以下好ましくは１μｍ程度以下の高解像度のレジスト
マスクをエッチングマスクとし、ＲＩＥ等の異方性に優
れ、例えば５程度の選択比がとれるエッチング条件を採
用すればよい。エッチングガスとしては、例えばＣＦ4
やＣＨＦ3 等のＣＦ系ガスにＯ2 やＨ2 等の添加ガスを
加えた混合ガスを用いることができる。エッチングの均
一性を高めるためには充分なオーバーエッチングを施す
ことが好ましいが、下地の通電膜にＡｕ等を用いれば、
ＣＦ系ガスとは反応しないため、充分な選択比が採れ、
これが可能となる。
【００１５】したがって、例えば幅が１μｍ程度以下と
充分に狭く、アスペクト比の大きい絶縁膜ステンシルを
用いることにより、スペース間隔が従来の数分の１で、
しかも数μｍの厚膜の薄膜導電パターンを容易に形成す
ることができる。このため、小型かつ高周波特性に優れ
た薄膜インダクタ等や、これを搭載した高集積化ＭＭＩ
Ｃが可能となる。
充分に狭く、アスペクト比の大きい絶縁膜ステンシルを
用いることにより、スペース間隔が従来の数分の１で、
しかも数μｍの厚膜の薄膜導電パターンを容易に形成す
ることができる。このため、小型かつ高周波特性に優れ
た薄膜インダクタ等や、これを搭載した高集積化ＭＭＩ
Ｃが可能となる。
【００１６】
【発明の実施の形態】以下、本発明を図面を参照しつつ
さらに詳しく説明する。はじめに、本発明の薄膜導電パ
ターンの形成方法により形成された薄膜インダクタの構
造を図１（ａ）〜（ｂ）を参照して説明する。基本的な
構造は図３で説明した従来の薄膜インダクタと同じであ
り、同様の構成要素には同一の参照符号を付してある。
このうち、図１（ａ）はスパイラル状の薄膜インダクタ
の概略平面図、図１（ｂ）はその概略断面図であり、図
１（ａ）のＡ−Ａ断面を示す。ＧａＡｓ等の半導体基板
１上に下層層間絶縁膜２および下層導電パターン３、上
層層間絶縁膜４およびＡｕメッキからなるスパイラル状
の薄膜導電パターン５が順次形成されている。図３に示
した従来の薄膜インダクタとの大きな差異は、薄膜導電
パターンのライン幅ｌやその厚さｈはほぼ同一でありな
がら、スペース間隔ｓが０．８μｍ程度と、従来の数分
の一に縮小されている点である。
さらに詳しく説明する。はじめに、本発明の薄膜導電パ
ターンの形成方法により形成された薄膜インダクタの構
造を図１（ａ）〜（ｂ）を参照して説明する。基本的な
構造は図３で説明した従来の薄膜インダクタと同じであ
り、同様の構成要素には同一の参照符号を付してある。
このうち、図１（ａ）はスパイラル状の薄膜インダクタ
の概略平面図、図１（ｂ）はその概略断面図であり、図
１（ａ）のＡ−Ａ断面を示す。ＧａＡｓ等の半導体基板
１上に下層層間絶縁膜２および下層導電パターン３、上
層層間絶縁膜４およびＡｕメッキからなるスパイラル状
の薄膜導電パターン５が順次形成されている。図３に示
した従来の薄膜インダクタとの大きな差異は、薄膜導電
パターンのライン幅ｌやその厚さｈはほぼ同一でありな
がら、スペース間隔ｓが０．８μｍ程度と、従来の数分
の一に縮小されている点である。
【００１７】つぎに、本発明の薄膜導電パターンの形成
方法を、図２（ａ）〜（ｆ）に示す概略断面図を参照し
て説明する。
方法を、図２（ａ）〜（ｆ）に示す概略断面図を参照し
て説明する。
【００１８】まず図２（ａ）に示すように、基板６上全
面にメッキ用の通電膜７を形成する。基板６はＧａＡｓ
半導体基板上に層間絶縁膜や下層導電パターンおよび接
続孔等が形成されたものである。ＭＥＳＦＥＴやＨＥＭ
Ｔ等の能動素子が予め作り込まれたものでもよい。また
通電膜７はＴｉ／Ａｕからなる積層膜を蒸着やスパッタ
リングで薄く形成したものであり、その厚さは例えばＴ
ｉ５０ｎｍ、Ａｕ２００ｎｍである。Ｔｉは下地の層間
絶縁膜等と薄膜導電パターンとの密着性を高めるための
層である。
面にメッキ用の通電膜７を形成する。基板６はＧａＡｓ
半導体基板上に層間絶縁膜や下層導電パターンおよび接
続孔等が形成されたものである。ＭＥＳＦＥＴやＨＥＭ
Ｔ等の能動素子が予め作り込まれたものでもよい。また
通電膜７はＴｉ／Ａｕからなる積層膜を蒸着やスパッタ
リングで薄く形成したものであり、その厚さは例えばＴ
ｉ５０ｎｍ、Ａｕ２００ｎｍである。Ｔｉは下地の層間
絶縁膜等と薄膜導電パターンとの密着性を高めるための
層である。
【００１９】つぎに図２（ｂ）に示すように、例えばＳ
ｉＯ2 からなる絶縁膜８をプラズマＣＶＤ等により約５
μｍ堆積する。この後、レジスト膜を例えば１．２μｍ
の厚さにスピンコートし、ライン幅例えば０．８μｍ、
スペース幅が例えば４μｍのラインアンドスペースパタ
ーンの高解像度レジストマスク９を形成する。
ｉＯ2 からなる絶縁膜８をプラズマＣＶＤ等により約５
μｍ堆積する。この後、レジスト膜を例えば１．２μｍ
の厚さにスピンコートし、ライン幅例えば０．８μｍ、
スペース幅が例えば４μｍのラインアンドスペースパタ
ーンの高解像度レジストマスク９を形成する。
【００２０】この後、例えば平行平板型ＲＩＥ装置とＣ
Ｆ4 ／Ｏ2 混合ガスを用い、高解像度レジストマスク９
をエッチングマスクとして絶縁膜８を異方性エッチング
する。このときエッチング選択比として約５以上は容易
に得られる。下地通電膜７表面のＡｕはＳｉＯ2 エッチ
ング用のＣＦ4 ／Ｏ2 混合ガスとは反応せずにエッチン
グストッパとして機能するので、オーバーエッチングを
加えることにより、絶縁膜８の残渣を生じることなく、
通電膜７を均一に露出して絶縁膜８のステンシルを形成
することが可能である。この状態を図２（ｃ）に示す。
Ｆ4 ／Ｏ2 混合ガスを用い、高解像度レジストマスク９
をエッチングマスクとして絶縁膜８を異方性エッチング
する。このときエッチング選択比として約５以上は容易
に得られる。下地通電膜７表面のＡｕはＳｉＯ2 エッチ
ング用のＣＦ4 ／Ｏ2 混合ガスとは反応せずにエッチン
グストッパとして機能するので、オーバーエッチングを
加えることにより、絶縁膜８の残渣を生じることなく、
通電膜７を均一に露出して絶縁膜８のステンシルを形成
することが可能である。この状態を図２（ｃ）に示す。
【００２１】つぎに通電膜７を電極とし、図２（ｄ）に
示すようにＡｕメッキによる薄膜導電パターン５を５μ
ｍの厚さに形成する。図２（ｃ）に示したＲＩＥの終了
段階で高解像度レジストマスク９が残存している場合に
は、Ａｕメッキ工程の前後いずれかの段階で剥離する。
示すようにＡｕメッキによる薄膜導電パターン５を５μ
ｍの厚さに形成する。図２（ｃ）に示したＲＩＥの終了
段階で高解像度レジストマスク９が残存している場合に
は、Ａｕメッキ工程の前後いずれかの段階で剥離する。
【００２２】この後、絶縁膜８のステンシルを除去す
る。抜きパターンの方法は、希フッ酸等によるウェット
エッチング、あるいはフッ素系ガスを用いた等方性モー
ドの強いドライエッチングを用いる。この抜きパターン
工程ではＡｕからなる薄膜導電パターン５や露出する通
電膜７は反応しない。この状態を図２（ｅ）に示す。
る。抜きパターンの方法は、希フッ酸等によるウェット
エッチング、あるいはフッ素系ガスを用いた等方性モー
ドの強いドライエッチングを用いる。この抜きパターン
工程ではＡｕからなる薄膜導電パターン５や露出する通
電膜７は反応しない。この状態を図２（ｅ）に示す。
【００２３】続けて、Ａｒガスを用いたイオンミリング
やスパッタエッチング等で、露出した通電膜７を除去す
る。通電膜７は薄いので、これら物理的なエッチングで
容易に除去することができる。パターニング終了後の薄
膜導電パターン５を図２（ｆ）に示す。この薄膜導電パ
ターン５の平面形状は、例えば図１（ａ）に示した通り
である。この後、必要に応じてさらに上層の層間絶縁膜
やパシベーション膜を薄膜導電パターン５上に形成す
る。これら層間絶縁膜やパシベーション膜の材料とし
て、フッ素を含む酸化シリコン（ＳｉＯＦ、比誘電率
３．２〜３．７）やテフロン、サイトップ（いずれも商
品名）等フッ素系高分子（比誘電率約２）を用いること
により、寄生容量を低減した高速動作、低発熱の薄膜イ
ンダクタを形成することができる。
やスパッタエッチング等で、露出した通電膜７を除去す
る。通電膜７は薄いので、これら物理的なエッチングで
容易に除去することができる。パターニング終了後の薄
膜導電パターン５を図２（ｆ）に示す。この薄膜導電パ
ターン５の平面形状は、例えば図１（ａ）に示した通り
である。この後、必要に応じてさらに上層の層間絶縁膜
やパシベーション膜を薄膜導電パターン５上に形成す
る。これら層間絶縁膜やパシベーション膜の材料とし
て、フッ素を含む酸化シリコン（ＳｉＯＦ、比誘電率
３．２〜３．７）やテフロン、サイトップ（いずれも商
品名）等フッ素系高分子（比誘電率約２）を用いること
により、寄生容量を低減した高速動作、低発熱の薄膜イ
ンダクタを形成することができる。
【００２４】本実施の形態例によれば、スペース幅０．
８μｍ、ライン幅４μｍ、厚さ５μｍのラインアンドス
ペース状の薄膜導電パターンを制御性高く形成すること
ができる。したがって、厚膜レジストマスクをステンシ
ルに用いる従来の方法では不可能であった、小型、省占
有面積で、かつ高周波特性であるＱ値に優れた薄膜イン
ダクタ等が実現できる。
８μｍ、ライン幅４μｍ、厚さ５μｍのラインアンドス
ペース状の薄膜導電パターンを制御性高く形成すること
ができる。したがって、厚膜レジストマスクをステンシ
ルに用いる従来の方法では不可能であった、小型、省占
有面積で、かつ高周波特性であるＱ値に優れた薄膜イン
ダクタ等が実現できる。
【００２５】なお本実施の形態例ではスペース幅のみを
縮小したが、他の実施の形態例として、ライン幅をも１
μｍ程度あるいはそれ以下に迄縮小することができる。
したがって、薄膜導電パターンのスペース幅およびライ
ン幅ともに設計の自由度が拡がり、使用目的に合った薄
膜導電パターンを形成することができる。
縮小したが、他の実施の形態例として、ライン幅をも１
μｍ程度あるいはそれ以下に迄縮小することができる。
したがって、薄膜導電パターンのスペース幅およびライ
ン幅ともに設計の自由度が拡がり、使用目的に合った薄
膜導電パターンを形成することができる。
【００２６】以上本発明の薄膜導電パターンの形成方法
およびこれを用いた薄膜インダクタにつき詳細な説明を
加えたが、本発明はこれら実施の形態例によりなんら限
定されるものではない。例えば、絶縁膜や薄膜導電パタ
ーンあるいは通電膜の材料はＳｉＯ2 やＡｕ、あるいは
Ｔｉ／Ａｕの他に各種変更が可能である。例えば薄膜導
電パターンとしてＣｕメッキは好適に用いることができ
る。本発明の薄膜導電パターンの形成方法は、例示した
薄膜インダクタの他に、薄膜コイルや薄膜トランス、薄
膜磁気ヘッドあるいはマイクロマシンアクチュエータ等
にも適用することができる。
およびこれを用いた薄膜インダクタにつき詳細な説明を
加えたが、本発明はこれら実施の形態例によりなんら限
定されるものではない。例えば、絶縁膜や薄膜導電パタ
ーンあるいは通電膜の材料はＳｉＯ2 やＡｕ、あるいは
Ｔｉ／Ａｕの他に各種変更が可能である。例えば薄膜導
電パターンとしてＣｕメッキは好適に用いることができ
る。本発明の薄膜導電パターンの形成方法は、例示した
薄膜インダクタの他に、薄膜コイルや薄膜トランス、薄
膜磁気ヘッドあるいはマイクロマシンアクチュエータ等
にも適用することができる。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
の薄膜導電パターンの形成方法によれば、膜厚を確保し
たまま、スペース幅やライン幅を縮小したラインアンド
スペースパターンを制御性良く形成することができる。
の薄膜導電パターンの形成方法によれば、膜厚を確保し
たまま、スペース幅やライン幅を縮小したラインアンド
スペースパターンを制御性良く形成することができる。
【００２８】またこの薄膜導電パターンの形成方法を例
えば薄膜インダクタに適用することにより、小型化、省
占有面積化、そして高周波特性にすぐれた素子が得ら
れ、ＭＭＩＣ等の高集積化、高性能化に寄与する。
えば薄膜インダクタに適用することにより、小型化、省
占有面積化、そして高周波特性にすぐれた素子が得ら
れ、ＭＭＩＣ等の高集積化、高性能化に寄与する。
【図１】本発明の薄膜インダクタの形成方法を適用した
薄膜インダクタを示す概略平面図および概略断面図であ
る。
薄膜インダクタを示す概略平面図および概略断面図であ
る。
【図２】本発明の薄膜導電パターンの形成方法の工程を
示す概略断面図である。
示す概略断面図である。
【図３】従来の薄膜インダクタを示す概略平面図および
概略断面図である。
概略断面図である。
【図４】従来の薄膜導電パターンの形成方法の工程を示
す概略断面図である。
す概略断面図である。
１…半導体基板、２…下層層間絶縁膜、３…下層導電パ
ターン、４…上層層間絶縁膜、５…薄膜導電パターン、
６…基板、７…通電膜、８…絶縁膜、９…高解像度レジ
ストマスク、１０…厚膜レジストマスク
ターン、４…上層層間絶縁膜、５…薄膜導電パターン、
６…基板、７…通電膜、８…絶縁膜、９…高解像度レジ
ストマスク、１０…厚膜レジストマスク
Claims (3)
- 【請求項１】 基板上に通電膜を全面に形成する工程、 前記通電膜上に、後工程で形成する薄膜導電パターンの
厚さに略等しい厚さを有する絶縁膜を全面に形成する工
程、 前記絶縁膜上に、レジストマスクを所望のラインアンド
スペースパターン状に形成する工程、 前記レジストマスクをエッチングマスクとして前記絶縁
膜を異方性エッチングし、前記通電膜を露出する工程、 露出した前記通電膜上に、前記絶縁膜の厚さに略等しい
薄膜導電パターンをメッキにより選択的に形成する工
程、 前記絶縁膜を除去し、前記通電膜を露出するとともに、
前記薄膜導電パターンを前記ラインアンドスペースパタ
ーンの相補パターン状に残す工程、 前記薄膜導電パターンをエッチングマスクとして、露出
した前記通電膜を除去する工程、 以上の工程を有することを特徴とする薄膜導電パターン
の形成方法。 - 【請求項２】 前記薄膜導電パターンのスペース間隔は
２μｍ以下であるとともに、厚さは２μｍ以上であるこ
とを特徴とする請求項１記載の薄膜導電パターンの形成
方法。 - 【請求項３】 請求項１または２記載の薄膜導電パター
ンの形成方法により形成されたことを特徴とする薄膜イ
ンダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29496796A JPH10144552A (ja) | 1996-11-07 | 1996-11-07 | 薄膜導電パターンの形成方法およびこれを用いた薄膜インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29496796A JPH10144552A (ja) | 1996-11-07 | 1996-11-07 | 薄膜導電パターンの形成方法およびこれを用いた薄膜インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144552A true JPH10144552A (ja) | 1998-05-29 |
Family
ID=17814632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29496796A Pending JPH10144552A (ja) | 1996-11-07 | 1996-11-07 | 薄膜導電パターンの形成方法およびこれを用いた薄膜インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144552A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440810B1 (ko) * | 2001-09-04 | 2004-07-21 | 한국전기연구원 | 저손실 박막 인덕터의 제조방법 |
| US7453343B2 (en) | 2003-02-26 | 2008-11-18 | Tdk Corporation | Thin-film type common-mode choke coil |
| JP2010251684A (ja) * | 2009-04-20 | 2010-11-04 | Kinko Denshi Kofun Yugenkoshi | 複合材料構造、複合材料を含む回路基板構造、及び複合材料回路基板構造を形成する方法 |
| JP2016529732A (ja) * | 2013-08-30 | 2016-09-23 | クアルコム，インコーポレイテッド | 厚さが変化するインダクタ |
| US10116285B2 (en) | 2013-03-14 | 2018-10-30 | Qualcomm Incorporated | Integration of a replica circuit and a transformer above a dielectric substrate |
| CN111333022A (zh) * | 2020-03-17 | 2020-06-26 | 中北大学 | 一种高密度微纳线圈柔性异质集成方法 |
-
1996
- 1996-11-07 JP JP29496796A patent/JPH10144552A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440810B1 (ko) * | 2001-09-04 | 2004-07-21 | 한국전기연구원 | 저손실 박막 인덕터의 제조방법 |
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| JP2010251684A (ja) * | 2009-04-20 | 2010-11-04 | Kinko Denshi Kofun Yugenkoshi | 複合材料構造、複合材料を含む回路基板構造、及び複合材料回路基板構造を形成する方法 |
| US10116285B2 (en) | 2013-03-14 | 2018-10-30 | Qualcomm Incorporated | Integration of a replica circuit and a transformer above a dielectric substrate |
| JP2016529732A (ja) * | 2013-08-30 | 2016-09-23 | クアルコム，インコーポレイテッド | 厚さが変化するインダクタ |
| US10354795B2 (en) | 2013-08-30 | 2019-07-16 | Qualcomm Incorporated | Varying thickness inductor |
| CN111333022A (zh) * | 2020-03-17 | 2020-06-26 | 中北大学 | 一种高密度微纳线圈柔性异质集成方法 |
| CN111333022B (zh) * | 2020-03-17 | 2023-04-07 | 中北大学 | 一种高密度微纳线圈柔性异质集成方法 |
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