JPH08330353A - インダクタを有するフリップ・チップ半導体素子の製造方法 - Google Patents

インダクタを有するフリップ・チップ半導体素子の製造方法

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JPH08330353A
JPH08330353A JP8146487A JP14648796A JPH08330353A JP H08330353 A JPH08330353 A JP H08330353A JP 8146487 A JP8146487 A JP 8146487A JP 14648796 A JP14648796 A JP 14648796A JP H08330353 A JPH08330353 A JP H08330353A
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Abstract

(57)【要約】 【課題】 集積インダクタを有するフリップ・チップ半
導体素子を製造する方法を提供する。 【解決手段】 半導体基板（１０）上に、フリップ・チ
ップ・バンプ（２４，２６，２７）とインダクタ（１
７）とを同時に製造する。製造プロセスは２回の電気鍍
金工程を含む。第１工程では、シード層（１３）上に銅
（１８）を電気鍍金して、インダクタ（１７）とフリッ
プ・チップ・バンプ（２４，２６，２７）の第１部分
（１６）を形成する。第２工程では、既に電気鍍金され
ている銅（１８）上に銅を電気鍍金して、フリップ・チ
ップ・バンプ（２４，２６，２７）の第２部分（２１）
を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に電子素子
の製造方法に関し、更に特定すれば集積インダクタ(int
egrated inductor)を有するフリップ・チップ半導体素
子に関するものである。
【０００２】
【従来の技術】携帯用通信分野の市場拡大に伴って、多
くの製品がＲＦ即ち無線周波数範囲で動作するようにな
っている。これら高周波数範囲で動作する集積回路は、
インピーダンス・マッチング、容量マッチング、フィル
タリング、および同調のために、インダクタやコンデン
サを含む受動素子を必要とする。受動素子に加えて、従
来のワイヤ・ボンド型半導体チップに対して高周波数特
性の改善を図るために、フリップ・チップ・バンプが用
いられている。
【０００３】フリップ・チップ・バンプおよびインダク
タのための集積方式は、チタン・タングステンおよび銅
を含むシード層(seed layer)を基板上にスパッタリング
し、第１フォトレジスト・パターンを用いてシード層上
にインダクタを規定し、シード層の露出部分上に銅を電
気鍍金してインダクタを形成する工程を必要とする。第
１フォトレジストの除去後、第２フォトレジスト・パタ
ーンを用いて、インダクタを被覆し、シード層上にフリ
ップ・チップ・バンプを規定する。続いて、シード層の
露出部分上に銅を電気鍍金して、フリップ・チップ・バ
ンプの銅間柱部分(copper stud portion)を形成する。
フリップ・チップ・バンプの銅上に鉛を電気鍍金し、リ
ード上に錫を電気鍍金し、最後に第２フォトレジスト・
パターンを除去する。
【０００４】インダクタとフリップ・チップ・バンプと
のシード層による短絡をなくすためには、インダクタを
規定するのに用いられないシード層の部分、あるいはフ
リップ・チップ・バンプを除去しなければならない。こ
の除去プロセスが、製造上の重大問題を集積方式に引き
起こすのである。
【０００５】MacDermit Metex FA/Metex FBのような商
業的に入手可能なエッチング剤を用いてシード層の露出
されたスパッタ銅(sputtered cupper)をエッチングする
場合、Metex FA/Metex FBの電気鍍金銅とスパッタ銅に
対するエッチング選択性が約５：１であるために、電気
鍍金銅のインダクタがより強く(aggressive)エッチング
されることになる。電気鍍金銅のインダクタが強くエッ
チングされると、そのインダクタンスが変化し、集積回
路の高周波数特性(high frequency performance)に悪影
響を与えることになる。エッチング選択性を改良するた
めには、ペルオキソ二硫酸アンモニウム(ammonium pero
xydisulfate)を用いて、スパッタ銅のエッチング速度を
高めつつ、電気鍍金銅のエッチング速度を低下させる。
しかしながら、ペルオキソ二硫酸アンモニウムも、錫を
強くエッチングするためフリップ・チップ・バンプを劣
化させることになる。基板上に半導体素子を接合するた
めには、フリップ・チップ・バンプの銅間柱を覆う鉛錫
キャップ(lead tin cap)が必要となる。
【０００６】鉛および錫の鍍金に先だってスッパタ銅の
シード層をエッチングすることによって、フリップ・チ
ップ・バンプの錫キャップをエッチングするというペル
オキソ二硫酸アンモニウムの問題は解消する。
【０００７】
【発明が解決しようとする課題】しかしながら、スパッ
タ銅シード層をエッチングするのに先だって、第２フォ
トレジスト・パターンを最初に除去しなければならな
い。加えて、エッチングの後に、第２層に正確に整合さ
せて第３フォトレジスト・パターンを展開(develop)し
なければならない。第３フォトレジスト層の整合許容度
が極端に小さいことは、フリップ・チップ・バンプの適
正な製造には非常に重大である。結果的に、整合プロセ
スは非常に難しくなり、余分なフォトレジスト工程のた
めに製造プロセス・サイクル・タイムが増大することに
なる。
【０００８】したがって、集積インダクタを有するフリ
ップ・チップ半導体素子を製造することが必要とされて
いる。かかる製造方法は、インダクタまたはフリップ・
チップ・バンプを大きく劣化させてはならず、更にプロ
セス・サイクル・タイムの大幅な増大を招いてもいけな
い。
【０００９】
【課題を解決するための手段】本発明のフリップ・チッ
プ半導体素子製造方法は、半導体基板上に、フリップ・
チップ・バンプとインダクタとを同時に製造する。製造
プロセスは２回の電気鍍金工程を含む。第１工程では、
シード層上に銅を電気鍍金して、インダクタとフリップ
・チップ・バンプの第１部分を形成する。第２工程で
は、既に電気鍍金されている銅上に銅を電気鍍金して、
フリップ・チップ・バンプの第２部分を形成する。
【００１０】
【発明の実施の形態】まず図１を参照する。半導体基板
１０は、シリコン、砒化ガリウム、燐化インディウム、
またはその他の基板である。好適実施例では、半導体基
板１０は、半導体素子または回路（図示せず）、少なく
とも１層の相互接続部（図示せず）、およびこの相互接
続部を覆う誘電体層（図示せず）とから成り、これらす
べては、従来の製造技法を用いて半導体基板１０内に予
め作成されている。後に作成される本発明の受動素子お
よびフリップ・チップ・バンプは、半導体回路および相
互接続部に、誘電体層（図示せず）内のビア（図示せ
ず）を通じて、電気的に結合されることになる。しかし
ながら、他の実施例では、半導体基板、即ち、基板１０
を絶縁基板とし、その上にフリップ・チップ・バンプや
インダクタのような受動素子を作成することも可能であ
る。
【００１１】シード層１３を基板１０上にスパッタリン
グによって形成する。いくつかのシード層の組成が当技
術では既知であるが、本発明のシード層１３は、約２，
０００オングストロームのチタン・タングステン１１
と、１０，０００オングストロームまでの銅１２とを含
み、これらは現場でスパッタリングされ、導電層１１，
１２間の適正な電気的結合を保証する。スパッタ・チタ
ン・タングステン(sputtered titanium tungsten)１１
およびスパッタ銅(sputtered copper)１２の堆積条件
は、当技術では従来から知られている。
【００１２】次にシード層１３のある領域を物質１４で
覆い、少なくとも１つのインダクタ１７およびフリップ
・チップ・バンプ構造１６の輪郭をシード層１３上に形
成する。窒化物、酸化物、およびポリイミドのような誘
電体を用いることができるが、除去が容易なために、フ
ォトレジストを物質１４に用いるのが好ましい。フォト
レジスト１４は、従来の処理技法を用いて、スピン・コ
ーティングによってシード層１３上に形成され、露出さ
れ、現像されてフォトレジスト・パターン１５となる。
フォトレジスト・パターン１５は、シード層１３上にイ
ンダクタ１７とフリップ・チップ・バンプ構造１６とを
規定する。インダクタ１７の各セグメントの幅は、所望
のインダクタンス値によって異なる。フォトレジスト・
パターン１５は、接地面、抵抗、およびその他の受動素
子をシード層１３上に規定することも可能である。
【００１３】フォトレジスト・パターン１５は、シード
層１３の一領域を覆うが、フォトレジスト・パターン１
５によって覆われていないシード層１３の異なる領域上
に、導電層１８を鍍金する。従来から用いられている鍍
金プロセスは、電解質鍍金(electrolysis plating)また
は電気鍍金(electroplating)である。その卓越した導電
特性の結果として、銅を導電層１８に用いることが好ま
しく、その厚さを約５ないし１０ミクロンとする。銅１
８はインダクタ１７とフリップ・チップ・バンプ構造１
６とを形成する。図１に描かれているように、フォトレ
ジスト１４を電気鍍金銅１８よりも厚くすることによ
り、インダクタ１７とフリップ・チップ・バンプ構造１
６とが、電気鍍金銅１８によって短絡しないことを保証
する。
【００１４】引き続き図２を参照する。従来の剥離プロ
セス(stripping process)によってフォトレジスト１４
をシード層１３から除去し、スパッタ銅１２の電気鍍金
銅によって覆われていない領域をエッチングで除去す
る。シード層１３の上側部分、即ち、銅１８によって鍍
金されていないスパッタ銅１２を除去して、シード層１
３に起因するインダクタ１７とフリップ・チップ・バン
プ構造１６との電気的短絡を根絶する。他の実施例では
スパッタ・チタン・タングステン１１もこの工程でエッ
チングによって除去することができるが、好適実施例で
は、この工程でチタン・タングステン１１の除去は行わ
ない。チタン・タングステン１１は基板１０上に残留
し、後続の電気鍍金プロセスに必要とされる適切な電気
的結合およびバイアスを与える。この工程でチタン・タ
ングステン１１を除去すると、後続の電気鍍金プロセス
のために付加的なシード層を堆積しなければならない。
しかしながら、後続の電気鍍金プロセスを、恐らくはよ
り遅い異なるプロセスと代えれば、この工程でチタン・
タングステン１１を除去することも可能である。
【００１５】シード層１３の上側層１２、即ち、スパッ
タ銅１２の除去は、電気鍍金銅１８よりもスパッタ銅１
２を選択的にエッチングすることによって行うことが好
ましい。このようにすれば、スパッタ銅よりも速い速度
で電気鍍金銅をエッチングするMetex FA/Metex FBのよ
うな商業的に入手可能なエッチング剤を用いる場合と比
較して、電気鍍金銅のインダクタ１７のインダクタンス
値が、有害な方向に変化することはない。１９９５年４
月２５日にLytle, et. al.,に発行された米国特許第5,4
09,567号で論じられているように、ペルオキソ二硫酸ア
ンモニウムは、電気鍍金銅よりもスパッタ銅を選択的に
エッチングするために用いるものである。米国特許第5,
409,567号の内容は本願でも使用可能である。
【００１６】次に図３に移る。物質１９を用いて、部分
１６即ちフリップ・チップ・バンプ構造１６上に、フリ
ップ・チップ・バンプ２４，２６，２７を規定する。当
技術では既知のように、フリップ・チップ・バンプ構造
１６上には、複数のフリップ・チップ・バンプ、または
単一のフリップ・チップ・バンプを作成可能である。フ
リップ・チップ・バンプ２４，２６，２７を、直径約２
００ミクロンまでエッチングする。先に述べたように、
その除去の容易性のために、物質１９は、フォトレジス
ト・パターン２０を形成するフォトレジストとすること
が好ましい。インダクタ１７およびスパッタ・チタン・
タングステン１１の露出領域には、フォトレジスト・パ
ターン２０によるマスクを施す。
【００１７】電気鍍金銅１８の露出部分上に導電性物質
２１を電気鍍金することによって、フリップ・チップ・
バンプ２４，２６，２７の部分２１を作成する。部分２
１は、好ましくは銅から成り、フォトレジスト・パター
ン２０よりも厚く即ち高くなるように鍍金される。部分
２１の高さは約１５ミクロンである。電気鍍金銅１８上
に銅２１を電気鍍金した後、フリップ・チップ・バンプ
２４，２６，２７の部分２２を銅２１上に鍍金し、フリ
ップ・チップ・バンプ２４，２６，２７の部分２３を部
分２２上に鍍金する。当技術では一般的に使用されてい
るが、部分２２および２３はそれぞれ鉛および錫であ
る。あるいは、部分２２，２３を、アンチモニ、銀等を
含むいずれかのはんだ可能な物質とすることも可能であ
る。鉛２２および錫２３によって、フリップ・チップ・
バンプ２４，２６，２７の形成が完了する。部分２２，
２３を結合した高さは約５０ミクロンであり、鉛対錫の
比率は、２：３または９：１である。
【００１８】図４において、フリップ・チップ半導体素
子２８の処理は完了する。従来の剥離プロセスを用いて
フォトレジスト１９を除去し、過酸化水素(hydrogen pe
roxide)においてエッチングすることによってチタン・
タングステン１１の露出領域を除去する。シード層１３
のチタン・タングステン１１を図２の段階で完全に除去
する場合、別の実施例において説明したように、物質１
９を、酸化物、窒化物、またはポリイミドのような誘電
体とすることができる。なぜなら、後にこれを除去し
て、シード層１３の残りの部分をエッチングする必要が
ないからである。
【００１９】フリップ・チップ・バンプ２４，２６，２
７は、フリップ・チップ・バンプ構造１６によって共に
短絡されたままとなっている。先に述べたように、別の
実施例は、各フリップ・チップ・バンプに、単一フリッ
プ・チップ・バンプ構造を用いる。後にリフロー・プロ
セスの間、フリップ・チップ・バンプ２４，２６，２７
を整形することができる。フリップ・チップ半導体素
子、即ち、電子素子２８を完成させるために、パシベー
ション層（図示せず）でインダクタ１７を被覆し保護す
るが、フリップ・チップ・バンプ２４，２６，２７は、
リードフレーム、基板、またはダイへの電気的接触のた
めに、露出したままとしておく。
【００２０】以上のように、本発明によれば、従来技術
の欠点を克服した集積インダクタを有するフリップ・チ
ップ半導体素子を製造する改良された方法が提供された
ことは明白である。本発明は、シード層除去プロセスの
間、インダクタの劣化をなくし、プロセス全体のサイク
ル・タイムを大幅に増大させることはない。本発明は、
同時にインダクタおよびフリップ・チップ・バンプを半
導体ダイ上に作成する改良された方法を提供するもので
ある。
【図面の簡単な説明】
【図１】集積インダクタを有するフリップ・チップ半導
体素子の一連の製造工程を示す断面図。
【図２】集積インダクタを有するフリップ・チップ半導
体素子の一連の製造工程を示す断面図。
【図３】集積インダクタを有するフリップ・チップ半導
体素子の一連の製造工程を示す断面図。
【図４】集積インダクタを有するフリップ・チップ半導
体素子の一連の製造工程を示す断面図。
【符号の説明】
１０ 半導体基板 １１ チタン・タングステン １２ 銅 １３ シード層 １４ 物質 １５ フォトレジスト・パターン １６ フリップ・チップ・バンプ構造 １７ インダクタ １８ 導電層 １９ 物質 ２４，２６，２７ フリップ・チップ・バンプ ２８ フリップ・チップ半導体素子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つのインダクタを有するフリ
    ップ・チップ半導体素子を製造する方法であって：半導
    体基板（１０）を用意する段階；前記半導体基板（１
    ０）上にチタン・タングステン（１１）をスパッタリン
    グする段階；銅をスパッタリングして、前記チタン・タ
    ングステン（１１）上にスパッタ銅（１２）を設ける段
    階；前記スパッタ銅（１２）の第１領域を、第１フォト
    レジスト・パターン（１５）で被覆し、少なくとも１つ
    のインダクタ（１７）と少なくとも１つのフリップ・チ
    ップ・バンプ（２４）とを規定する段階；銅を電気鍍金
    して、前記第１フォトレジスト・パターン（１５）によ
    って被覆されない前記スパッタ銅（１２）上に電気鍍金
    銅（１８）を設ける段階；前記スパッタ銅（１２）の第
    １フォトレジスト・パターン（１５）を剥離するる段
    階；前記電気鍍金銅（１８）によって被覆されていない
    前記スパッタ銅（１２）をエッチングによって除去する
    段階；第２フォトレジスト・パターン（２０）によっ
    て、前記少なくとも１つのインダクタ（１７）と前記チ
    タン・タングステン（１１）とを被覆し、前記少なくと
    も１つのフリップ・チップ・バンプ（２４）の第１部分
    上に、前記少なくとも１つのフリップ・チップ・バンプ
    （２４）の第２部分（２１）を規定する段階；前記少な
    くとも１つのフリップ・チップ・バンプ（２４）の第１
    部分上に銅を電気鍍金し、前記少なくとも１つのフリッ
    プ・チップ・バンプ（２４）の第２部分（２１）を形成
    する段階；前記少なくとも１つのフリップ・チップ・バ
    ンプ（２４）の第２部分（２１）上に鉛を鍍金し、前記
    少なくとも１つのフリップ・チップ・バンプ（２４）の
    第３部分（２２）を形成する段階；前記鉛上に錫を鍍金
    し、前記少なくとも１つのフリップ・チップ・バンプ
    （２４）の第４部分（２３）を形成する段階；前記少な
    くとも１つのインダクタ（１７）および前記チタン・タ
    ングステン（１１）の第２フォトレジスト・パターン
    （２０）を剥離する段階；および前記電気鍍金銅（１
    ８）によって被覆されていないチタン・タングステン
    （１１）をエッチングによって除去する段階；から成る
    ことを特徴とする方法。
  2. 【請求項２】電子素子の製造方法であって：基板（１
    ０）を用意する段階；前記基板（１０）上にシード層
    （１３）を形成する段階；前記シード層（１３）の第１
    領域を第１物質（１４）でマスクすることによって、前
    記シード層（１３）上にインダクタ（１７）およびフリ
    ップ・チップ・バンプ（２６）の輪郭を形成する段階；
    前記第１物質（１４）によってマスクされていない前記
    シード層（１３）上に第１導電層（１８）を設け、前記
    インダクタ（１７）および前記フリップ・チップ・バン
    プ（２６）の第１部分を形成する段階；前記インダクタ
    （１７）を第２物質（１９）でマスクすることによっ
    て、前記フリップ・チップ・バンプ（２６）の第１部分
    上に、前記フリップ・チップ・バンプ（２６）の第２部
    分の輪郭を形成する段階；および前記フリップ・チップ
    ・バンプ（２４）の第１部分上に第２導電層（２１）を
    設け、前記フリップ・チップ・バンプ（２４）の第２部
    分を形成する段階；から成ることを特徴とする方法。
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