JPH09330815A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09330815A JPH09330815A JP14735196A JP14735196A JPH09330815A JP H09330815 A JPH09330815 A JP H09330815A JP 14735196 A JP14735196 A JP 14735196A JP 14735196 A JP14735196 A JP 14735196A JP H09330815 A JPH09330815 A JP H09330815A
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Abstract
(57)【要約】
【課題】 従来のインダクタに比べて、製造工程が簡略
化されたインダクタの構造およびその製造方法を提供す
る。 【解決手段】 この発明のインダクタ１０は、シリコン
基板１の上に形成された絶縁膜２と、絶縁膜２の表面上
に形成された、第１と第２の端部を有する下層配線３
と、絶縁膜２の表面上に所定のパターンに従って延びる
ように形成された絶縁膜４と、絶縁膜４の側壁に沿って
延在し下層配線３の第１と第２の端部の双方に導電接続
された上層配線５とを備える。
化されたインダクタの構造およびその製造方法を提供す
る。 【解決手段】 この発明のインダクタ１０は、シリコン
基板１の上に形成された絶縁膜２と、絶縁膜２の表面上
に形成された、第１と第２の端部を有する下層配線３
と、絶縁膜２の表面上に所定のパターンに従って延びる
ように形成された絶縁膜４と、絶縁膜４の側壁に沿って
延在し下層配線３の第１と第２の端部の双方に導電接続
された上層配線５とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、電気信号中の高周波ノイ
ズを低減するためのインダクタを有する半導体装置およ
びその製造方法に関するものである。
びその製造方法に関し、特に、電気信号中の高周波ノイ
ズを低減するためのインダクタを有する半導体装置およ
びその製造方法に関するものである。
【０００２】
【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって半導体装置の需要が急速に拡大し
ている。また、機能的には、誤作動が少なくかつ高速動
作の可能なものが要求されている。これに伴って半導体
装置に入出力される電気信号中の高周波ノイズを除去す
る技術開発が進められている。
ざましい普及によって半導体装置の需要が急速に拡大し
ている。また、機能的には、誤作動が少なくかつ高速動
作の可能なものが要求されている。これに伴って半導体
装置に入出力される電気信号中の高周波ノイズを除去す
る技術開発が進められている。
【０００３】このような高周波ノイズを除去するために
は、一般的に、スパイラルインダクタを組込んだＬＮＡ
（Low Noise Amp.）回路が用いられている。
は、一般的に、スパイラルインダクタを組込んだＬＮＡ
（Low Noise Amp.）回路が用いられている。
【０００４】ここで、ＬＮＡ回路について、図面を用い
て説明する。図１５は、ＬＮＡ回路の回路図である。図
１５を参照して、ＬＮＡ回路では、インダクタ１００ａ
が抵抗３００ａとトランジスタ４００に導電接続されて
いる。抵抗３００ａがキャパシタ２００ａに導電接続さ
れている。キャパシタ２００ａは接地されている。トラ
ンジスタ４００は、インダクタ１００ｃと、インダクタ
１００ｂと、抵抗３００ｂに導電接続されている。イン
ダクタ１００ｂは接地されている。抵抗３００ｂはキャ
パシタ２００ｂに導電接続されている。キャパシタ２０
０ｂは接地されている。
て説明する。図１５は、ＬＮＡ回路の回路図である。図
１５を参照して、ＬＮＡ回路では、インダクタ１００ａ
が抵抗３００ａとトランジスタ４００に導電接続されて
いる。抵抗３００ａがキャパシタ２００ａに導電接続さ
れている。キャパシタ２００ａは接地されている。トラ
ンジスタ４００は、インダクタ１００ｃと、インダクタ
１００ｂと、抵抗３００ｂに導電接続されている。イン
ダクタ１００ｂは接地されている。抵抗３００ｂはキャ
パシタ２００ｂに導電接続されている。キャパシタ２０
０ｂは接地されている。
【０００５】このように構成されたＬＮＡ回路において
は、電気信号中に高周波が混じっている場合には、イン
ダクタ１００ａ、１００ｂ、１００ｃが高周波に対して
抵抗になるため、トランジスタ４００には高周波は流れ
ない。一方、高周波に対してキャパシタ２００ａ、２０
０ｂは抵抗とならないため、高周波は、キャパシタ２０
０ａ、２００ｂを介してアースされる。
は、電気信号中に高周波が混じっている場合には、イン
ダクタ１００ａ、１００ｂ、１００ｃが高周波に対して
抵抗になるため、トランジスタ４００には高周波は流れ
ない。一方、高周波に対してキャパシタ２００ａ、２０
０ｂは抵抗とならないため、高周波は、キャパシタ２０
０ａ、２００ｂを介してアースされる。
【０００６】このようにして、ＬＮＡ回路においては、
電気信号中のノイズである高周波を除去している。
電気信号中のノイズである高周波を除去している。
【０００７】次に、ＬＮＡ回路中のインダクタの構造に
ついて説明する。図１６は、従来のインダクタを示す平
面図である。図１７は、図１６中のＸＶＩＩ−ＸＶＩＩ
線に沿って見た断面を示す図である。図１６、図１７を
参照して、インダクタ１００は、シリコン基板１０１
と、絶縁膜１０２と、下層配線１０３と、絶縁膜１０４
と、上層配線１０５とを備えている。
ついて説明する。図１６は、従来のインダクタを示す平
面図である。図１７は、図１６中のＸＶＩＩ−ＸＶＩＩ
線に沿って見た断面を示す図である。図１６、図１７を
参照して、インダクタ１００は、シリコン基板１０１
と、絶縁膜１０２と、下層配線１０３と、絶縁膜１０４
と、上層配線１０５とを備えている。
【０００８】シリコン基板１０１上に絶縁膜１０２が形
成されている。絶縁膜１０２上に下層配線１０３が形成
されている。下層配線１０３を覆うように絶縁膜１０４
が形成されている。絶縁膜１０４に、下層配線１０３に
達するコンタクトホール１０６が形成されている。絶縁
膜１０４の上に上層配線１０５が形成されている。上層
配線１０５と下層配線１０３はコンタクトホール１０６
を介して導電接続されている。上層配線１０５は渦巻き
状に形成されている。上層配線１０５の側壁は、絶縁膜
１０４に対してほぼ垂直である。
成されている。絶縁膜１０２上に下層配線１０３が形成
されている。下層配線１０３を覆うように絶縁膜１０４
が形成されている。絶縁膜１０４に、下層配線１０３に
達するコンタクトホール１０６が形成されている。絶縁
膜１０４の上に上層配線１０５が形成されている。上層
配線１０５と下層配線１０３はコンタクトホール１０６
を介して導電接続されている。上層配線１０５は渦巻き
状に形成されている。上層配線１０５の側壁は、絶縁膜
１０４に対してほぼ垂直である。
【０００９】次に、図１６、図１７で示す従来のインダ
クタの製造方法について、図面を参照して説明する。
クタの製造方法について、図面を参照して説明する。
【００１０】図１８〜図２５は、従来のインダクタの製
造工程を示す断面図である。図１８を参照して、シリコ
ン基板１０１上に絶縁膜１０２を形成する。絶縁膜１０
２上にアルミニウム合金からなる下層配線１０３を形成
する。下層配線１０３を覆うように絶縁膜１０４を形成
する。絶縁膜１０４の上にレジスト１０７を形成する。
造工程を示す断面図である。図１８を参照して、シリコ
ン基板１０１上に絶縁膜１０２を形成する。絶縁膜１０
２上にアルミニウム合金からなる下層配線１０３を形成
する。下層配線１０３を覆うように絶縁膜１０４を形成
する。絶縁膜１０４の上にレジスト１０７を形成する。
【００１１】図１９を参照して、露光・現像処理などに
よりレジスト１０７（図１８）を所望の形状にパターニ
ングしてレジストパターン１０８を形成する。
よりレジスト１０７（図１８）を所望の形状にパターニ
ングしてレジストパターン１０８を形成する。
【００１２】図２０を参照して、レジストパターン１０
８をマスクとして絶縁膜１０４をエッチングすることに
より、下層配線１０３に達するコンタクトホール１０６
を形成する。
８をマスクとして絶縁膜１０４をエッチングすることに
より、下層配線１０３に達するコンタクトホール１０６
を形成する。
【００１３】図２１を参照して、Ｏ2 プラズマを用いて
レジストパターン１０８（図２０）を除去することによ
り、絶縁膜１０４の表面を露出させる。
レジストパターン１０８（図２０）を除去することによ
り、絶縁膜１０４の表面を露出させる。
【００１４】図２２を参照して、絶縁膜１０４の表面全
体を覆うように、かつコンタクトホール１０６を充填す
るように、スパッタリングによりアルミニウム膜１０９
を形成する。このとき、アルミニウム膜１０９と下層配
線１０３は接する。
体を覆うように、かつコンタクトホール１０６を充填す
るように、スパッタリングによりアルミニウム膜１０９
を形成する。このとき、アルミニウム膜１０９と下層配
線１０３は接する。
【００１５】図２３を参照して、アルミニウム膜１０９
の表面にレジスト１１０を形成する。
の表面にレジスト１１０を形成する。
【００１６】図２４を参照して、露光・現像処理により
レジスト１１０（図２３）を所望の形状にパターニング
してレジストパターン１１１を形成する。このとき、レ
ジストパターン１１１は渦巻き状のパターンに形成され
る。
レジスト１１０（図２３）を所望の形状にパターニング
してレジストパターン１１１を形成する。このとき、レ
ジストパターン１１１は渦巻き状のパターンに形成され
る。
【００１７】図２５を参照して、レジストパターン１１
１をマスクとしてアルミニウム膜１０９（図２４）をエ
ッチングすることにより、上層配線１０５を形成する。
１をマスクとしてアルミニウム膜１０９（図２４）をエ
ッチングすることにより、上層配線１０５を形成する。
【００１８】最後に図１７を参照して、Ｏ2 プラズマの
雰囲気中にレジストパターン１１１（図２５）をさらす
ことにより、レジストパターン１１１を除去し、上層配
線１０５の表面を露出させる。このようにして従来のイ
ンダクタは製造されている。
雰囲気中にレジストパターン１１１（図２５）をさらす
ことにより、レジストパターン１１１を除去し、上層配
線１０５の表面を露出させる。このようにして従来のイ
ンダクタは製造されている。
【００１９】
【発明が解決しようとする課題】以上のように構成され
た従来のインダクタの製造方法においては、まず、製造
工程が多いため、どこか１つの工程で欠陥が発生する
と、インダクタは不良品となるため、インダクタの製造
歩留りが低いという問題があった。
た従来のインダクタの製造方法においては、まず、製造
工程が多いため、どこか１つの工程で欠陥が発生する
と、インダクタは不良品となるため、インダクタの製造
歩留りが低いという問題があった。
【００２０】また、インダクタの上層配線１０５の側面
が絶縁膜に対して垂直であるため、上層配線１０５をパ
ッシベーション膜などで覆う際に、カバレッジ不良や膜
はがれが生じるという問題があった。
が絶縁膜に対して垂直であるため、上層配線１０５をパ
ッシベーション膜などで覆う際に、カバレッジ不良や膜
はがれが生じるという問題があった。
【００２１】そこで、本発明は、上記のような問題を解
決するためになされたものであり、製造工程が少なく、
上層配線の側面ちが絶縁膜に対して垂直とならないイン
ダクタンスの構造を有する半導体装置およびその製造方
法を提供することを目的とするものである。
決するためになされたものであり、製造工程が少なく、
上層配線の側面ちが絶縁膜に対して垂直とならないイン
ダクタンスの構造を有する半導体装置およびその製造方
法を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】この発明の半導体装置
は、インダクタを有する半導体装置であって、第１の絶
縁層と、下層配線層と、第２の絶縁層と、上層配線層と
を備えている。
は、インダクタを有する半導体装置であって、第１の絶
縁層と、下層配線層と、第２の絶縁層と、上層配線層と
を備えている。
【００２３】第１の絶縁層は半導体基板の上に形成され
ている。下層配線層は、第１の絶縁層の表面上に形成さ
れており、第１と第２の端部を有している。第２の絶縁
層は第１の絶縁層の表面上に所定のパターンに従って延
びるように形成されている。上層配線層は第２の絶縁層
の側壁に沿って延在し、下層配線層の第１と第２の端部
の双方に導電接続されている。
ている。下層配線層は、第１の絶縁層の表面上に形成さ
れており、第１と第２の端部を有している。第２の絶縁
層は第１の絶縁層の表面上に所定のパターンに従って延
びるように形成されている。上層配線層は第２の絶縁層
の側壁に沿って延在し、下層配線層の第１と第２の端部
の双方に導電接続されている。
【００２４】また、下層配線層と上層配線層はアルミニ
ウムを含むことが好ましい。さらに、上層配線層は渦巻
き状であることが好ましい。
ウムを含むことが好ましい。さらに、上層配線層は渦巻
き状であることが好ましい。
【００２５】さらにまた、上層配線層は半導体基板から
遠ざかるにつれてその幅が狭くなっていることが好まし
い。
遠ざかるにつれてその幅が狭くなっていることが好まし
い。
【００２６】この発明の半導体装置の製造方法は、イン
ダクタを有する半導体装置の製造方法であって、半導体
基板の上に第１の絶縁層を形成する工程と、その第１の
絶縁層の表面上に第１と第２の端部を有する下層配線層
を形成する工程と、第１の絶縁層の表面上に所定のパタ
ーンに従って延びるように第２の絶縁層を形成する工程
と、下層配線層に接し、かつ第２の絶縁層を覆うように
導電層を形成する工程と、その導電層をエッチバックす
ることにより、第２の絶縁層の側壁に沿って延在し、下
層配線層の第１と第２の端部の双方に導電接続された上
層配線層を形成する工程とを備えている。
ダクタを有する半導体装置の製造方法であって、半導体
基板の上に第１の絶縁層を形成する工程と、その第１の
絶縁層の表面上に第１と第２の端部を有する下層配線層
を形成する工程と、第１の絶縁層の表面上に所定のパタ
ーンに従って延びるように第２の絶縁層を形成する工程
と、下層配線層に接し、かつ第２の絶縁層を覆うように
導電層を形成する工程と、その導電層をエッチバックす
ることにより、第２の絶縁層の側壁に沿って延在し、下
層配線層の第１と第２の端部の双方に導電接続された上
層配線層を形成する工程とを備えている。
【００２７】このように構成された半導体装置の製造方
法においては、まず、第１の絶縁層の表面上に所定のパ
ターンに従って延びるように第２の絶縁層を形成する。
次に、下層配線層に接しかつ第２の絶縁層を覆うように
導電層を形成する。最後に、導電層をエッチバックする
ことにより、第２の絶縁層の側壁に沿って延在し、下層
配線層の第１と第２の端部の双方に導電接続された上層
配線層を形成する。
法においては、まず、第１の絶縁層の表面上に所定のパ
ターンに従って延びるように第２の絶縁層を形成する。
次に、下層配線層に接しかつ第２の絶縁層を覆うように
導電層を形成する。最後に、導電層をエッチバックする
ことにより、第２の絶縁層の側壁に沿って延在し、下層
配線層の第１と第２の端部の双方に導電接続された上層
配線層を形成する。
【００２８】そのため、第２の絶縁層を覆うように導電
層を形成し、その導電層の上に形成したレジストパター
ンに従って導電層を除去することによって上層配線層を
形成する従来の製造方法に比べて、製造工程を減らすこ
とができる。
層を形成し、その導電層の上に形成したレジストパター
ンに従って導電層を除去することによって上層配線層を
形成する従来の製造方法に比べて、製造工程を減らすこ
とができる。
【００２９】言い換えれば、この発明に従った構造のイ
ンダクタを有する半導体装置は、従来より少ない製造工
程およびマスク枚数で製造できるため、製造歩留りを向
上させることができ、製造コストも安くなる。
ンダクタを有する半導体装置は、従来より少ない製造工
程およびマスク枚数で製造できるため、製造歩留りを向
上させることができ、製造コストも安くなる。
【００３０】また、上層配線層が渦巻き状であれば、イ
ンダクタンスをさらに増やすことができる。
ンダクタンスをさらに増やすことができる。
【００３１】さらに、半導体基板から遠ざかるにつれて
上層配線層の幅が狭くなっていれば、上層配線層が第２
の絶縁層の側壁に傾斜面を形成するため、上層配線層を
パッシベーション膜などで覆った場合も、パッシベーシ
ョン膜などに生じるカバレッジ不良や膜はがれがなくな
る。
上層配線層の幅が狭くなっていれば、上層配線層が第２
の絶縁層の側壁に傾斜面を形成するため、上層配線層を
パッシベーション膜などで覆った場合も、パッシベーシ
ョン膜などに生じるカバレッジ不良や膜はがれがなくな
る。
【００３２】
（実施の形態１）図１は、この発明の実施の形態１のイ
ンダクタの平面図である。図２は、図１中のＩＩ−ＩＩ
線に沿って見た断面を示す図である。図１、図２を参照
して、インダクタ１０は、シリコン基板１と、絶縁膜２
と、下層配線３と、絶縁膜４と、上層配線５とを備えて
いる。
ンダクタの平面図である。図２は、図１中のＩＩ−ＩＩ
線に沿って見た断面を示す図である。図１、図２を参照
して、インダクタ１０は、シリコン基板１と、絶縁膜２
と、下層配線３と、絶縁膜４と、上層配線５とを備えて
いる。
【００３３】シリコン基板１上に絶縁膜２が形成されて
いる。絶縁膜２上に下層配線３が形成されている。下層
配線３はアルミニウム合金からなるものである。下層配
線３の幅は約１．５μｍである。下層配線３の厚みは約
０．５μｍである。絶縁膜２の上に絶縁膜４が渦巻き状
に形成されている。絶縁膜４と、絶縁膜２は、ＴＥＯ等
を原料としたシリコン酸化膜とＢＰＳＧ（Boro Phospho
Silicate Glass ）またはＳＯＧ（Spin On Glass ）と
により構成される。絶縁膜４の側壁は絶縁膜２の表面に
対してほぼ垂直である。絶縁膜４は下層配線３の一部を
覆っている。絶縁膜４の厚みは約３μｍである。
いる。絶縁膜２上に下層配線３が形成されている。下層
配線３はアルミニウム合金からなるものである。下層配
線３の幅は約１．５μｍである。下層配線３の厚みは約
０．５μｍである。絶縁膜２の上に絶縁膜４が渦巻き状
に形成されている。絶縁膜４と、絶縁膜２は、ＴＥＯ等
を原料としたシリコン酸化膜とＢＰＳＧ（Boro Phospho
Silicate Glass ）またはＳＯＧ（Spin On Glass ）と
により構成される。絶縁膜４の側壁は絶縁膜２の表面に
対してほぼ垂直である。絶縁膜４は下層配線３の一部を
覆っている。絶縁膜４の厚みは約３μｍである。
【００３４】絶縁膜４の側壁に上層配線５が形成されて
いる。上層配線５の幅の最大値は約３μｍである。上層
配線５の幅はシリコン基板１から遠ざかるにつれて狭く
なっている。上層配線５はアルミニウム合金からなるも
のである。絶縁膜４が渦巻き状に形成されているため、
その側壁に形成された上層配線５も渦巻き状に形成され
ている。下層配線３の２つの端部に上層配線５が導電接
続されている。
いる。上層配線５の幅の最大値は約３μｍである。上層
配線５の幅はシリコン基板１から遠ざかるにつれて狭く
なっている。上層配線５はアルミニウム合金からなるも
のである。絶縁膜４が渦巻き状に形成されているため、
その側壁に形成された上層配線５も渦巻き状に形成され
ている。下層配線３の２つの端部に上層配線５が導電接
続されている。
【００３５】次に、図１および図２で示すインダクタの
製造方法について、図面に基づいて説明する。
製造方法について、図面に基づいて説明する。
【００３６】図３〜図７は、図１および図２で示すイン
ダクタの製造工程を示す断面図である。図３を参照し
て、シリコン基板１上にＴＥＯＳ等を原料としたシリコ
ン酸化膜とＳＯＧからなる絶縁膜２を形成する。絶縁膜
２上に幅が約１．５μｍで、厚みが約０．５μｍで、ア
ルミニウム合金からなる下層配線３を形成する。下層配
線３を覆うように絶縁膜２上にＣＶＤ法によりＴＥＯＳ
等を原料としたシリコン酸化膜とＢＰＳＧからなる絶縁
膜６を形成する。回転塗布により絶縁膜６上にレジスト
７を形成する。
ダクタの製造工程を示す断面図である。図３を参照し
て、シリコン基板１上にＴＥＯＳ等を原料としたシリコ
ン酸化膜とＳＯＧからなる絶縁膜２を形成する。絶縁膜
２上に幅が約１．５μｍで、厚みが約０．５μｍで、ア
ルミニウム合金からなる下層配線３を形成する。下層配
線３を覆うように絶縁膜２上にＣＶＤ法によりＴＥＯＳ
等を原料としたシリコン酸化膜とＢＰＳＧからなる絶縁
膜６を形成する。回転塗布により絶縁膜６上にレジスト
７を形成する。
【００３７】図４を参照して、露光・現像処理により、
レジスト７（図３）を渦巻き形状にパターニングするこ
とによりレジストパターン８を形成する。
レジスト７（図３）を渦巻き形状にパターニングするこ
とによりレジストパターン８を形成する。
【００３８】図５を参照して、レジストパターン８をマ
スクとして絶縁膜６（図４）をＣＦ 4 ガスによりドライ
エッチングすることにより、絶縁膜４を形成する。レジ
ストパターン８が渦巻き形状であるため、絶縁膜４も渦
巻き形状である。絶縁膜２があまりエッチングされない
ように、絶縁膜６（図４）のエッチングレートを算出
し、そのエッチングレートをもとに時間を設定してエッ
チングを行なう。
スクとして絶縁膜６（図４）をＣＦ 4 ガスによりドライ
エッチングすることにより、絶縁膜４を形成する。レジ
ストパターン８が渦巻き形状であるため、絶縁膜４も渦
巻き形状である。絶縁膜２があまりエッチングされない
ように、絶縁膜６（図４）のエッチングレートを算出
し、そのエッチングレートをもとに時間を設定してエッ
チングを行なう。
【００３９】図６を参照して、Ｏ2 プラズマの雰囲気中
にレジストパターン８（図５）をさらすことにより、レ
ジストパターン８を除去し、絶縁膜４の表面を露出させ
る。
にレジストパターン８（図５）をさらすことにより、レ
ジストパターン８を除去し、絶縁膜４の表面を露出させ
る。
【００４０】図７を参照して、絶縁膜４および下層配線
３を覆うように、スパッタリングによりアルミニウム合
金からなるアルミニウム膜９を形成する。アルミニウム
膜９の厚さは約３μｍである。
３を覆うように、スパッタリングによりアルミニウム合
金からなるアルミニウム膜９を形成する。アルミニウム
膜９の厚さは約３μｍである。
【００４１】図２を参照して、Ｃｌ2 ガスにより、アル
ミニウム膜９（図７）を全面エッチバックすることによ
り、上層配線５を形成する。上層配線５の幅の最大値は
約３μｍである。このようにして、この発明の実施の形
態１のインダクタ１０が形成される。
ミニウム膜９（図７）を全面エッチバックすることによ
り、上層配線５を形成する。上層配線５の幅の最大値は
約３μｍである。このようにして、この発明の実施の形
態１のインダクタ１０が形成される。
【００４２】このように構成されたこの発明の半導体装
置の製造方法においては、図７で示す工程において、ア
ルミニウム膜９を形成した後、そのアルミニウム膜９を
全面エッチバックすることにより、上層配線５を形成す
る。そのため、アルミニウム膜を形成し、そのアルミニ
ウム膜の上に形成したレジストパターンに従ってアルミ
ニウム膜をエッチングして、上層配線を形成する従来の
方法に比べて、製造工程を削減することができる。
置の製造方法においては、図７で示す工程において、ア
ルミニウム膜９を形成した後、そのアルミニウム膜９を
全面エッチバックすることにより、上層配線５を形成す
る。そのため、アルミニウム膜を形成し、そのアルミニ
ウム膜の上に形成したレジストパターンに従ってアルミ
ニウム膜をエッチングして、上層配線を形成する従来の
方法に比べて、製造工程を削減することができる。
【００４３】また、図２に示すように、この発明によっ
て形成された上層配線５は、絶縁膜４の側壁をなだらか
に覆うような形状となる。そのため、絶縁膜４および上
層配線５をパッシベーション膜で覆う場合にも、パッシ
ベーション膜のカバレッジ不良や膜はがれを防ぐことが
できる。
て形成された上層配線５は、絶縁膜４の側壁をなだらか
に覆うような形状となる。そのため、絶縁膜４および上
層配線５をパッシベーション膜で覆う場合にも、パッシ
ベーション膜のカバレッジ不良や膜はがれを防ぐことが
できる。
【００４４】さらに、上層配線５を渦巻き形状にするこ
とにより、インダクタのインダクタンスを増加させるこ
とができる。
とにより、インダクタのインダクタンスを増加させるこ
とができる。
【００４５】（実施の形態２）図８は、この発明の実施
の形態２のインダクタの平面図である。図９は、図８中
のＩＸ−ＩＸ線に沿って見た断面を示す図である。図８
および図９を参照して、インダクタ３０は、シリコン基
板２１と、絶縁膜２２と、下層配線２３と、絶縁膜２４
と、上層配線２５とを備えている。
の形態２のインダクタの平面図である。図９は、図８中
のＩＸ−ＩＸ線に沿って見た断面を示す図である。図８
および図９を参照して、インダクタ３０は、シリコン基
板２１と、絶縁膜２２と、下層配線２３と、絶縁膜２４
と、上層配線２５とを備えている。
【００４６】シリコン基板２１上に絶縁膜２２が形成さ
れている。絶縁膜２２の材質としては、ＢＰＳＧ、ＴＥ
ＯＳ等を原料としたシリコン酸化膜が挙げられる。絶縁
膜２２の上に下層配線２３が形成されている。下層配線
２３の幅は約１．５μｍである。下層配線２３の厚みは
約０．５μｍである。下層配線２３は、アルミニウム合
金からなるものである。絶縁膜２２上に、厚さが約３μ
ｍで、渦巻き形状の絶縁膜２４が形成されている。絶縁
膜２４の材質としては、ＢＰＳＧまたはＳＯＧとＴＥＯ
Ｓ等を原料としたシリコン酸化膜とを組合せたものが挙
げられる。絶縁膜２４の側壁は絶縁膜２２の表面に対し
てほぼ垂直である。絶縁膜２４の側壁にアルミニウム合
金からなる上層配線２５が形成されている。上層配線２
５の幅の最大値は約３μｍである。上層配線２５の幅
は、シリコン基板２１から遠ざかるにつれて、狭くなっ
ている。絶縁層２４が渦巻き形状であるため、その側壁
に形成される上層配線２５も渦巻き形状である。上層配
線２５が下層配線２３の２つの端部に導電接続されてい
る。
れている。絶縁膜２２の材質としては、ＢＰＳＧ、ＴＥ
ＯＳ等を原料としたシリコン酸化膜が挙げられる。絶縁
膜２２の上に下層配線２３が形成されている。下層配線
２３の幅は約１．５μｍである。下層配線２３の厚みは
約０．５μｍである。下層配線２３は、アルミニウム合
金からなるものである。絶縁膜２２上に、厚さが約３μ
ｍで、渦巻き形状の絶縁膜２４が形成されている。絶縁
膜２４の材質としては、ＢＰＳＧまたはＳＯＧとＴＥＯ
Ｓ等を原料としたシリコン酸化膜とを組合せたものが挙
げられる。絶縁膜２４の側壁は絶縁膜２２の表面に対し
てほぼ垂直である。絶縁膜２４の側壁にアルミニウム合
金からなる上層配線２５が形成されている。上層配線２
５の幅の最大値は約３μｍである。上層配線２５の幅
は、シリコン基板２１から遠ざかるにつれて、狭くなっ
ている。絶縁層２４が渦巻き形状であるため、その側壁
に形成される上層配線２５も渦巻き形状である。上層配
線２５が下層配線２３の２つの端部に導電接続されてい
る。
【００４７】図１０〜図１４は、図８および図９で示す
インダクタの製造工程を示す断面図である。図１０を参
照して、シリコン基板２１上にＢＰＳＧとＴＥＯＳ等を
原料としたシリコン酸化膜からなる絶縁膜２２を形成す
る。絶縁膜２２上に、アルミニウム合金からなり、幅が
約１．５μｍで、厚みが約０．５μｍの下層配線２３を
形成する。下層配線２３を覆うように、絶縁膜２２上に
ＳＯＧとＴＥＯＳ等を原料としたシリコン酸化膜からな
る絶縁膜２６を形成する。回転塗布により絶縁膜２６上
にレジスト２７を形成する。
インダクタの製造工程を示す断面図である。図１０を参
照して、シリコン基板２１上にＢＰＳＧとＴＥＯＳ等を
原料としたシリコン酸化膜からなる絶縁膜２２を形成す
る。絶縁膜２２上に、アルミニウム合金からなり、幅が
約１．５μｍで、厚みが約０．５μｍの下層配線２３を
形成する。下層配線２３を覆うように、絶縁膜２２上に
ＳＯＧとＴＥＯＳ等を原料としたシリコン酸化膜からな
る絶縁膜２６を形成する。回転塗布により絶縁膜２６上
にレジスト２７を形成する。
【００４８】図１１を参照して、露光・現像処理によ
り、レジスト２７（図１０）を渦巻き形状にパターニン
グし、レジストパターン２８を形成する。
り、レジスト２７（図１０）を渦巻き形状にパターニン
グし、レジストパターン２８を形成する。
【００４９】図１２を参照して、レジストパターン２８
をマスクとして絶縁膜２６（図１１）をＣＦ4 ガスによ
りドライエッチングすることにより、絶縁膜２４を形成
する。レジストパターン２８が渦巻き形状であるため、
絶縁膜２４も渦巻き形状となる。ここで、絶縁膜２２が
あまりエッチングされないように、絶縁膜２６（図１
１）のエッチングレートを算出し、そのエッチングレー
トをもとに時間を設定してエッチングを行なう。
をマスクとして絶縁膜２６（図１１）をＣＦ4 ガスによ
りドライエッチングすることにより、絶縁膜２４を形成
する。レジストパターン２８が渦巻き形状であるため、
絶縁膜２４も渦巻き形状となる。ここで、絶縁膜２２が
あまりエッチングされないように、絶縁膜２６（図１
１）のエッチングレートを算出し、そのエッチングレー
トをもとに時間を設定してエッチングを行なう。
【００５０】図１３を参照して、Ｏ2 プラズマの雰囲気
中にレジストパターン２８（図１２）をさらすことによ
り、レジストパターン２８を除去し、絶縁膜２４の表面
を露出させる。
中にレジストパターン２８（図１２）をさらすことによ
り、レジストパターン２８を除去し、絶縁膜２４の表面
を露出させる。
【００５１】図１４を参照して、絶縁膜２２、下層配線
２３および絶縁膜２４を覆うように、スパッタリングに
よりアルミニウム合金からなるアルミニウム膜２９を形
成する。アルミニウム膜２９の厚さは約３μｍである。
２３および絶縁膜２４を覆うように、スパッタリングに
よりアルミニウム合金からなるアルミニウム膜２９を形
成する。アルミニウム膜２９の厚さは約３μｍである。
【００５２】図９を参照して、Ｃｌ2 ガスにより、アル
ミニウム膜２９（図１４）を全面エッチバックすること
により、上層配線２５を形成する。上層配線２５の幅の
最大値は約３μｍである。このようにして、インダクタ
ンス３０を形成する。
ミニウム膜２９（図１４）を全面エッチバックすること
により、上層配線２５を形成する。上層配線２５の幅の
最大値は約３μｍである。このようにして、インダクタ
ンス３０を形成する。
【００５３】このように構成されたこの発明の半導体装
置の製造方法においては、図１４で示す工程において、
アルミニウム膜２９を形成した後、そのアルミニウム膜
２９を全面エッチバックすることにより、上層配線２５
を形成する。そのため、アルミニウム膜を形成し、その
アルミニウム膜上に形成したレジストパターンに従って
アルミニウム膜を除去し、上層配線を形成する従来の製
造方法に比べて、製造工程を減らすことができる。
置の製造方法においては、図１４で示す工程において、
アルミニウム膜２９を形成した後、そのアルミニウム膜
２９を全面エッチバックすることにより、上層配線２５
を形成する。そのため、アルミニウム膜を形成し、その
アルミニウム膜上に形成したレジストパターンに従って
アルミニウム膜を除去し、上層配線を形成する従来の製
造方法に比べて、製造工程を減らすことができる。
【００５４】また、図９に示すように、上層配線２５
は、絶縁膜２４の側壁を覆うようななだらかな形状とな
っている。そのため、絶縁膜２４および上層配線２５を
パッシベーション膜で覆った場合にも、パッシベーショ
ン膜のカバレッジ不良や膜はがれを防ぐことができる。
は、絶縁膜２４の側壁を覆うようななだらかな形状とな
っている。そのため、絶縁膜２４および上層配線２５を
パッシベーション膜で覆った場合にも、パッシベーショ
ン膜のカバレッジ不良や膜はがれを防ぐことができる。
【００５５】さらに、上層配線２５を渦巻き形状にする
ことにより、インダクタのインダクタンスを増やすこと
ができる。
ことにより、インダクタのインダクタンスを増やすこと
ができる。
【００５６】以上、この発明の実施の形態について説明
したが、これら実施の形態は、さまざまなに変形可能で
ある。たとえば、図５および図１２で示す工程におい
て、絶縁膜２および絶縁膜２２がエッチングされること
を防ぐために、絶縁膜２および絶縁膜２２を窒化膜（Ｓ
ｉ3 Ｎ4 ）で形成することも可能である。また、上層配
線５および上層配線２５は角形の渦巻き形状としたが、
丸形の渦巻き形状としてもよい。
したが、これら実施の形態は、さまざまなに変形可能で
ある。たとえば、図５および図１２で示す工程におい
て、絶縁膜２および絶縁膜２２がエッチングされること
を防ぐために、絶縁膜２および絶縁膜２２を窒化膜（Ｓ
ｉ3 Ｎ4 ）で形成することも可能である。また、上層配
線５および上層配線２５は角形の渦巻き形状としたが、
丸形の渦巻き形状としてもよい。
【００５７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５８】
【発明の効果】この発明の製造方法においては、従来の
製造方法と比べて、製造工程を削減することができる。
また、この発明の半導体装置は、従来より少ない工程で
製造できるため、製造歩留りを向上させることができ
る。
製造方法と比べて、製造工程を削減することができる。
また、この発明の半導体装置は、従来より少ない工程で
製造できるため、製造歩留りを向上させることができ
る。
【００５９】また、配線層を覆う絶縁層のカバレッジ不
良や膜はがれを防ぐことができる。さらに、インダクタ
のインダクタンスを増やすことができる。
良や膜はがれを防ぐことができる。さらに、インダクタ
のインダクタンスを増やすことができる。
【図１】 この発明の実施の形態１のインダクタを示す
平面図である。
平面図である。
【図２】 図１中のＩＩ−ＩＩ線に沿って見た断面を示
す図である。
す図である。
【図３】 この発明の実施の形態１のインダクタの製造
方法の第１工程を示す断面図である。
方法の第１工程を示す断面図である。
【図４】 この発明の実施の形態１のインダクタの製造
方法の第２工程を示す断面図である。
方法の第２工程を示す断面図である。
【図５】 この発明の実施の形態１のインダクタの製造
方法の第３工程を示す断面図である。
方法の第３工程を示す断面図である。
【図６】 この発明の実施の形態１のインダクタの製造
方法の第４工程を示す断面図である。
方法の第４工程を示す断面図である。
【図７】 この発明の実施の形態１のインダクタの製造
方法の第５工程を示す断面図である。
方法の第５工程を示す断面図である。
【図８】 この発明の実施の形態２のインダクタを示す
平面図である。
平面図である。
【図９】 図８中のＩＸ−ＩＸ線に沿って見た断面を示
す図である。
す図である。
【図１０】 この発明の実施の形態２のインダクタの製
造方法の第１工程を示す断面図である。
造方法の第１工程を示す断面図である。
【図１１】 この発明の実施の形態２のインダクタの製
造方法の第２工程を示す断面図である。
造方法の第２工程を示す断面図である。
【図１２】 この発明の実施の形態２のインダクタの製
造方法の第３工程を示す断面図である。
造方法の第３工程を示す断面図である。
【図１３】 この発明の実施の形態２のインダクタの製
造方法の第４工程を示す断面図である。
造方法の第４工程を示す断面図である。
【図１４】 この発明の実施の形態２のインダクタの製
造方法の第５工程を示す断面図である。
造方法の第５工程を示す断面図である。
【図１５】 ＬＮＡ回路を示す回路図である。
【図１６】 従来のインダクタを示す平面図である。
【図１７】 図１６中のＸＶＩＩ−ＸＶＩＩ線に沿って
見た断面を示す図である。
見た断面を示す図である。
【図１８】 従来のインダクタの製造方法の第１工程を
示す断面図である。
示す断面図である。
【図１９】 従来のインダクタの製造方法の第２工程を
示す断面図である。
示す断面図である。
【図２０】 従来のインダクタの製造方法の第３工程を
示す断面図である。
示す断面図である。
【図２１】 従来のインダクタの製造方法の第４工程を
示す断面図である。
示す断面図である。
【図２２】 従来のインダクタの製造方法の第５工程を
示す断面図である。
示す断面図である。
【図２３】 従来のインダクタの製造方法の第６工程を
示す断面図である。
示す断面図である。
【図２４】 従来のインダクタの製造方法の第７工程を
示す断面図である。
示す断面図である。
【図２５】 従来のインダクタの製造方法の第８工程を
示す断面図である。
示す断面図である。
１、２１ シリコン基板、２、４、６、２２、２４、２
６ 絶縁膜、３、２３下層配線、５、２５ 上層配線、
９、２９ アルミニウム膜、１０、３０ インダクタ。
６ 絶縁膜、３、２３下層配線、５、２５ 上層配線、
９、２９ アルミニウム膜、１０、３０ インダクタ。
Claims (5)
- 【請求項１】 インダクタを有する半導体装置であっ
て、 半導体基板の上に形成された第１の絶縁層と、 その第１の絶縁層の表面上に形成された、第１と第２の
端部を有する下層配線層と、 前記第１の絶縁層の表面上に所定のパターンに従って延
びるように形成された第２の絶縁層と、 その第２の絶縁層の側壁に沿って延在し、前記下層配線
層の第１と第２の端部の双方に導電接続された上層配線
層とを備えた、半導体装置。 - 【請求項２】 前記下層配線層と、前記上層配線層は、
アルミニウムを含む、請求項１に記載の半導体装置。 - 【請求項３】 前記上層配線層は渦巻き状である、請求
項２に記載の半導体装置。 - 【請求項４】 前記上層配線層は、前記半導体基板から
遠ざかるにつれてその幅が狭くなっている、請求項１〜
３のいずれか１項に記載の半導体装置。 - 【請求項５】 インダクタを有する半導体装置の製造方
法であって、 半導体基板の上に第１の絶縁層を形成する工程と、 その第１の絶縁層の表面上に第１と第２の端部を有する
下層配線層を形成する工程と、 前記第１の絶縁層の表面上に所定のパターンに従って延
びるように第２の絶縁層を形成する工程と、 前記下層配線層に接し、かつ前記第２の絶縁層を覆うよ
うに導電層を形成する工程と、 その導電層をエッチバックすることにより、前記第２の
絶縁層の側壁に沿って延在し、前記下層配線層の第１と
第２の端部の双方に導電接続された上層配線層を形成す
る工程とを備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14735196A JP3588193B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14735196A JP3588193B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09330815A true JPH09330815A (ja) | 1997-12-22 |
| JP3588193B2 JP3588193B2 (ja) | 2004-11-10 |
Family
ID=15428229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14735196A Expired - Fee Related JP3588193B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3588193B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016131211A (ja) * | 2015-01-14 | 2016-07-21 | 富士電機株式会社 | 高耐圧受動素子および高耐圧受動素子の製造方法 |
| JP2018011041A (ja) * | 2016-07-14 | 2018-01-18 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | コイル部品及びその製造方法 |
-
1996
- 1996-06-10 JP JP14735196A patent/JP3588193B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016131211A (ja) * | 2015-01-14 | 2016-07-21 | 富士電機株式会社 | 高耐圧受動素子および高耐圧受動素子の製造方法 |
| JP2018011041A (ja) * | 2016-07-14 | 2018-01-18 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | コイル部品及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3588193B2 (ja) | 2004-11-10 |
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