JP2900909B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に配線工程の製造方法に関する。
法に関し、特に配線工程の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図９
（ａ）〜（ｄ）に工程順に断面図で示す。まず、同図
（ａ）のように、下層配線１上に層間絶縁膜２を形成し
た後、第１のフォトレジスト１２をマスクとしてドライ
エッチングを行い、配線となるべき溝７を形成する。次
に同図（ｂ）のように、第２のフォトレジスト１３をマ
スクとしてドライエッチングを行い、スルーホール８を
形成する。次に同図（ｃ）のように、スルーホール８及
び配線用溝７が埋設されるように、高温スパッタ等によ
りＡｌＣｕのような金属１０を全面に形成する。続いて
ＣＭＰを行ってスルーホール部８及び配線部１１を形成
し、同図（ｄ）のようにする。以上のような製造方法に
より、所望の半導体装置の配線部１１を得ることができ
る。
（ａ）〜（ｄ）に工程順に断面図で示す。まず、同図
（ａ）のように、下層配線１上に層間絶縁膜２を形成し
た後、第１のフォトレジスト１２をマスクとしてドライ
エッチングを行い、配線となるべき溝７を形成する。次
に同図（ｂ）のように、第２のフォトレジスト１３をマ
スクとしてドライエッチングを行い、スルーホール８を
形成する。次に同図（ｃ）のように、スルーホール８及
び配線用溝７が埋設されるように、高温スパッタ等によ
りＡｌＣｕのような金属１０を全面に形成する。続いて
ＣＭＰを行ってスルーホール部８及び配線部１１を形成
し、同図（ｄ）のようにする。以上のような製造方法に
より、所望の半導体装置の配線部１１を得ることができ
る。
【０００３】このような製造方法は、一般的にデュアル
ダマシンプロセスと呼ばれており、半導体装置が微細化
され、設計ルールが０．２５μｍ以下で問題となる“製
造工程の複雑化による高コスト化”を解消する製造方法
であり、微細半導体の製造には必須のプロセス技術であ
る。なお、デュアルダマシンプロセスに関して次の公知
文献がある。 学会誌・論文等（刊行物）記載 著者 柴田 英毅氏 刊行物の題名 Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌ
ｄ 発行年月日 １９９５．１２ 説明ページ・行・図面 ｐ１７９〜１８４
ダマシンプロセスと呼ばれており、半導体装置が微細化
され、設計ルールが０．２５μｍ以下で問題となる“製
造工程の複雑化による高コスト化”を解消する製造方法
であり、微細半導体の製造には必須のプロセス技術であ
る。なお、デュアルダマシンプロセスに関して次の公知
文献がある。 学会誌・論文等（刊行物）記載 著者 柴田 英毅氏 刊行物の題名 Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌ
ｄ 発行年月日 １９９５．１２ 説明ページ・行・図面 ｐ１７９〜１８４
【０００４】
【発明が解決しようとする課題】上述した従来のデュア
ルダマシン製造方法では、配線間容量低減のために同層
配線間にエアギャップを形成しようとした場合、ＰＲ工
程の追加なしではエアギャップを形成できないこととい
う問題があった。その理由は、従来の製造方法では、層
間絶縁膜を形成した後、この層間絶縁膜をエッチングし
て配線領域を形成するため、層間絶縁膜形成条件の調整
などによってエアギャップを形成することができないか
らである。すなわち、エアギャップを形成しようとする
場合、ＰＲによるパターニング後にドライエッチングを
行って層間絶縁膜にエアギャップ用の開口部を形成し、
さらに絶縁膜を成長し、開口上部を塞いでエアギャップ
を形成するといった工程を追加しなければならないから
である。
ルダマシン製造方法では、配線間容量低減のために同層
配線間にエアギャップを形成しようとした場合、ＰＲ工
程の追加なしではエアギャップを形成できないこととい
う問題があった。その理由は、従来の製造方法では、層
間絶縁膜を形成した後、この層間絶縁膜をエッチングし
て配線領域を形成するため、層間絶縁膜形成条件の調整
などによってエアギャップを形成することができないか
らである。すなわち、エアギャップを形成しようとする
場合、ＰＲによるパターニング後にドライエッチングを
行って層間絶縁膜にエアギャップ用の開口部を形成し、
さらに絶縁膜を成長し、開口上部を塞いでエアギャップ
を形成するといった工程を追加しなければならないから
である。
【０００５】本発明は、デュアルダマシンプロセスにお
いて、ＰＲ工程を追加することなく、同層配線間にエア
ギャップを形成可能にし、また、エアギャップを形成す
ることで配線間容量を低減させ、低コストで高速な半導
体装置を製造することを目的とする。
いて、ＰＲ工程を追加することなく、同層配線間にエア
ギャップを形成可能にし、また、エアギャップを形成す
ることで配線間容量を低減させ、低コストで高速な半導
体装置を製造することを目的とする。
【０００６】
【課題を解決するための手段】本発明においては、上記
目的を達成するために、下層配線又は下地拡散層上に層
間絶縁膜を形成した後、第１のフォトレジスト膜によ
り、スルーホール及びエアギャップを形成するための空
洞部となる部分をパターニングし、そのレジスト開口部
をエッチングして、上記層間絶縁膜に上記スルーホール
及びエアギャップ用の開口部を形成する工程と、上記第
１のフォトレジスト膜を除去した後、上記スルーホール
及びエアギャップ用の開口部の上部だけを塞ぐように全
面に絶縁膜を成長させ、上記空洞部を形成する工程と、
第２のフォトレジスト膜で配線形成部をパターニング
し、配線部となる溝の底部を上記配線形成部の下にある
上記スルーホール用の空洞部の上端部に到達させ、さら
に上記スルーホール用空洞部の底部が上記下層配線又は
下層拡散層に到達するまでエッチングすることにより、
上記スルーホール及びエアギャップを形成する工程とを
備えている。
目的を達成するために、下層配線又は下地拡散層上に層
間絶縁膜を形成した後、第１のフォトレジスト膜によ
り、スルーホール及びエアギャップを形成するための空
洞部となる部分をパターニングし、そのレジスト開口部
をエッチングして、上記層間絶縁膜に上記スルーホール
及びエアギャップ用の開口部を形成する工程と、上記第
１のフォトレジスト膜を除去した後、上記スルーホール
及びエアギャップ用の開口部の上部だけを塞ぐように全
面に絶縁膜を成長させ、上記空洞部を形成する工程と、
第２のフォトレジスト膜で配線形成部をパターニング
し、配線部となる溝の底部を上記配線形成部の下にある
上記スルーホール用の空洞部の上端部に到達させ、さら
に上記スルーホール用空洞部の底部が上記下層配線又は
下層拡散層に到達するまでエッチングすることにより、
上記スルーホール及びエアギャップを形成する工程とを
備えている。
【０００７】さらに、上記第２のフォトレジスト膜を除
去した後、金属を全面に形成し、上記スルーホール及び
配線用の開口溝を金属膜で埋設する工程と、上記スルー
ホール及び配線の開口溝内部にのみ上記金属が残り、か
つそれ以外の上記絶縁膜上の金属が無くなるまで上記金
属を研磨することにより、配線部を形成する工程とを備
えてもよい。
去した後、金属を全面に形成し、上記スルーホール及び
配線用の開口溝を金属膜で埋設する工程と、上記スルー
ホール及び配線の開口溝内部にのみ上記金属が残り、か
つそれ以外の上記絶縁膜上の金属が無くなるまで上記金
属を研磨することにより、配線部を形成する工程とを備
えてもよい。
【０００８】
【発明の実施の形態】本発明の実施の形態について図１
〜図７を参照して説明する。まず、図１に示すように、
下層配線１（もしくは下地拡散層）の上に絶縁層間膜２
を成膜した後、第１のフォトレジスト５をマスクとして
用いてドライエッチングを行い、スルーホール及びエア
ギャップ用開口部３を形成する。次に、図２に示すよう
に、第１のフォトレジスト５を剥離した後、上記スルー
ホール及びエアギャップ用開口部３の上部だけを塞ぐよ
うに絶縁膜２を成膜し、スルーホール及びエアギャップ
用空洞部４を形成する。
〜図７を参照して説明する。まず、図１に示すように、
下層配線１（もしくは下地拡散層）の上に絶縁層間膜２
を成膜した後、第１のフォトレジスト５をマスクとして
用いてドライエッチングを行い、スルーホール及びエア
ギャップ用開口部３を形成する。次に、図２に示すよう
に、第１のフォトレジスト５を剥離した後、上記スルー
ホール及びエアギャップ用開口部３の上部だけを塞ぐよ
うに絶縁膜２を成膜し、スルーホール及びエアギャップ
用空洞部４を形成する。
【０００９】次に、図３に示すように、第２のフォトレ
ジスト６をパターニングする。次に、図４に示すよう
に、上記第２のフォトレジスト６をマスクとして用いて
ドライエッチングを行い、配線用溝７を形成する。
ジスト６をパターニングする。次に、図４に示すよう
に、上記第２のフォトレジスト６をマスクとして用いて
ドライエッチングを行い、配線用溝７を形成する。
【００１０】次に、図５に示すように、ドライエッチン
グを進め、スルーホールを下層配線１まで到達させ、ス
ルーホール８を形成する。このときスルーホール８以外
の上記空洞部４はそのままエアギャップ９となる。エッ
チング後は第２のフォトレジスト６を剥離する。次に、
図６に示すように、高温スパッタ等によりＡｌＣｕなど
の金属１０を全面に形成する。
グを進め、スルーホールを下層配線１まで到達させ、ス
ルーホール８を形成する。このときスルーホール８以外
の上記空洞部４はそのままエアギャップ９となる。エッ
チング後は第２のフォトレジスト６を剥離する。次に、
図６に示すように、高温スパッタ等によりＡｌＣｕなど
の金属１０を全面に形成する。
【００１１】次に、図７に示すように、配線用溝７以外
で絶縁膜２上の金属１０がなくなるまでＣＭＰを行い、
配線部１１を形成すると共に平坦化する。以上のような
製造方法により、所望の半導体装置の配線部分を製造す
ることができる。
で絶縁膜２上の金属１０がなくなるまでＣＭＰを行い、
配線部１１を形成すると共に平坦化する。以上のような
製造方法により、所望の半導体装置の配線部分を製造す
ることができる。
【００１２】次に具体的な実施例について図１〜図７を
参照して詳細に説明する。まず、図１に示すように、下
層配線１（もしくは下地拡散層）の上にＳｉＯ２のよう
な層間絶縁膜２を約１．３μｍ形成した後、第１のフォ
トレジスト５をマスクとして用いてドライエッチングす
ることにより、深さ約０．７μｍのスルーホール及びエ
アギャップとなるべき開口部３を形成する。例えば、ス
ルーホール及びエアギャップ開口径の最小寸法は０．４
μｍ□、開口部３から開口部３までの距離は最小で０．
４４μｍとする。エアギャップは、後で形成する配線が
平行に配置されるような場所の配線間の中心付近に、ま
た、配線と平行となるように配置する。
参照して詳細に説明する。まず、図１に示すように、下
層配線１（もしくは下地拡散層）の上にＳｉＯ２のよう
な層間絶縁膜２を約１．３μｍ形成した後、第１のフォ
トレジスト５をマスクとして用いてドライエッチングす
ることにより、深さ約０．７μｍのスルーホール及びエ
アギャップとなるべき開口部３を形成する。例えば、ス
ルーホール及びエアギャップ開口径の最小寸法は０．４
μｍ□、開口部３から開口部３までの距離は最小で０．
４４μｍとする。エアギャップは、後で形成する配線が
平行に配置されるような場所の配線間の中心付近に、ま
た、配線と平行となるように配置する。
【００１３】次に、図２に示すように、第１のフォトレ
ジスト５を剥離した後、全面にＳｉＯのような絶縁膜２
を成膜し、スルーホール及びエアギャップ用空洞部４を
形成する。この時、スルーホール及びエアギャップの上
部が塞がるように、例えば常圧ＣＶＤ装置などで分子の
垂直方向成分を少なくして、開口部３の上部が先に塞が
るようにＳｉＯのような絶縁膜２を全面に成膜する。
ジスト５を剥離した後、全面にＳｉＯのような絶縁膜２
を成膜し、スルーホール及びエアギャップ用空洞部４を
形成する。この時、スルーホール及びエアギャップの上
部が塞がるように、例えば常圧ＣＶＤ装置などで分子の
垂直方向成分を少なくして、開口部３の上部が先に塞が
るようにＳｉＯのような絶縁膜２を全面に成膜する。
【００１４】次に、図３に示すように、配線となる部分
が溝となるように第２のフォトレジスト６をパターニン
グする。例えば、配線の幅の最小寸法は０．６８μｍ、
配線間の最小間隔は０．６８μｍとする。次に、図４に
示すように、上記第２のフォトレジスト６をマスクと
し、ドライエッチングなどで配線となる部分の絶縁膜２
をエッチングして配線用溝７を形成する。この配線用溝
７を絶縁膜表面から約０．４μｍ深さまでエッチングす
ることにより、配線用溝７の底部がスルーホール用の空
洞部４の上端に達する。
が溝となるように第２のフォトレジスト６をパターニン
グする。例えば、配線の幅の最小寸法は０．６８μｍ、
配線間の最小間隔は０．６８μｍとする。次に、図４に
示すように、上記第２のフォトレジスト６をマスクと
し、ドライエッチングなどで配線となる部分の絶縁膜２
をエッチングして配線用溝７を形成する。この配線用溝
７を絶縁膜表面から約０．４μｍ深さまでエッチングす
ることにより、配線用溝７の底部がスルーホール用の空
洞部４の上端に達する。
【００１５】次に、図５に示すように、スルーホール用
空洞部４が下層配線に到達するまで絶縁膜２のエッチン
グを進める。図４の状態からさらに約０．２μｍ深さを
エッチングすることにより、スルーホールの底部が下層
配線に到達し、スルーホール８が形成される。スルーホ
ール８以外の上記空洞部４は、そのままエアギャップ９
となる。エッチング後は第２のフォトレジスト６の剥離
を行う。次に、図６に示すように、例えばＡｌＣｕのよ
うな金属１０を３３０℃の高温スパッタで全面に厚さ約
１．８μｍ形成し、上記スルーホール８及び配線用溝１
１を埋設する。
空洞部４が下層配線に到達するまで絶縁膜２のエッチン
グを進める。図４の状態からさらに約０．２μｍ深さを
エッチングすることにより、スルーホールの底部が下層
配線に到達し、スルーホール８が形成される。スルーホ
ール８以外の上記空洞部４は、そのままエアギャップ９
となる。エッチング後は第２のフォトレジスト６の剥離
を行う。次に、図６に示すように、例えばＡｌＣｕのよ
うな金属１０を３３０℃の高温スパッタで全面に厚さ約
１．８μｍ形成し、上記スルーホール８及び配線用溝１
１を埋設する。
【００１６】次に、図７に示すように、金属１０が上記
スルーホール８及び配線用溝にのみ残り、この配線用溝
以外の絶縁膜上には残らないようにＣＭＰを行い、配線
部１１を形成すると共に平坦化を行う。以上のような製
造方法により、所望の半導体装置の配線部分を製造する
ことができる。
スルーホール８及び配線用溝にのみ残り、この配線用溝
以外の絶縁膜上には残らないようにＣＭＰを行い、配線
部１１を形成すると共に平坦化を行う。以上のような製
造方法により、所望の半導体装置の配線部分を製造する
ことができる。
【００１７】次に他の実施例について図１〜図７及び図
８を参照して説明する。まず、図１に示すように、下層
配線１（もしくは下地拡散層）の上に層間絶縁膜２を約
１．３μｍ形成する。この層間絶縁膜２は比誘電率の低
いＳｉＯＦのような膜でも良く、その他、任意の絶縁膜
を数段階に分けて成膜しても良い。また、ここで成膜す
る膜厚も設計層間膜厚及び設計配線膜厚により変えるこ
とができ、厚めに成膜し、その後にＣＭＰなどを行って
所望の膜厚に調整してもよい。
８を参照して説明する。まず、図１に示すように、下層
配線１（もしくは下地拡散層）の上に層間絶縁膜２を約
１．３μｍ形成する。この層間絶縁膜２は比誘電率の低
いＳｉＯＦのような膜でも良く、その他、任意の絶縁膜
を数段階に分けて成膜しても良い。また、ここで成膜す
る膜厚も設計層間膜厚及び設計配線膜厚により変えるこ
とができ、厚めに成膜し、その後にＣＭＰなどを行って
所望の膜厚に調整してもよい。
【００１８】次に第１のフォトレジスト５をマスクとし
て用いてドライエッチングすることにより、深さ約０．
７μｍのスルーホール及びエアギャップとなるべき開口
部３を形成する。エアギャップは、後で形成する配線が
平行に配置されるような場所の配線間の中心付近に、ま
た、配線と平行となるように配置する。なお、配線間隔
が短いほど隣接配線間容量が大きくなるので、最小ピッ
チの配線間にエアギャップを形成した方が容量低減効果
は大きくなる。
て用いてドライエッチングすることにより、深さ約０．
７μｍのスルーホール及びエアギャップとなるべき開口
部３を形成する。エアギャップは、後で形成する配線が
平行に配置されるような場所の配線間の中心付近に、ま
た、配線と平行となるように配置する。なお、配線間隔
が短いほど隣接配線間容量が大きくなるので、最小ピッ
チの配線間にエアギャップを形成した方が容量低減効果
は大きくなる。
【００１９】エアギャップはＰＲマスクで任意に形成場
所を設定できるので、配線最小ピッチの場所の他に、配
線間隔の広い場所にも形成できる。また、配線間隔に応
じて開口径の小さいエアギャップを並べて配置したり、
開口径を大きくしたエアギャップを配置したりできる。
ただし、エアギャップの幅は大きい方が容量低減効果は
大きいが、幅が大きすぎると開口上部だけを塞ぎ、空洞
部を形成することができず、また、エアギャップと配線
溝パターンとの重ね合わせマージンも小さくなるので、
エアギャップの最大開口径はあらかじめ最適値を設定し
ておいたほうがよい。
所を設定できるので、配線最小ピッチの場所の他に、配
線間隔の広い場所にも形成できる。また、配線間隔に応
じて開口径の小さいエアギャップを並べて配置したり、
開口径を大きくしたエアギャップを配置したりできる。
ただし、エアギャップの幅は大きい方が容量低減効果は
大きいが、幅が大きすぎると開口上部だけを塞ぎ、空洞
部を形成することができず、また、エアギャップと配線
溝パターンとの重ね合わせマージンも小さくなるので、
エアギャップの最大開口径はあらかじめ最適値を設定し
ておいたほうがよい。
【００２０】設計上及び製造上エアギャップ９の形成が
困難な場所や、エアギャップ９を形成しても容量低減効
果が微小な場所には、エアギャップ９を形成しないよう
な設計をしても良い。例えば、図８に示したように配線
間隔が１．５２μｍの時、０．４μｍ□のエアギャップ
９を０．４４μｍスペースで２個づつ並べたり、配線間
隔が１．０８μｍの時、０．４×０．８μｍのエアギャ
ップ９を配置しても良い。
困難な場所や、エアギャップ９を形成しても容量低減効
果が微小な場所には、エアギャップ９を形成しないよう
な設計をしても良い。例えば、図８に示したように配線
間隔が１．５２μｍの時、０．４μｍ□のエアギャップ
９を０．４４μｍスペースで２個づつ並べたり、配線間
隔が１．０８μｍの時、０．４×０．８μｍのエアギャ
ップ９を配置しても良い。
【００２１】次に、図２に示すように、上記ＰＲマスク
を剥離した後、上記スルーホール及びエアギャップの上
部だけが塞がるように、常圧ＣＶＤ装置などで全面に絶
縁膜２を厚さ約０．４μｍ成膜し、スルーホール及びエ
アギャップ用空洞部４を形成する。ここで、絶縁膜２は
例えばＳｉＯＦのような任意の材質を用いて良く、膜厚
も任意に設定して良い。また、成膜は開口上部を塞ぐた
めの成膜とその上層を形成する成膜と二段階に分けても
良く、それぞれの段階で絶縁膜２の材質及び成膜方法を
変えても良い。また、厚めに絶縁膜を成膜しておいた後
で、ＣＭＰなどを行うことにより膜厚を調整してもよ
い。
を剥離した後、上記スルーホール及びエアギャップの上
部だけが塞がるように、常圧ＣＶＤ装置などで全面に絶
縁膜２を厚さ約０．４μｍ成膜し、スルーホール及びエ
アギャップ用空洞部４を形成する。ここで、絶縁膜２は
例えばＳｉＯＦのような任意の材質を用いて良く、膜厚
も任意に設定して良い。また、成膜は開口上部を塞ぐた
めの成膜とその上層を形成する成膜と二段階に分けても
良く、それぞれの段階で絶縁膜２の材質及び成膜方法を
変えても良い。また、厚めに絶縁膜を成膜しておいた後
で、ＣＭＰなどを行うことにより膜厚を調整してもよ
い。
【００２２】次に、図３に示すように、配線となる部分
が溝となるように、第２のフォトレジスト６をパターニ
ングする。この時、配線の幅や配線間隔は、設計ルール
に従って任意に設定して良い。次に、図４に示すよう
に、上記第２のフォトレジスト６をマスクとし、ドライ
エッチングなどで配線となる部分の絶縁膜２をエッチン
グして、配線用溝７を形成する。
が溝となるように、第２のフォトレジスト６をパターニ
ングする。この時、配線の幅や配線間隔は、設計ルール
に従って任意に設定して良い。次に、図４に示すよう
に、上記第２のフォトレジスト６をマスクとし、ドライ
エッチングなどで配線となる部分の絶縁膜２をエッチン
グして、配線用溝７を形成する。
【００２３】次に、図５に示すように、スルーホール用
空洞部４の底部が下層配線１に到達するまで絶縁膜２の
エッチングを進め、スルーホール８を形成する。このと
きスルーホール８以外の上記空洞部４はそのままエアギ
ャップ９となる。エッチング後は第２のフォトレジスト
６の剥離を行う。なお、図４の状態の後、第２のフォト
レジスト６を剥離し、絶縁膜全面をエッチバックするこ
とにより図５のようにすることもできる。
空洞部４の底部が下層配線１に到達するまで絶縁膜２の
エッチングを進め、スルーホール８を形成する。このと
きスルーホール８以外の上記空洞部４はそのままエアギ
ャップ９となる。エッチング後は第２のフォトレジスト
６の剥離を行う。なお、図４の状態の後、第２のフォト
レジスト６を剥離し、絶縁膜全面をエッチバックするこ
とにより図５のようにすることもできる。
【００２４】次に、図６に示すように、スルーホール８
及び配線用溝７が埋設されるように、高温スパッタなど
で全面に金属１０を形成する。ここで形成する金属１０
の材料は、ＡｌＣｕの他にＡｌやＣｕなど任意の材料を
使用でき、スパッタ温度やスパッタ膜厚も任意の最適値
に設定して良い。次に、図７に示すように、配線用溝７
以外で絶縁膜２上の金属がなくなるまでＣＭＰを行い、
配線部１１を形成すると共に平坦化する。以上のような
製造方法により、所望の半導体装置の配線部分を製造す
ることができる。
及び配線用溝７が埋設されるように、高温スパッタなど
で全面に金属１０を形成する。ここで形成する金属１０
の材料は、ＡｌＣｕの他にＡｌやＣｕなど任意の材料を
使用でき、スパッタ温度やスパッタ膜厚も任意の最適値
に設定して良い。次に、図７に示すように、配線用溝７
以外で絶縁膜２上の金属がなくなるまでＣＭＰを行い、
配線部１１を形成すると共に平坦化する。以上のような
製造方法により、所望の半導体装置の配線部分を製造す
ることができる。
【００２５】上述したように本実施の形態による半導体
装置の製造方法は、スルーホール用の穴とエアギャップ
用の穴３（図１）とを同時に形成し、両者の上端部を絶
縁膜で塞いだ後、配線用溝７（図５）形成と同時にスル
ーホール８（図５）を開口することを特徴とする。この
ようにスルーホール用の穴とエアギャップ用の穴とを同
時に形成し、配線用溝形成とスルーホール開口とを同時
に行うことにより、ＰＲによるパターニング工程を追加
することなくエアギャップを形成できる。また、このエ
アギャップにより同層の隣り合った配線間の容量を低減
することができる。
装置の製造方法は、スルーホール用の穴とエアギャップ
用の穴３（図１）とを同時に形成し、両者の上端部を絶
縁膜で塞いだ後、配線用溝７（図５）形成と同時にスル
ーホール８（図５）を開口することを特徴とする。この
ようにスルーホール用の穴とエアギャップ用の穴とを同
時に形成し、配線用溝形成とスルーホール開口とを同時
に行うことにより、ＰＲによるパターニング工程を追加
することなくエアギャップを形成できる。また、このエ
アギャップにより同層の隣り合った配線間の容量を低減
することができる。
【００２６】
【発明の効果】本発明による第１の効果は、従来のデュ
アルダマシン製造方法ではできなかったエアギャップの
形成を、ＰＲ工程の追加なしでできるということであ
る。その理由は、エアギャップ用の穴とスルーホール用
の穴とを同時に形成し、配線用溝の形成とスルーホール
の開口を同時に行うことにより、ＰＲ工程の追加なしで
エアギャップの形成が可能になるからである。
アルダマシン製造方法ではできなかったエアギャップの
形成を、ＰＲ工程の追加なしでできるということであ
る。その理由は、エアギャップ用の穴とスルーホール用
の穴とを同時に形成し、配線用溝の形成とスルーホール
の開口を同時に行うことにより、ＰＲ工程の追加なしで
エアギャップの形成が可能になるからである。
【００２７】第２の効果は、エアギャップを形成するこ
とにより同層の隣り合った配線間容量を低減できるとい
うことである。また、隣接配線間容量を低減できること
によってクロストークを改善でき、半導体集積回路の高
速化、高集積化を図ることができる。その理由は、エア
ギャップが隣接配線間の容量低減に効果があるからであ
る。例えば、厚さ０．８μｍ、幅０．６８μｍ、間隔
０．５２μｍのＡｌＣｕ配線でエアギャップ有り無しで
容量比較をすると、エアギャップ形成により約２５％容
量が低減できることが確認できている。
とにより同層の隣り合った配線間容量を低減できるとい
うことである。また、隣接配線間容量を低減できること
によってクロストークを改善でき、半導体集積回路の高
速化、高集積化を図ることができる。その理由は、エア
ギャップが隣接配線間の容量低減に効果があるからであ
る。例えば、厚さ０．８μｍ、幅０．６８μｍ、間隔
０．５２μｍのＡｌＣｕ配線でエアギャップ有り無しで
容量比較をすると、エアギャップ形成により約２５％容
量が低減できることが確認できている。
【図１】本発明による半導体装置の製造方法の実施の形
態を製造工程順に示す斜視図及び断面図である。
態を製造工程順に示す斜視図及び断面図である。
【図２】本発明による半導体装置の製造方法の実施の形
態を製造工程順に示す斜視図及び断面図である。
態を製造工程順に示す斜視図及び断面図である。
【図３】本発明による半導体装置の製造方法の実施の形
態を製造工程順に示す斜視図及び断面図である。
態を製造工程順に示す斜視図及び断面図である。
【図４】本発明による半導体装置の製造方法の実施の形
態を製造工程順に示す斜視図及び断面図である。
態を製造工程順に示す斜視図及び断面図である。
【図５】本発明による半導体装置の製造方法の実施の形
態を製造工程順に示す斜視図及び断面図である。
態を製造工程順に示す斜視図及び断面図である。
【図６】本発明による半導体装置の製造方法の実施の形
態を製造工程順に示す斜視図及び断面図である。
態を製造工程順に示す斜視図及び断面図である。
【図７】本発明による半導体装置の製造方法の実施の形
態を製造工程順に示す斜視図及び断面図である。
態を製造工程順に示す斜視図及び断面図である。
【図８】本発明による半導体装置の製造方法の具体的な
実施例の一つを示す半導体装置を上方から見た平面図で
ある。
実施例の一つを示す半導体装置を上方から見た平面図で
ある。
【図９】従来の半導体装置の製造方法を製造工程順に示
す断面図である。
す断面図である。
１ 下層配線 ２ 絶縁層間膜 ３ スルーホール及びエアギャップ用開口部 ４ スルーホール及びエアギャップ用空洞部 ５，１２ 第１のフォトレジスト ６，１３ 第２のフォトレジスト ７ 配線用溝 ８ スルーホール ９ エアギャップ １０ 金属 １１ 配線部
Claims (2)
- 【請求項１】 下層配線又は下地拡散層上に層間絶縁膜
を形成した後、第１のフォトレジスト膜により、スルー
ホール及びエアギャップを形成するための空洞部となる
部分をパターニングし、そのレジスト開口部をエッチン
グして、上記層間絶縁膜に上記スルーホール及びエアギ
ャップ用の開口部を形成する工程と、 上記第１のフォトレジスト膜を除去した後、上記スルー
ホール及びエアギャップ用の開口部の上部だけを塞ぐよ
うに全面に絶縁膜を成長させ、上記空洞部を形成する工
程と、 第２のフォトレジスト膜で配線形成部をパターニング
し、配線部となる溝の底部を上記配線形成部の下にある
上記スルーホール用の空洞部の上端部に到達させ、さら
に上記スルーホール用空洞部の底部が上記下層配線又は
下層拡散層に到達するまでエッチングすることにより、
上記スルーホール及びエアギャップを形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 上記第２のフォトレジスト膜を除去した
後、金属を全面に形成し、上記スルーホール及び配線用
の開口溝を金属膜で埋設する工程と、 上記スルーホール及び配線の開口溝内部にのみ上記金属
が残り、かつそれ以外の上記絶縁膜上の金属が無くなる
まで上記金属を研磨することにより、配線部を形成する
工程とを含むことを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087105A JP2900909B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置の製造方法 |
| US09/055,931 US6103591A (en) | 1997-04-07 | 1998-04-07 | Semiconductor device with air gaps between interconnections and method of forming the same |
| US09/520,217 US6229195B1 (en) | 1997-04-07 | 2000-03-07 | Semiconductor device with air gaps between interconnections |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087105A JP2900909B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284597A JPH10284597A (ja) | 1998-10-23 |
| JP2900909B2 true JP2900909B2 (ja) | 1999-06-02 |
Family
ID=13905676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9087105A Expired - Lifetime JP2900909B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6103591A (ja) |
| JP (1) | JP2900909B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150516A (ja) * | 1998-09-02 | 2000-05-30 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| US6509623B2 (en) * | 2000-06-15 | 2003-01-21 | Newport Fab, Llc | Microelectronic air-gap structures and methods of forming the same |
| US6645873B2 (en) * | 2000-06-21 | 2003-11-11 | Asm Japan K.K. | Method for manufacturing a semiconductor device |
| JP4278333B2 (ja) * | 2001-03-13 | 2009-06-10 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6518641B2 (en) | 2001-05-18 | 2003-02-11 | International Business Machines Corporation | Deep slit isolation with controlled void |
| WO2020215225A1 (zh) * | 2019-04-23 | 2020-10-29 | 庆鼎精密电子（淮安）有限公司 | 电路板及其制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235170A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 半導体装置 |
| JP3085231B2 (ja) * | 1997-02-20 | 2000-09-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6025260A (en) * | 1998-02-05 | 2000-02-15 | Integrated Device Technology, Inc. | Method for fabricating air gap with borderless contact |
-
1997
- 1997-04-07 JP JP9087105A patent/JP2900909B2/ja not_active Expired - Lifetime
-
1998
- 1998-04-07 US US09/055,931 patent/US6103591A/en not_active Expired - Fee Related
-
2000
- 2000-03-07 US US09/520,217 patent/US6229195B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6229195B1 (en) | 2001-05-08 |
| US6103591A (en) | 2000-08-15 |
| JPH10284597A (ja) | 1998-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990216 |