JPH01296644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01296644A JPH01296644A JP12588688A JP12588688A JPH01296644A JP H01296644 A JPH01296644 A JP H01296644A JP 12588688 A JP12588688 A JP 12588688A JP 12588688 A JP12588688 A JP 12588688A JP H01296644 A JPH01296644 A JP H01296644A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関し、さらに詳しくは
金属配線間の容量が大幅に低減化された半導体装置の製
造方法に関する。
金属配線間の容量が大幅に低減化された半導体装置の製
造方法に関する。
［従来の技術］
近年、半導体集積回路では素子の高密度化はもちろんの
こと、高速化も強く要求されるようになっている。この
ような情勢の中で、高速化については素子寸法の微細化
によるトランジスタ性能の向上、低抵抗配線材料の使用
および高速化回路技術等の採用により達成してきた。し
かしながら高集積化に伴い、素子寸法と同様に素子間寸
法も微細化されてきている。第２図は従来の配線構造を
示したもので、配線に形成される主な寄生容帝は、配線
金属１３とシリコン基板１１間容置および配線金属１３
の相互間容量でおる。
こと、高速化も強く要求されるようになっている。この
ような情勢の中で、高速化については素子寸法の微細化
によるトランジスタ性能の向上、低抵抗配線材料の使用
および高速化回路技術等の採用により達成してきた。し
かしながら高集積化に伴い、素子寸法と同様に素子間寸
法も微細化されてきている。第２図は従来の配線構造を
示したもので、配線に形成される主な寄生容帝は、配線
金属１３とシリコン基板１１間容置および配線金属１３
の相互間容量でおる。
［発明が解決しようとする課題］
高集積化に伴い、金属配線幅は減少するがチップサイズ
が大きくなり配線長が長くなるので配線−基板間の容量
は減少せず、また配線間隔は狭くなるので配線間の相互
容量は増加するばかりである。このため配線に形成され
る奇生容量の大きさは増加する一方であり、これは高速
化にとって大きな障壁となる。ざらに配線間容量の増加
は配線間相互作用の増加をもたらし、信頼性の上で大き
な問題となる。
が大きくなり配線長が長くなるので配線−基板間の容量
は減少せず、また配線間隔は狭くなるので配線間の相互
容量は増加するばかりである。このため配線に形成され
る奇生容量の大きさは増加する一方であり、これは高速
化にとって大きな障壁となる。ざらに配線間容量の増加
は配線間相互作用の増加をもたらし、信頼性の上で大き
な問題となる。
本発明の目的はこのような従来の問題点を解消し、高速
化に適し、かつ信頼性のある金属配線が形成された半導
体装置の製造方法を提供することにある。
化に適し、かつ信頼性のある金属配線が形成された半導
体装置の製造方法を提供することにある。
［課題を解決するための手段］
本発明は、半導体基板上に所望の能動素子を形成し、次
いで金属配線を形成して前記能動素子間を前記金属配線
により接続することよりなる半導体装置の製造方法にお
いて、金属配線の形成工程が、配線用金属をウェハ全面
に形成する工程と、該金属上に第１の絶縁膜を形成する
工程と、該第１の絶縁膜上にレジストを配線金属形状に
パターニングする工程と、該レジストを耐エツチングマ
スクとして前記第１の絶縁膜をエツチング除去する工程
と、前記レジストを耐エツチングマスクとして前記配線
金属をエツチング除去し、逆テーパ形状の断面を有する
金属配線パターンを形成する工程と、前記レジストを除
去した後、ウェハ全面に第２の絶縁膜を堆積し、前記金
属配線パターン間に空洞を有する絶縁堆積膜を形成する
工程とを備えたことを特徴とする半導体装置の製造方法
である。
いで金属配線を形成して前記能動素子間を前記金属配線
により接続することよりなる半導体装置の製造方法にお
いて、金属配線の形成工程が、配線用金属をウェハ全面
に形成する工程と、該金属上に第１の絶縁膜を形成する
工程と、該第１の絶縁膜上にレジストを配線金属形状に
パターニングする工程と、該レジストを耐エツチングマ
スクとして前記第１の絶縁膜をエツチング除去する工程
と、前記レジストを耐エツチングマスクとして前記配線
金属をエツチング除去し、逆テーパ形状の断面を有する
金属配線パターンを形成する工程と、前記レジストを除
去した後、ウェハ全面に第２の絶縁膜を堆積し、前記金
属配線パターン間に空洞を有する絶縁堆積膜を形成する
工程とを備えたことを特徴とする半導体装置の製造方法
である。
［作用］
本発明では半導体装置の金属配線形成工程において、配
線用金属上に第１の絶縁膜を形成し、この絶縁膜を所定
のパターンにエツチング除去し、次いで金属配線パター
ンが逆テーパ形状断面となるように配線用金属をエツチ
ング除去した後、第２の絶縁膜を堆積する。絶縁膜の堆
積を適当な条件で行うと、狭い配線金属間には第２の絶
縁膜が十分に回り込まず、その結果、配線金属間に空洞
が生じる。このため配線間の容量は大幅に減少する。ま
たこの空洞の表面位置は、金属配線パターン上にこれと
同一パターンに形成された第１の絶縁膜の膜厚（よって
自由に制御できる。空洞の表面位置は、通常配線間の奇
生容量を小さくするため配線表面位置よりも上部に位置
するように制御するのが望ましい。
線用金属上に第１の絶縁膜を形成し、この絶縁膜を所定
のパターンにエツチング除去し、次いで金属配線パター
ンが逆テーパ形状断面となるように配線用金属をエツチ
ング除去した後、第２の絶縁膜を堆積する。絶縁膜の堆
積を適当な条件で行うと、狭い配線金属間には第２の絶
縁膜が十分に回り込まず、その結果、配線金属間に空洞
が生じる。このため配線間の容量は大幅に減少する。ま
たこの空洞の表面位置は、金属配線パターン上にこれと
同一パターンに形成された第１の絶縁膜の膜厚（よって
自由に制御できる。空洞の表面位置は、通常配線間の奇
生容量を小さくするため配線表面位置よりも上部に位置
するように制御するのが望ましい。
［実施例］
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を工程順に示
した模式的断面図である。
した模式的断面図である。
まず、第１図（ａ）に示すように、シリコン単結晶基板
１上に二酸化珪素膜２および配線金属３を順次ウェハ全
面に形成し、その後低温ＣｖＤ法、例えばプラズマＣＶ
Ｄ法を用いて二酸化珪素膜４を堆積する。次に配線形状
を有するレジスト５を二酸化珪素膜４上に形成する。な
お、配線金属３下に形成した二酸化珪素膜２は、通常、
素子間分離に用いられる二酸化珪素膜と層間絶縁膜とし
ての二酸化珪素膜とからなっている。
１上に二酸化珪素膜２および配線金属３を順次ウェハ全
面に形成し、その後低温ＣｖＤ法、例えばプラズマＣＶ
Ｄ法を用いて二酸化珪素膜４を堆積する。次に配線形状
を有するレジスト５を二酸化珪素膜４上に形成する。な
お、配線金属３下に形成した二酸化珪素膜２は、通常、
素子間分離に用いられる二酸化珪素膜と層間絶縁膜とし
ての二酸化珪素膜とからなっている。
次に第１図（ｂ）に示すように、レジスト５を耐エツチ
ングマスクとして二酸化珪素膜４を異方性エツチング技
術を用いてエツチング除去し、次にレジスト５を再び耐
エツチングマスクとして用いて配線金属３を異方性エツ
チング技術を用いてその断面診状が逆テーパ形状を有す
るようにエツチング除去する。ここで配線金属３の膜厚
が厚い場合には二酸化珪素膜４も耐エツチングマスクと
して使用する。また逆テーパエッチは、エツチング時の
圧力を高く設定し、かつエツチング時間を長く設定する
ことにより得られる。
ングマスクとして二酸化珪素膜４を異方性エツチング技
術を用いてエツチング除去し、次にレジスト５を再び耐
エツチングマスクとして用いて配線金属３を異方性エツ
チング技術を用いてその断面診状が逆テーパ形状を有す
るようにエツチング除去する。ここで配線金属３の膜厚
が厚い場合には二酸化珪素膜４も耐エツチングマスクと
して使用する。また逆テーパエッチは、エツチング時の
圧力を高く設定し、かつエツチング時間を長く設定する
ことにより得られる。
次に、第１図（Ｃ）に示すように、レジスト５を除去し
た後、低温ＣＶＤ法を用いて厚い二酸化珪素膜６をウェ
ハ全面に堆積する。ｃＶＤ法により二酸化珪素膜６を堆
積すると、狭い配線間には二酸化珪素膜が十分に回り込
まず、その結果、配線間に空洞が生じ、配線の断面形状
が逆テーパ形状を有しているため、配線表面より下るに
従って空洞の幅が広がる。
た後、低温ＣＶＤ法を用いて厚い二酸化珪素膜６をウェ
ハ全面に堆積する。ｃＶＤ法により二酸化珪素膜６を堆
積すると、狭い配線間には二酸化珪素膜が十分に回り込
まず、その結果、配線間に空洞が生じ、配線の断面形状
が逆テーパ形状を有しているため、配線表面より下るに
従って空洞の幅が広がる。
［発明の効果］
以上説明したように、本発明によれば配線間に空洞を設
けることができるため、配線間に絶縁物のみを埋め込ん
だ従来の方法に比べ、配線間容量を大幅に減少させるこ
とができると共に、配線の断面形状が逆テーパ形状を有
していることから配線断面の下部寸法が短く、配線と基
板間の容」も従来に比べて減らすことができる。
けることができるため、配線間に絶縁物のみを埋め込ん
だ従来の方法に比べ、配線間容量を大幅に減少させるこ
とができると共に、配線の断面形状が逆テーパ形状を有
していることから配線断面の下部寸法が短く、配線と基
板間の容」も従来に比べて減らすことができる。
このため、高集積化半導体装置の高速化が達成でき、さ
らに配線間相互作用の低減化による信頼性の向上を図る
こともできる。
らに配線間相互作用の低減化による信頼性の向上を図る
こともできる。
第１図は本発明の一実施例を工程順に示した金属配線の
模式的断面図、第２図は従来技術による金属配線の模式
的断面図である。 １．１１・・・シリコン基板
模式的断面図、第２図は従来技術による金属配線の模式
的断面図である。 １．１１・・・シリコン基板
Claims (1)
- （１）半導体基板上に所望の能動素子を形成し、次いで
金属配線を形成して前記能動素子間を前記金属配線によ
り接続することよりなる半導体装置の製造方法において
、金属配線の形成工程が、配線用金属をウェハ全面に形
成する工程と、該金属上に第１の絶縁膜を形成する工程
と、該第１の絶縁膜上にレジストを配線金属形状にパタ
ーニングする工程と、該レジストを耐エッチングマスク
として前記第１の絶縁膜をエッチング除去する工程と、
前記レジストを耐エッチングマスクとして前記配線金属
をエッチング除去し、逆テーパ形状の断面を有する金属
配線パターンを形成する工程と、前記レジストを除去し
た後、ウェハ全面に第２の絶縁膜を堆積し、前記金属配
線パターン間に空洞を有する絶縁堆積膜を形成する工程
とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12588688A JPH01296644A (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12588688A JPH01296644A (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296644A true JPH01296644A (ja) | 1989-11-30 |
Family
ID=14921358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12588688A Pending JPH01296644A (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6893960B2 (en) | 2001-08-14 | 2005-05-17 | Oki Electric Industry Co., Ltd. | Method for manufacturing a semiconductor device |
| JP2010221307A (ja) * | 2009-03-19 | 2010-10-07 | Toyota Central R&D Labs Inc | 電気装置 |
| JP2019117858A (ja) * | 2017-12-27 | 2019-07-18 | エイブリック株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1988
- 1988-05-25 JP JP12588688A patent/JPH01296644A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6893960B2 (en) | 2001-08-14 | 2005-05-17 | Oki Electric Industry Co., Ltd. | Method for manufacturing a semiconductor device |
| JP2010221307A (ja) * | 2009-03-19 | 2010-10-07 | Toyota Central R&D Labs Inc | 電気装置 |
| JP2019117858A (ja) * | 2017-12-27 | 2019-07-18 | エイブリック株式会社 | 半導体装置及び半導体装置の製造方法 |
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