JP3367490B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3367490B2 JP3367490B2 JP33236899A JP33236899A JP3367490B2 JP 3367490 B2 JP3367490 B2 JP 3367490B2 JP 33236899 A JP33236899 A JP 33236899A JP 33236899 A JP33236899 A JP 33236899A JP 3367490 B2 JP3367490 B2 JP 3367490B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer film
- forming
- semiconductor device
- organic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、有機層間膜にスルーホールを寸法制
御性良く形成できる半導体装置の製造方法に関する。
方法に関し、特に、有機層間膜にスルーホールを寸法制
御性良く形成できる半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高速化、高集積化に伴い、配線
間や層間の容量に起因する信号の遅延が問題となる。こ
の問題は、層間膜に低誘電率膜を用いることで解決でき
る。従来、低誘電率膜にはポリイミド、ＢＣＢ（ジビニ
ルシロキサンビスベンゾシクロブテンポリマー）等の回
転塗布、焼成で容易に成膜可能な有機材料が多く用いら
れている。
間や層間の容量に起因する信号の遅延が問題となる。こ
の問題は、層間膜に低誘電率膜を用いることで解決でき
る。従来、低誘電率膜にはポリイミド、ＢＣＢ（ジビニ
ルシロキサンビスベンゾシクロブテンポリマー）等の回
転塗布、焼成で容易に成膜可能な有機材料が多く用いら
れている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来、
低誘電率有機膜を層間膜として用いる場合において、こ
の低誘電率有機膜にスルーホールパターンなどを形成す
る場合に、スルーホールを寸法制御性良く、所望の形状
で得ることが極めて困難であった。
低誘電率有機膜を層間膜として用いる場合において、こ
の低誘電率有機膜にスルーホールパターンなどを形成す
る場合に、スルーホールを寸法制御性良く、所望の形状
で得ることが極めて困難であった。
【０００４】また、一般的に有機膜はＯ２アッシング処
理、有機洗浄処理に対する耐性が弱く、これら処理に曝
されることで、変形、変質をおこし、特性劣化や配線間
リーク等の原因となる。また、一般的に有機膜は金属と
の密着性が悪く、配線のはがれ、劣化等の問題を生じる
場合がある。
理、有機洗浄処理に対する耐性が弱く、これら処理に曝
されることで、変形、変質をおこし、特性劣化や配線間
リーク等の原因となる。また、一般的に有機膜は金属と
の密着性が悪く、配線のはがれ、劣化等の問題を生じる
場合がある。
【０００５】このような問題点を説明するために、低誘
電率有機膜にスルーホールを形成する従来の方法を説明
する。
電率有機膜にスルーホールを形成する従来の方法を説明
する。
【０００６】第一の従来例について、図２（ａ）〜
（ｄ）を用いて説明する。まず、図２（ａ）に示すよう
に、基板２０１上に下層配線２０２を形成する。この下
層配線２０２上に、低誘電率有機膜２０５を回転塗布で
形成する。その後、ＳｉＮ層２０６を形成し、図示しな
いフォトレジストマスクを用いて、ドライエッチングに
よりＳｉＮ層２０６を開口する。
（ｄ）を用いて説明する。まず、図２（ａ）に示すよう
に、基板２０１上に下層配線２０２を形成する。この下
層配線２０２上に、低誘電率有機膜２０５を回転塗布で
形成する。その後、ＳｉＮ層２０６を形成し、図示しな
いフォトレジストマスクを用いて、ドライエッチングに
よりＳｉＮ層２０６を開口する。
【０００７】次に、図２（ｂ）に示すように、ＳｉＮ層
２０６をマスクとして低誘電率有機膜２０５をドライエ
ッチングによりエッチング、開口する。このとき、Ｓｉ
Ｎ層２０６はエッチングされず、開口寸法は広がらない
が、低誘電率有機膜２０５はドライエッチング時に後退
する傾向を示し、形状が異方的にならない場合がある。
２０６をマスクとして低誘電率有機膜２０５をドライエ
ッチングによりエッチング、開口する。このとき、Ｓｉ
Ｎ層２０６はエッチングされず、開口寸法は広がらない
が、低誘電率有機膜２０５はドライエッチング時に後退
する傾向を示し、形状が異方的にならない場合がある。
【０００８】次に図２（ｃ）に示すように、開口部清浄
化のため、Ｏ２アッシング処理などを行った場合、低誘
電率有機膜の一部が灰化され除去され、変形する。次に
図２（ｄ）に示すように、Ａｕメッキによってプラグ２
０８と上層配線２０９を形成する。
化のため、Ｏ２アッシング処理などを行った場合、低誘
電率有機膜の一部が灰化され除去され、変形する。次に
図２（ｄ）に示すように、Ａｕメッキによってプラグ２
０８と上層配線２０９を形成する。
【０００９】この第一の従来例では、異方的なスルーホ
ールエッチング形状が得られないため、プラグの埋め込
み性に問題が生じる。更に、低誘電率有機膜の側壁が露
出した状態なので、Ｏ２アッシング処理などの開口部清
浄化のために必要な処理を行うと低誘電率有機膜にダメ
ージを与える。このため、Ｏ２アッシング処理を実施す
ることが出来ない。
ールエッチング形状が得られないため、プラグの埋め込
み性に問題が生じる。更に、低誘電率有機膜の側壁が露
出した状態なので、Ｏ２アッシング処理などの開口部清
浄化のために必要な処理を行うと低誘電率有機膜にダメ
ージを与える。このため、Ｏ２アッシング処理を実施す
ることが出来ない。
【００１０】第二の従来例について、図３（ａ）〜
（ｄ）を用いて説明する。まず、図３（ａ）に示すよう
に、基板３０１上に形成した下層配線３０２上に、低誘
電率有機膜３０５を回転塗布で形成する。その後、フォ
トレジストマスク３０７を形成する。
（ｄ）を用いて説明する。まず、図３（ａ）に示すよう
に、基板３０１上に形成した下層配線３０２上に、低誘
電率有機膜３０５を回転塗布で形成する。その後、フォ
トレジストマスク３０７を形成する。
【００１１】次に、図３（ｂ）に示すように、低誘電率
有機膜３０５をドライエッチングによりエッチング、開
口する。フォトレジストと低誘電率有機膜はほぼ同様な
成分であるので、低誘電率有機膜３０５とフォトレジス
トマスク３０７はほぼ等速にエッチングされる。よっ
て、フォトレジストマスク３０７の開口部が後退してゆ
くので、エッチング形状は異方的だが、開口寸法はエッ
チング時間により大きくなっていく。
有機膜３０５をドライエッチングによりエッチング、開
口する。フォトレジストと低誘電率有機膜はほぼ同様な
成分であるので、低誘電率有機膜３０５とフォトレジス
トマスク３０７はほぼ等速にエッチングされる。よっ
て、フォトレジストマスク３０７の開口部が後退してゆ
くので、エッチング形状は異方的だが、開口寸法はエッ
チング時間により大きくなっていく。
【００１２】次に、図３（ｃ）に示すように、フォトレ
ジストマスク３０７を除去する処理を行ったり、開口部
清浄化のため、Ｏ２アッシング処理などを行った場合、
低誘電率有機膜が除去され、変形する。次に、図３
（ｄ）に示すように、Ａｕメッキによってプラグ３０８
と上層配線３０９を形成する。
ジストマスク３０７を除去する処理を行ったり、開口部
清浄化のため、Ｏ２アッシング処理などを行った場合、
低誘電率有機膜が除去され、変形する。次に、図３
（ｄ）に示すように、Ａｕメッキによってプラグ３０８
と上層配線３０９を形成する。
【００１３】第二の従来例では、エッチング形状は異方
的であるが、そのテーパー角度はフォトレジストのテー
パー角度に依存しており不安定である。また、フォトレ
ジストも低誘電率有機膜と同様にエッチングされること
から、開口寸法を制御することが困難であり、フォトレ
ジストは厚く作製する必要がある。
的であるが、そのテーパー角度はフォトレジストのテー
パー角度に依存しており不安定である。また、フォトレ
ジストも低誘電率有機膜と同様にエッチングされること
から、開口寸法を制御することが困難であり、フォトレ
ジストは厚く作製する必要がある。
【００１４】第三の従来例について、図４（ａ）〜
（ｄ）に示す。まず、図４（ａ）に示すように、基板４
０１上に下層配線４０２を形成し、図示しないフォトレ
ジストマスクを用いて、Ａｕメッキによりプラグ４０８
を形成する。プラグ形成後、カバー膜として第一のＳｉ
Ｎ膜４０４を形成する。
（ｄ）に示す。まず、図４（ａ）に示すように、基板４
０１上に下層配線４０２を形成し、図示しないフォトレ
ジストマスクを用いて、Ａｕメッキによりプラグ４０８
を形成する。プラグ形成後、カバー膜として第一のＳｉ
Ｎ膜４０４を形成する。
【００１５】次に図４（ｂ）に示すように、低誘電率有
機膜４０５を回転塗布で成膜する。このとき、低誘電率
有機膜は平坦に塗布されるが、下地電極及びプラグの形
成状態により同一ウェハー面内でも塗布膜厚が異なる。
プラグが孤立して存在する場所の低誘電率有機膜の膜厚
は、プラグが密集して存在する場所の膜厚に比べて薄く
なる（以下、粗密効果という）。
機膜４０５を回転塗布で成膜する。このとき、低誘電率
有機膜は平坦に塗布されるが、下地電極及びプラグの形
成状態により同一ウェハー面内でも塗布膜厚が異なる。
プラグが孤立して存在する場所の低誘電率有機膜の膜厚
は、プラグが密集して存在する場所の膜厚に比べて薄く
なる（以下、粗密効果という）。
【００１６】次に、図４（ｃ）に示すように、低誘電率
有機膜４０５をエッチバックし、ＳｉＮ膜４０４にカバ
ーされたプラグ４０８の頭部を露出させる。
有機膜４０５をエッチバックし、ＳｉＮ膜４０４にカバ
ーされたプラグ４０８の頭部を露出させる。
【００１７】次に、図４（ｄ）に示すように、第二のＳ
ｉＮカバー膜４０６を形成し、図示しないフォトレジス
トマスクを用いてプラグ４０８の頭部上の第一及び第二
のＳｉＮ層４０４と４０６をエッチングし、プラグ４０
８を露出させる。その後、Ａｕメッキにより上層配線４
０９を形成する。
ｉＮカバー膜４０６を形成し、図示しないフォトレジス
トマスクを用いてプラグ４０８の頭部上の第一及び第二
のＳｉＮ層４０４と４０６をエッチングし、プラグ４０
８を露出させる。その後、Ａｕメッキにより上層配線４
０９を形成する。
【００１８】第三の従来例では、第一、第二の従来例に
比べて、プラグを先行して作ることでスルーホールの形
状を決定できる利点があるが、プラグが低誘電率有機膜
塗布前に存在することにより、低誘電率有機膜を塗布し
た際の粗密効果の影響を顕著に受けてしまう。このた
め、低誘電率有機膜をエッチバックした場合、場所によ
り層間膜の厚さが異なってしまい、平坦化が不十分とい
う問題が生じる。また、プラグの形成と上層配線の形成
を別途に行うため、工程が多くなる。
比べて、プラグを先行して作ることでスルーホールの形
状を決定できる利点があるが、プラグが低誘電率有機膜
塗布前に存在することにより、低誘電率有機膜を塗布し
た際の粗密効果の影響を顕著に受けてしまう。このた
め、低誘電率有機膜をエッチバックした場合、場所によ
り層間膜の厚さが異なってしまい、平坦化が不十分とい
う問題が生じる。また、プラグの形成と上層配線の形成
を別途に行うため、工程が多くなる。
【００１９】このように、従来、有機層間膜にスルーホ
ールを形成する場合、スルーホールを寸法制御性良く、
所望の形状で形成することが困難である。また、開口部
清浄化のための処理が制限されてしまうという問題があ
る。更に、粗密効果の影響により有機層間膜の平坦化が
困難であるという問題もある。
ールを形成する場合、スルーホールを寸法制御性良く、
所望の形状で形成することが困難である。また、開口部
清浄化のための処理が制限されてしまうという問題があ
る。更に、粗密効果の影響により有機層間膜の平坦化が
困難であるという問題もある。
【００２０】本発明は上記問題点にかんがみてなされた
ものであり、有機層間膜にスルーホールを寸法制御性良
く、所望の形状で得ることができると共に、開口部清浄
化処理が行え、しかも、粗密効果がなく、低誘電率有機
膜を平坦化できる半導体装置の製造方法の提供を目的と
する。
ものであり、有機層間膜にスルーホールを寸法制御性良
く、所望の形状で得ることができると共に、開口部清浄
化処理が行え、しかも、粗密効果がなく、低誘電率有機
膜を平坦化できる半導体装置の製造方法の提供を目的と
する。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の半導体装置の製造方法は、有機層間
膜を垂直方向に貫通するプラグを設けるべき基板の所定
の部分に前記プラグと同一形状の犠牲部を形成する工程
と、前記犠牲部の側壁に第１無機質材料で構成されるサ
イドウオールを形成する工程と、前記サイドウオールで
囲まれた犠牲部を除去する工程と、前記サイドウオール
で囲まれた前記犠牲部が消滅した空間部分も含めて有機
層間膜を形成する工程と、前記サイドウオールで囲まれ
た前記有機層間膜のみを除去してスルーホールを形成す
る工程とを有している。
め、請求項１記載の半導体装置の製造方法は、有機層間
膜を垂直方向に貫通するプラグを設けるべき基板の所定
の部分に前記プラグと同一形状の犠牲部を形成する工程
と、前記犠牲部の側壁に第１無機質材料で構成されるサ
イドウオールを形成する工程と、前記サイドウオールで
囲まれた犠牲部を除去する工程と、前記サイドウオール
で囲まれた前記犠牲部が消滅した空間部分も含めて有機
層間膜を形成する工程と、前記サイドウオールで囲まれ
た前記有機層間膜のみを除去してスルーホールを形成す
る工程とを有している。
【００２２】このような、半導体装置の製造方法によれ
ば、サイドウオールで囲まれ、プラグ形状の犠牲部が消
失した部分がスルーホールになるため、寸法制御性に優
れている。また、サイドウオールは無機質材料で構成さ
れているため、有機層間膜と高エッチング選択性を示す
ため、サイドウオールの形状が損なわれることがなく、
この点でも寸法制御性に優れる。更に、サイドウオール
の占める体積が小さいため、粗密効果が生じにくく、有
機層間膜を平坦化することができる。
ば、サイドウオールで囲まれ、プラグ形状の犠牲部が消
失した部分がスルーホールになるため、寸法制御性に優
れている。また、サイドウオールは無機質材料で構成さ
れているため、有機層間膜と高エッチング選択性を示す
ため、サイドウオールの形状が損なわれることがなく、
この点でも寸法制御性に優れる。更に、サイドウオール
の占める体積が小さいため、粗密効果が生じにくく、有
機層間膜を平坦化することができる。
【００２３】請求項２記載の半導体装置の製造方法は、
請求項１記載の半導体装置の製造方法において、更に、
前記スルーホールに導電性材料を埋め込んでプラグを形
成する工程を有している。
請求項１記載の半導体装置の製造方法において、更に、
前記スルーホールに導電性材料を埋め込んでプラグを形
成する工程を有している。
【００２４】このような発明によれば、寸法制御性良く
形成されたスルーホールに導電性材料を埋め込んでプラ
グを形成しているので、寸法制御性の良いプラグを得る
ことができる。
形成されたスルーホールに導電性材料を埋め込んでプラ
グを形成しているので、寸法制御性の良いプラグを得る
ことができる。
【００２５】請求項３記載の半導体装置の製造方法は、
請求項１又は２記載の半導体装置の製造方法において、
前記第１無機質材料を、ＳｉＮとしてある。
請求項１又は２記載の半導体装置の製造方法において、
前記第１無機質材料を、ＳｉＮとしてある。
【００２６】このような発明によれば、ＣＶＤ法で形成
するＳｉＮは、犠牲部側壁に対する付きまわり性に優れ
ると共に、有機材料と高エッチング選択比を有するた
め、寸法制御性が良好になる。
するＳｉＮは、犠牲部側壁に対する付きまわり性に優れ
ると共に、有機材料と高エッチング選択比を有するた
め、寸法制御性が良好になる。
【００２７】請求項４記載の半導体装置の製造方法は、
請求項１〜３いずれかに記載の半導体装置の製造方法に
おいて、前記有機層間膜を形成する工程が、前記サイド
ウオールの上端縁を前記有機層間膜面より表出させるよ
うにしてある。
請求項１〜３いずれかに記載の半導体装置の製造方法に
おいて、前記有機層間膜を形成する工程が、前記サイド
ウオールの上端縁を前記有機層間膜面より表出させるよ
うにしてある。
【００２８】このような発明によれば、サイドウオール
が後から成膜する無機被膜と協同して有機層間膜を被覆
することができるので、サイドウオールで囲まれた有機
層間膜だけを選択的に除去でき、しかも、開口部清浄化
処理が行える。
が後から成膜する無機被膜と協同して有機層間膜を被覆
することができるので、サイドウオールで囲まれた有機
層間膜だけを選択的に除去でき、しかも、開口部清浄化
処理が行える。
【００２９】請求項５記載の半導体装置の製造方法は、
請求項４記載の半導体装置の製造方法において、前記ス
ルーホールを形成する工程が、前記有機層間膜に第２無
機質材料で構成される無機被膜を形成する工程と、前記
サイドウオールで囲まれた領域の前記無機被膜に開口部
を形成する工程と、前記サイドウオールで囲まれた前記
有機層間膜を前記開口部を介して除去する工程とを有し
ている。
請求項４記載の半導体装置の製造方法において、前記ス
ルーホールを形成する工程が、前記有機層間膜に第２無
機質材料で構成される無機被膜を形成する工程と、前記
サイドウオールで囲まれた領域の前記無機被膜に開口部
を形成する工程と、前記サイドウオールで囲まれた前記
有機層間膜を前記開口部を介して除去する工程とを有し
ている。
【００３０】このような発明によれば、有機層間膜をサ
イドウオールと無機被膜で覆う構造を実現でき、そのた
め、サイドウオールで囲まれた有機層間膜だけを選択的
に除去できると共に、開口部清浄化処理を行うことがで
きる。
イドウオールと無機被膜で覆う構造を実現でき、そのた
め、サイドウオールで囲まれた有機層間膜だけを選択的
に除去できると共に、開口部清浄化処理を行うことがで
きる。
【００３１】請求項６記載の半導体装置の製造方法は、
請求項５記載の半導体装置の製造方法において、前記第
２無機質材料を、ＳｉＮとしてある。
請求項５記載の半導体装置の製造方法において、前記第
２無機質材料を、ＳｉＮとしてある。
【００３２】このような発明によれば、サイドウオール
をＳｉＮで構成し、無機被膜もＳｉＮで構成すれば、有
機層間膜との密着性に優れると共に、有機層間膜と高エ
ッチング選択比となる。
をＳｉＮで構成し、無機被膜もＳｉＮで構成すれば、有
機層間膜との密着性に優れると共に、有機層間膜と高エ
ッチング選択比となる。
【００３３】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の実施の形態について図面を参照しつつ説明する。
方法の実施の形態について図面を参照しつつ説明する。
【００３４】本発明の半導体装置の製造方法は、上述し
たように、有機層間膜を垂直方向に貫通するプラグを設
けるべき基板の所定の部分にプラグと同一形状の犠牲部
を形成する工程と、犠牲部の側壁に第１無機質材料で構
成されるサイドウオールを形成する工程と、サイドウオ
ールで囲まれた犠牲部を除去する工程と、サイドウオー
ルで囲まれた犠牲部が消滅した空間部分も含めて有機層
間膜を形成する工程と、サイドウオールで囲まれた有機
層間膜のみを除去してスルーホールを形成する工程とを
有する。
たように、有機層間膜を垂直方向に貫通するプラグを設
けるべき基板の所定の部分にプラグと同一形状の犠牲部
を形成する工程と、犠牲部の側壁に第１無機質材料で構
成されるサイドウオールを形成する工程と、サイドウオ
ールで囲まれた犠牲部を除去する工程と、サイドウオー
ルで囲まれた犠牲部が消滅した空間部分も含めて有機層
間膜を形成する工程と、サイドウオールで囲まれた有機
層間膜のみを除去してスルーホールを形成する工程とを
有する。
【００３５】図１（ａ）〜（ｇ）は、かかる半導体装置
の製造工程のフローにおける主要工程の半導体装置を模
式的に示す断面図である。以下、この図面を参照しなが
ら本発明の実施形態を説明する。
の製造工程のフローにおける主要工程の半導体装置を模
式的に示す断面図である。以下、この図面を参照しなが
ら本発明の実施形態を説明する。
【００３６】まず、図１（ａ）に示すように、基板１０
１上に下部配線１０２を形成する。下部電極は任意のも
のであるが、例えばＴｉ，５０ｎｍ／Ａｕ，４００ｎｍ
をスパッタリングし、図示しないフォトレジストで配線
となる部分をマスクし、イオンミリングで不要な部分を
エッチングする方法などで形成する。なお、本発明で
は、配線のみならず、基板の拡散層にプラグを形成する
場合にも適用できる。
１上に下部配線１０２を形成する。下部電極は任意のも
のであるが、例えばＴｉ，５０ｎｍ／Ａｕ，４００ｎｍ
をスパッタリングし、図示しないフォトレジストで配線
となる部分をマスクし、イオンミリングで不要な部分を
エッチングする方法などで形成する。なお、本発明で
は、配線のみならず、基板の拡散層にプラグを形成する
場合にも適用できる。
【００３７】次に、犠牲部の形成工程を行う。図１
（ｂ）に示すように、犠牲部としてフォトレジスト１０
３を形成する。このフォトレジスト１０３はＳｉＯ２を
ドライエッチング加工して形成したものでも良い。あと
に形成するサイドウオールとエッチング選択比がとれる
材料であればいずれも使用可能である。このとき形成さ
れるフォトレジスト１０３のパターン領域は、最終的に
有機層間膜のスルーホールパターンとなり、下層配線と
上層配線を導通するためのメタル（以下、プラグと呼
ぶ）が埋まる。つまり、フォトレジスト１０３は所望の
スルーホールと同一の寸法、形状で作製する。この場
合、同一とは全く同一を意味せず、製造誤差程度は含む
意味である。なお、プラグが下層配線１０１の上の全て
の領域に必要な場合は、フォトレジスト１０３は、図１
（ａ）で述べた、図示しないフォトレジスト（下層配線
をイオンミリングするためのもの）をそのまま用いても
良い。
（ｂ）に示すように、犠牲部としてフォトレジスト１０
３を形成する。このフォトレジスト１０３はＳｉＯ２を
ドライエッチング加工して形成したものでも良い。あと
に形成するサイドウオールとエッチング選択比がとれる
材料であればいずれも使用可能である。このとき形成さ
れるフォトレジスト１０３のパターン領域は、最終的に
有機層間膜のスルーホールパターンとなり、下層配線と
上層配線を導通するためのメタル（以下、プラグと呼
ぶ）が埋まる。つまり、フォトレジスト１０３は所望の
スルーホールと同一の寸法、形状で作製する。この場
合、同一とは全く同一を意味せず、製造誤差程度は含む
意味である。なお、プラグが下層配線１０１の上の全て
の領域に必要な場合は、フォトレジスト１０３は、図１
（ａ）で述べた、図示しないフォトレジスト（下層配線
をイオンミリングするためのもの）をそのまま用いても
良い。
【００３８】その後、サイドウオールの形成工程を行
う。ＳｉＮ層１０４ａをＣＶＤ法等で形成する。ＳｉＮ
層１０４ａの膜厚は、有機層間膜塗布前に独立して立つ
壁（図１（ｃ）の１０４ｂ参照）の厚さと等しくなるの
で、この壁がはがれたりしない程度のアスペクト比にな
るような厚さであり、かつ、最終的にはスルーホール側
壁をカバーするので配線間容量上昇に影響しない程度の
薄さとする。
う。ＳｉＮ層１０４ａをＣＶＤ法等で形成する。ＳｉＮ
層１０４ａの膜厚は、有機層間膜塗布前に独立して立つ
壁（図１（ｃ）の１０４ｂ参照）の厚さと等しくなるの
で、この壁がはがれたりしない程度のアスペクト比にな
るような厚さであり、かつ、最終的にはスルーホール側
壁をカバーするので配線間容量上昇に影響しない程度の
薄さとする。
【００３９】次に図１（ｃ）に示すように、ＣＦ４／Ｈ
２ガスを用いたＲＩＥによるドライエッチングにより、
フォトレジスト１０３の側壁部分以外のＳｉＮ層を除去
し、ＳｉＮのサイドウオール１０４ｂを形成する。この
サイドウオール１０４ｂは、フォトレジスト１０３の周
壁を覆っている。
２ガスを用いたＲＩＥによるドライエッチングにより、
フォトレジスト１０３の側壁部分以外のＳｉＮ層を除去
し、ＳｉＮのサイドウオール１０４ｂを形成する。この
サイドウオール１０４ｂは、フォトレジスト１０３の周
壁を覆っている。
【００４０】次に犠牲部の除去工程を行う。図１（ｄ）
に示すように、フォトレジスト１０３をＯ２アッシング
等で除去する。図中１０３がＳｉＯ２であった場合、バ
ッファード弗酸等のウェットエッチングにより選択的に
除去する。これにより、フォトレジスト１０３の形状
（プラグ形状）の空洞を有するサイドウオール１０４ｂ
が下部配線１０２上に立設した状態となる。
に示すように、フォトレジスト１０３をＯ２アッシング
等で除去する。図中１０３がＳｉＯ２であった場合、バ
ッファード弗酸等のウェットエッチングにより選択的に
除去する。これにより、フォトレジスト１０３の形状
（プラグ形状）の空洞を有するサイドウオール１０４ｂ
が下部配線１０２上に立設した状態となる。
【００４１】その後、有機層間膜の形成工程を行う。有
機層間膜として低誘電率有機膜をスピン塗布、形成す
る。このとき低誘電率有機膜の塗布厚はＳｉＮのサイド
ウオール１０４ｂの高さよりも薄くし、サイドウオール
１０４ｂの上端縁が表出するようにする。有機層間膜は
平坦に成膜され、ＳｉＮのサイドウオール１０４ｂによ
ってサイドウオール１０４ｂ外部の有機層間膜１０５ａ
とサイドウオール１０４ｂ内部の有機層間膜１０５ｂの
領域に分離される。
機層間膜として低誘電率有機膜をスピン塗布、形成す
る。このとき低誘電率有機膜の塗布厚はＳｉＮのサイド
ウオール１０４ｂの高さよりも薄くし、サイドウオール
１０４ｂの上端縁が表出するようにする。有機層間膜は
平坦に成膜され、ＳｉＮのサイドウオール１０４ｂによ
ってサイドウオール１０４ｂ外部の有機層間膜１０５ａ
とサイドウオール１０４ｂ内部の有機層間膜１０５ｂの
領域に分離される。
【００４２】次に、スルーホールの形成工程を行う。図
１（ｅ）に示すように、無機質膜として、第二のＳｉＮ
層１０６を成膜する。このＳｉＮ層は、サイドウオール
１０４ｂの上端縁が露出しているため、サイドウオール
１０４ｂと一体化して有機層間膜１０５ａと１０５ｂが
ＳｉＮ層で全て被覆される。次いで、フォトレジストマ
スク１０７を形成する。フォトレジストマスク１０７は
低誘電率有機膜１０５ｂの領域の上のＳｉＮのサイドウ
オール１０４ｂで囲まれた領域に開口するようにパター
ニングする。
１（ｅ）に示すように、無機質膜として、第二のＳｉＮ
層１０６を成膜する。このＳｉＮ層は、サイドウオール
１０４ｂの上端縁が露出しているため、サイドウオール
１０４ｂと一体化して有機層間膜１０５ａと１０５ｂが
ＳｉＮ層で全て被覆される。次いで、フォトレジストマ
スク１０７を形成する。フォトレジストマスク１０７は
低誘電率有機膜１０５ｂの領域の上のＳｉＮのサイドウ
オール１０４ｂで囲まれた領域に開口するようにパター
ニングする。
【００４３】次に、サイドウオール１０４ｂで囲まれた
有機層間膜１０５ｂを選択的に除去する工程を行う。図
１（ｆ）に示すように、ドライエッチングによりＳｉＮ
層１０６のサイドウオール１０４ｂで囲まれた領域に開
口部を形成した後、その開口部を介して低誘電率有機膜
１０５ｂをエッチング除去する。
有機層間膜１０５ｂを選択的に除去する工程を行う。図
１（ｆ）に示すように、ドライエッチングによりＳｉＮ
層１０６のサイドウオール１０４ｂで囲まれた領域に開
口部を形成した後、その開口部を介して低誘電率有機膜
１０５ｂをエッチング除去する。
【００４４】例えば、この低誘電率有機膜１０５ａ，ｂ
がＢＣＢ（ジビニルシロキサンビスベンゾシクロブテン
ポリマー）の場合、Ｃｌ２とＯ２の混合ガスを用いたド
ライエッチングでエッチング可能である。この場合、Ｓ
ｉＮ層はＢＣＢと高選択性を示しエッチングされないの
で、低誘電率有機膜１０５ｂの領域だけが除去される。
このとき、フォトレジストマスク１０７もエッチングさ
れ、目減りし、開口寸法は広がるが、ＳｉＮ膜１０６は
エッチングされないので、無機被膜に形成した開口部の
開口寸法は一定である。
がＢＣＢ（ジビニルシロキサンビスベンゾシクロブテン
ポリマー）の場合、Ｃｌ２とＯ２の混合ガスを用いたド
ライエッチングでエッチング可能である。この場合、Ｓ
ｉＮ層はＢＣＢと高選択性を示しエッチングされないの
で、低誘電率有機膜１０５ｂの領域だけが除去される。
このとき、フォトレジストマスク１０７もエッチングさ
れ、目減りし、開口寸法は広がるが、ＳｉＮ膜１０６は
エッチングされないので、無機被膜に形成した開口部の
開口寸法は一定である。
【００４５】これにより、スルーホール１１０が形成さ
れる。このスルーホール１１０はサイドウオール１０４
ｂで囲まれ、犠牲部１０３が消失した空間で構成されて
いる。
れる。このスルーホール１１０はサイドウオール１０４
ｂで囲まれ、犠牲部１０３が消失した空間で構成されて
いる。
【００４６】次に、プラグの形成工程を行う。図１
（ｇ）に示すように、フォトレジストマスク１０７が残
っていれば除去し、エッチング後処理としてＯ２アッシ
ング処理、有機洗浄処理等を行い、低誘電率有機膜開口
部を清浄化する。その後、図示しないＡｕメッキ導通パ
ス用の金属をスパッタし、図示しないフォトレジストマ
スクでＡｕメッキの領域を規定し、Ａｕメッキによりプ
ラグ１０８及び上層配線１０９を形成する。フォトレジ
ストマスクを除去した後、イオンミリング等によって、
露出しているＡｕメッキ導通パスの金属をエッチング
し、上層配線間を絶縁する。
（ｇ）に示すように、フォトレジストマスク１０７が残
っていれば除去し、エッチング後処理としてＯ２アッシ
ング処理、有機洗浄処理等を行い、低誘電率有機膜開口
部を清浄化する。その後、図示しないＡｕメッキ導通パ
ス用の金属をスパッタし、図示しないフォトレジストマ
スクでＡｕメッキの領域を規定し、Ａｕメッキによりプ
ラグ１０８及び上層配線１０９を形成する。フォトレジ
ストマスクを除去した後、イオンミリング等によって、
露出しているＡｕメッキ導通パスの金属をエッチング
し、上層配線間を絶縁する。
【００４７】以上の実施の形態によって作製された低誘
電率有機膜のスルーホール１１０は、開口寸法はＳｉＮ
層１０６の開口寸法と等しくなり、また、開口形状はＳ
ｉＮのサイドウオール１０４ｂによって決定されてい
る。よって、低誘電率有機膜のオーバーエッチングの時
間に依らずエッチング形状は一定となる利点を持つ。さ
らに、有機層間膜１０５ａの開口部の側壁と有機層間膜
１０５ａの表面はサイドウオール１０４ｂと無機被膜１
０６のＳｉＮによって完全に覆われているため、エッチ
ング後処理としてＯ２アッシング処理、有機洗浄処理等
任意の処理を行うことが可能である。また、通常、金属
と低誘電率有機膜の密着性は悪く、はがれ発生等の原因
となり得るが、本発明で形成されたプラグまたは上層電
極はＳｉＮを介して有機層間膜１０５ａと接しているた
め、はがれが発生し難い。
電率有機膜のスルーホール１１０は、開口寸法はＳｉＮ
層１０６の開口寸法と等しくなり、また、開口形状はＳ
ｉＮのサイドウオール１０４ｂによって決定されてい
る。よって、低誘電率有機膜のオーバーエッチングの時
間に依らずエッチング形状は一定となる利点を持つ。さ
らに、有機層間膜１０５ａの開口部の側壁と有機層間膜
１０５ａの表面はサイドウオール１０４ｂと無機被膜１
０６のＳｉＮによって完全に覆われているため、エッチ
ング後処理としてＯ２アッシング処理、有機洗浄処理等
任意の処理を行うことが可能である。また、通常、金属
と低誘電率有機膜の密着性は悪く、はがれ発生等の原因
となり得るが、本発明で形成されたプラグまたは上層電
極はＳｉＮを介して有機層間膜１０５ａと接しているた
め、はがれが発生し難い。
【００４８】さらに、本発明では、第３の従来例で問題
となっている下地パターンによる粗密効果の影響を受け
難い。これは有機層間膜塗布前に、体積的には小さいＳ
ｉＮのサイドウオールしか存在しないためである。よっ
て、配線パターンのレイアウトに拘わらず、均一な厚さ
で有機層間膜を塗布可能である。
となっている下地パターンによる粗密効果の影響を受け
難い。これは有機層間膜塗布前に、体積的には小さいＳ
ｉＮのサイドウオールしか存在しないためである。よっ
て、配線パターンのレイアウトに拘わらず、均一な厚さ
で有機層間膜を塗布可能である。
【００４９】上記説明では、サイドウオールの材料とし
てＳｉＮを用いたが、犠牲部の側壁への付きまわり性が
良好であり、かつ、犠牲部や有機層間膜と高エッチング
選択性を示すものであれば，ＳｉＮ以外の材料も使用可
能である。また、第２のＳｉＮも有機層間膜との接着性
や高エッチング選択性を示すものであればその他の無機
材料が使用可能である。
てＳｉＮを用いたが、犠牲部の側壁への付きまわり性が
良好であり、かつ、犠牲部や有機層間膜と高エッチング
選択性を示すものであれば，ＳｉＮ以外の材料も使用可
能である。また、第２のＳｉＮも有機層間膜との接着性
や高エッチング選択性を示すものであればその他の無機
材料が使用可能である。
【００５０】本発明のスルーホールの形成方法あるいは
プラグの形成方法は、有機層間膜にスルーホールやプラ
グを形成するあらゆる集積回路に適用でき、集積回路の
種類は問わない。また、犠牲部、サイドウオール、無機
被膜、有機層間膜などの材質などは適宜変更でき、上述
した実施の形態に制限されるものではない。
プラグの形成方法は、有機層間膜にスルーホールやプラ
グを形成するあらゆる集積回路に適用でき、集積回路の
種類は問わない。また、犠牲部、サイドウオール、無機
被膜、有機層間膜などの材質などは適宜変更でき、上述
した実施の形態に制限されるものではない。
【００５１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、有機層間膜に寸法制御性良く、所望の形状でスルー
ホールを形成することができると共に、有機層間膜を平
坦に形成することができる。
ば、有機層間膜に寸法制御性良く、所望の形状でスルー
ホールを形成することができると共に、有機層間膜を平
坦に形成することができる。
【図１】（ａ）〜（ｇ）は、本発明の半導体装置の製造
方法の一実施形態を示すフローチャートである。
方法の一実施形態を示すフローチャートである。
【図２】（ａ）〜（ｄ）は有機層間膜にスルーホールを
形成する第１の従来例を示すフローチャートである。
形成する第１の従来例を示すフローチャートである。
【図３】（ａ）〜（ｄ）は有機層間膜にスルーホールを
形成する第２の従来例を示すフローチャートである。
形成する第２の従来例を示すフローチャートである。
【図４】（ａ）〜（ｄ）は有機層間膜にスルーホールを
形成する第３の従来例を示すフローチャートである。
形成する第３の従来例を示すフローチャートである。
１０１ 基板
１０２ 下層配線
１０３ 犠牲部
１０４ａ ＳｉＮ膜
１０４ｂ サイドウオール
１０５ａ、１０５ｂ 低誘電率有機膜
１０６ 第２ＳｉＮ膜
１０８ プラグ
１０９ 上層配線
１１０ スルーホール
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3205
H01L 21/321
H01L 21/3213
H01L 21/768
Claims (6)
- 【請求項１】 有機層間膜を垂直方向に貫通するプラグ
を設けるべき基板の所定の部分に前記プラグと同一形状
の犠牲部を形成する工程と、 前記犠牲部の側壁に第１無機質材料で構成されるサイド
ウオールを形成する工程と、 前記サイドウオールで囲まれた犠牲部を除去する工程
と、 前記サイドウオールで囲まれた前記犠牲部が消滅した空
間部分も含めて有機層間膜を形成する工程と、 前記サイドウオールで囲まれた前記有機層間膜のみを除
去してスルーホールを形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 更に、前記スルーホールに導電性材料を埋め込んでプラ
グを形成する工程を有することを特徴とする半導体装置
の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 前記第１無機質材料が、ＳｉＮであることを特徴とする
半導体装置の製造方法。 - 【請求項４】 請求項１〜３いずれかに記載の半導体装
置の製造方法において、 前記有機層間膜を形成する工程が、前記サイドウオール
の上端縁が前記有機層間膜面より表出するように行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記スルーホールを形成する工程が、 前記有機層間膜に第２無機質材料で構成される無機被膜
を形成する工程と、 前記サイドウオールで囲まれた領域の前記無機被膜に開
口部を形成する工程と、 前記サイドウオールで囲まれた前記有機層間膜を前記開
口部を介して除去する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第２無機質材料が、ＳｉＮであることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33236899A JP3367490B2 (ja) | 1999-11-24 | 1999-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33236899A JP3367490B2 (ja) | 1999-11-24 | 1999-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001148423A JP2001148423A (ja) | 2001-05-29 |
| JP3367490B2 true JP3367490B2 (ja) | 2003-01-14 |
Family
ID=18254190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33236899A Expired - Fee Related JP3367490B2 (ja) | 1999-11-24 | 1999-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3367490B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100963095B1 (ko) | 2003-04-25 | 2010-06-14 | 주식회사 포스코 | 공기압을 이용한 막힘 광석 제거용 스크린 매트 |
| JP2010021444A (ja) * | 2008-07-11 | 2010-01-28 | Fujitsu Ltd | 電子デバイス及びその製造方法 |
| JP5700501B2 (ja) * | 2010-07-23 | 2015-04-15 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| KR102424807B1 (ko) | 2016-08-11 | 2022-07-22 | 도쿄엘렉트론가부시키가이샤 | 기판의 에칭 기반 평탄화를 위한 방법 |
-
1999
- 1999-11-24 JP JP33236899A patent/JP3367490B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001148423A (ja) | 2001-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5470793A (en) | Method of via formation for the multilevel interconnect integrated circuits | |
| US4545852A (en) | Planarization of dielectric films on integrated circuits | |
| US6498092B2 (en) | Method of making a semiconductor device having dual damascene line structure using a patterned etching stopper | |
| JPH079934B2 (ja) | 半導体デバイスの製造方法 | |
| JPH09246242A (ja) | 半導体装置及びその製造方法 | |
| JP3700460B2 (ja) | 半導体装置およびその製造方法 | |
| US6313026B1 (en) | Microelectronic contacts and methods for producing same | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| US5423939A (en) | Method for forming contact plugs in integrated circuits | |
| JP3312604B2 (ja) | 半導体装置の製造方法 | |
| JP3102382B2 (ja) | 半導体装置およびその製造方法 | |
| JP3367490B2 (ja) | 半導体装置の製造方法 | |
| US20080157371A1 (en) | Metal Line of Semiconductor Device and Method of Manufacturing the Same | |
| US5354713A (en) | Contact manufacturing method of a multi-layered metal line structure | |
| JP3525788B2 (ja) | 半導体装置の製造方法 | |
| US5869393A (en) | Method for fabricating multi-level interconnection | |
| JP4570720B2 (ja) | 半導体素子の製造方法 | |
| JPS6360539B2 (ja) | ||
| US5233135A (en) | Interconnect for integrated circuits | |
| JPH0570301B2 (ja) | ||
| JP3080073B2 (ja) | 半導体装置の製造方法 | |
| JP3317279B2 (ja) | 半導体装置の製造方法 | |
| KR20080061168A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US5200880A (en) | Method for forming interconnect for integrated circuits | |
| JP2695861B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |