JP5700501B2

JP5700501B2 - 半導体装置

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Publication number: JP5700501B2
Application number: JP2010166282A
Authority: JP
Inventors: 均生松
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2010-07-23
Filing date: 2010-07-23
Publication date: 2015-04-15
Anticipated expiration: 2030-07-23
Also published as: JP2012028579A

Description

本発明は、半導体装置に関し、特に、ゲート電極とドレイン電極との間の窒化シリコン膜上にフィールドプレートが設けられた半導体装置に関する。

高電圧動作する半導体装置では、ゲート電極とドレイン電極との間の絶縁膜上にフィールドプレートを設ける技術が知られている（例えば特許文献１）。フィールドプレートの電位を所定電位（例えばグランド電位）とすることにより、ゲート電極とドレイン電極との間のフィールドプレート下付近の電界強度を緩和させることができる。したがって、電界強度が大きな領域上にフィールドプレートを設けることにより、ゲート電極とドレイン電極との間の電界強度を均一化させることができ、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。また、電界強度を均一化させることで、電流コラプスの抑制もできる。さらに、フィールドプレートをゲート電極の一部を覆うように配置し、ソース電極と同電位とすることで、ゲート・ソース間のフィードバック容量の低減効果が図れる。

特表２００７−５３７５９３号公報

特許文献１の図４のように、ゲート電極を覆うように設けられた絶縁膜には、ゲート電極の形状に起因した段差が形成され、フィールドプレートは、絶縁膜の段差に沿って設けられている。このような構造の半導体装置の場合、高温・高電圧で動作させた場合に故障が発生する場合がある。

本発明は、上記課題に鑑みなされたものであり、高温・高電圧で動作させた場合でも故障の発生を抑制することが可能な半導体装置を提供することを目的とする。

本発明は、基板上に形成された半導体層と、前記半導体層上に形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記半導体層上に形成されたゲート電極と、前記ゲート電極を覆うように前記半導体層上に設けられた窒化シリコン膜と、一端部と他端部を備え、前記一端部と前記他端部とが前記窒化シリコン膜と接してなるフィールドプレートと、を有し、前記フィールドプレートの前記一端部は前記ゲート電極の上方に位置し、前記フィールドプレートの前記他端部は前記ゲート電極と前記ドレイン電極との間に位置し、前記ゲート電極の前記ドレイン電極側の側壁に対応した前記窒化シリコン膜の表面に位置する角と前記フィールドプレートとの間には、空洞部あるいは、フォトレジスト、ポリイミド、又はペンゾシクロブテンからなる絶縁物が介在してなることを特徴とする半導体装置である。本発明によれば、高温・高電圧で動作させた場合であっても、故障の発生を抑制できる。また、ドレイン電極からの電界に対してゲート電極をシールドする効果が得られる。

上記構成において、前記窒化シリコン膜は、前記ゲート電極の上面と側壁とがなす角の形状に起因した段差部を有し、前記フィールドプレートと前記段差部との間に、前記空洞部あるいは前記絶縁物が設けられている構成とすることができる。

上記構成において、前記空洞部あるいは前記絶縁物は、前記ゲート電極の側壁に起因して形成された前記窒化シリコン膜の側壁全面を覆うように設けられている構成とすることができる。

上記構成において、前記窒化シリコン膜の厚さは、２００ｎｍから６００ｎｍである構成とすることができる。

上記構成において、前記半導体層は、窒素を含むＩＩＩ−Ｖ族化合物半導体層または砒素を含むＩＩＩ−Ｖ族化合物半導体層である構成とすることができる。

上記構成において、前記フィールドプレートは、前記ゲート電極の長手方向に対して８０％以上の領域を占める構成とすることができる。この構成によれば、ドレイン電極からの電界に対してゲート電極をシールドする効果がより大きくなる。

本発明によれば、高温・高電圧で動作させた場合であっても、故障の発生を抑制できる。また、ドレイン電極からの電界に対してゲート電極をシールドする効果が得られる。

図１は、比較例１に係る半導体装置の断面模式図の例である。図２は、実施例１に係る半導体装置の断面模式図の例である。図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面模式図（その１）の例である。図４（ａ）から図４（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面模式図（その２）の例である。図５（ａ）は、図４（ｃ）に対応する上面模式図の例であり、図５（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面模式図（その３）の例である。図６は、実施例１の変形例１に係る半導体装置の断面模式図の例である。図７は、実施例２に係る半導体装置の断面模式図の例である。図８は、実施例２の変形例１に係る半導体装置の断面模式図の例である。

まず初めに、比較例１に係る半導体装置を用いて、本発明が解決しようとする課題について詳しく説明する。図１は、比較例１に係る半導体装置の断面模式図の例である。図１のように、例えばＳｉＣ基板上に順次積層されたシード層、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層、ＧａＮキャップ層からなる半導体層５０上にソース電極５２、ドレイン電極５４、およびゲート電極５６が形成されている。ゲート電極５６は、ソース電極５２とドレイン電極５４との間に設けられている。ゲート電極５６を覆うように、半導体層５０上に窒化シリコン膜５８が形成されている。窒化シリコン膜５８には、ゲート電極５６の形状を反映した段差部６０が形成されている。ゲート電極５６とドレイン電極５４との間の窒化シリコン膜５８の表面には、段差部６０に沿ってフィールドプレート６２が形成されている。フィールドプレート６２は、ソース電極５２に電気的に接続されている。

ここで、比較例１に係る半導体装置において、故障が生じた半導体装置の解析を行った。その結果、ゲート電極５６とフィールドプレート６２との間、特に、段差部６０の角６４における窒化シリコン膜５８に破壊が生じていることが分かった。ゲート電極５６とフィールドプレート６２とは、その間に設けられた窒化シリコン膜５８を誘電体としたキャパシタと考えることができ、段差部６０における窒化シリコン膜５８は、膜厚が薄く、膜質も悪いため、実動作での温度、電圧に対して、ゲート電極５６とフィールドプレート６２との間には、十分な寿命がなかったことが考えられる。特に、高周波かつ高出力のパワー素子として用いられる、窒化物半導体を用いた半導体装置では、ドレイン電極５４には例えば５０Ｖの高電圧が印加される。また、ゲート電極５６に印加される電圧も高い。このため、ソース電極５２に電気的に接続したフィールドプレート６２とゲート電極５６との間の電位差により、フィールドプレート６２とゲート電極５６との間に設けられた窒化シリコン膜５８の膜質の悪い段差部６０で破壊が生じ易くなると考えられる。

そこで、下部電極（上記のゲート電極に相当）を覆うように窒化シリコン膜を形成し、下部電極の形状に起因して窒化シリコン膜に形成された段差部に沿って、窒化シリコン膜上に上部電極（上記のフィールドプレートに相当）を形成した構造のキャパシタを作製し、ＴＤＤＢ（Time Dependent Dielectric Breakdown）試験を実施した。その結果、平坦な構造をした場合のキャパシタからは、かけ離れた初期故障が発生することが判明した。例えば信頼度要求の指標である０．１％故障寿命を推測すると、動作温度２００℃において２０Ｖの電圧で０．８年、１０Ｖ電圧でも５年程度であった。これは、図１に示した構造の半導体装置において、更なる高温・高電圧動作を実現する上での課題と言える。そこで、このような課題を解決すべく、高温・高電圧で動作させた場合でも故障の発生を抑制することが可能な半導体装置の実施例について以下に説明する。

図２は、実施例１に係る半導体装置の断面模式図の例である。実施例１では、窒化物半導体のＨＥＭＴの場合を例に説明する。図２のように、実施例１に係る半導体装置は、例えばＳｉＣ（炭化シリコン）基板１０上に、ＡｌＮ（窒化アルミニウム）からなるシード層１２、ＧａＮ電子走行層１４、ｎ型のＡｌＧａＮ電子供給層１６、ｎ型のＧａＮキャップ層１８が順次積層されている。シード層１２の厚さは例えば３００ｎｍであり、ＧａＮ電子走行層１４の厚さは例えば１０００ｎｍであり、ＡｌＧａＮ電子供給層１６の厚さは例えば２０ｎｍであり、ＧａＮキャップ層１８の厚さは例えば５ｎｍである。ＧａＮ電子走行層１４とＡｌＧａＮ電子供給層１６との界面には２ＤＥＧ（２次元電子ガス）が生じてチャネル層１７が形成される。なお、基板１０は、ＳｉＣ基板の他、サファイア基板やＳｉ（シリコン）基板を用いることもできる。

ＧａＮキャップ層１８の表面には、ソース電極２０とドレイン電極２２とが設けられている。ソース電極２０およびドレイン電極２２は、例えばＧａＮキャップ層１８側からＴｉ（チタン）、Ａｌ（アルミニウム）が順次積層された２層構造をしている。ソース電極２０とドレイン電極２２との間のＧａＮキャップ層１８の表面には、ゲート電極２４が設けられている。ゲート電極２４は、例えばＧａＮキャップ層１８側からＮｉ（ニッケル）、Ａｕ（金）が順次積層された２層構造をしている。

ゲート電極２４を覆うように、ＧａＮキャップ層１８上に窒化シリコン膜２６が設けられている。窒化シリコン膜２６の厚さは例えば３００ｎｍである。ソース電極２０とドレイン電極２２とは、窒化シリコン膜２６から露出している。窒化シリコン膜２６には、ゲート電極２４の形状に起因した段差部２８が形成されている。言い換えると、窒化シリコン膜２６には、ゲート電極２４の上面と側壁とがなす角の形状に起因した段差部２８が形成されている。ゲート電極２４とドレイン電極２２との間の窒化シリコン膜２６の表面に、ゲート電極２４の端部３０の上方からドレイン電極２２の方向に延在してフィールドプレート３２が設けられている。つまり、ゲート電極２４とフィールドプレート３２とは、一部の領域で重なっている。フィールドプレート３２は、窒化シリコン膜２６側からＴｉ、Ａｕが順次積層された２層構造をしている。フィールドプレート３２は、配線を介してソース電極２０に電気的に接続している。フィールドプレート３２と窒化シリコン膜２６に形成された段差部２８の角３４との間には、空洞部３６が形成されている。言い換えると、ゲート電極２４とＧａＮキャップ層１８とがなす角に起因した窒化シリコン膜２６の角３４とフィールドプレート３２の間には、空洞部３６が形成されている。即ち、フィールドプレート３２は、空洞部３６を介在して角３４から離れるように設けられている。空洞部３６は、角３４から例えば１μｍ範囲の領域に設けられている。つまり、角３４と空洞部３６の端部との距離Ｘ１は例えば１μｍである。また、フィールドプレート３２は、角３４から例えば２μｍ離れた部分にまで延在している。つまり、角３４とフィールドプレート３２の端部との距離Ｘ２は例えば２μｍである。

次に、実施例１に係る半導体装置の製造方法について説明する。図３（ａ）から図４（ｃ）および図５（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面模式図の例である。図５（ａ）は、図４（ｃ）に対応する上面模式図の例である。図３（ａ）のように、ＳｉＣ（炭化シリコン）基板１０上に、例えばＭＯＣＶＤ法（有機金属気相成長法）を用いて、シード層１２、ＧａＮ電子走行層１４、ＡｌＧａＮ電子供給層１６、ＧａＮキャップ層１８をエピタキシャル成長により順次積層する。ＧａＮキャップ層１８の表面に、例えば蒸着法およびリフトオフ法を用いて、ソース電極２０およびドレイン電極２２を形成する。その後、例えば５００℃から８００℃の温度でアニールを行い、ＡｌＧａＮ電子供給層１６にオーミック接触するオーミック電極としてのソース電極２０およびドレイン電極２２を形成する。次いで、例えば蒸着法およびリフトオフ法を用い、ソース電極２０とドレイン電極２２との間のＧａＮキャップ層１８の表面に、ゲート電極２４を形成する。次いで、例えばプラズマＣＶＤ法（プラズマ化学気相成長法）を用いて、ゲート電極２４を覆うように窒化シリコン膜２６を形成する。窒化シリコン膜２６には、ゲート電極２４の形状に起因した段差部２８が形成される。

図３（ｂ）のように、窒化シリコン膜２６等の上面を覆うように、例えばフォトレジスト３８を塗布する。図３（ｃ）のように、例えば露光および現像を行い、フォトレジスト３８を、ドレイン電極２２側の段差部２８にのみ残存させる。

図４（ａ）のように、フォトレジスト３８にエッチバックを実施して、フォトレジスト３８を、段差部２８の角３４にのみ残存させる。図４（ｂ）のように、フォトレジスト３８に熱処理を実施して、フォトレジスト３８を硬化させる。熱処理を実施することで、フォトレジスト３８は丸みを帯びた形状になる。

図４（ｃ）のように、例えば蒸着法およびリフトオフ法を用いて、窒化シリコン膜２６の段差部２８に、フォトレジスト３８を覆うようにして、ゲート電極２４の端部３０の上方からドレイン電極２２の方向に延在するフィールドプレート３２を形成する。図５（ａ）のように、フィールドプレート３２は、ゲート電極２４の長手方向にも延在していて、ゲート電極２４の長手方向に所定の間隔で細隙４０が設けられている。例えば、細隙４０の幅Ｘ３は２μｍで、隣接する細隙４０の間隔Ｘ４は１０μｍである。

図５（ｂ）のように、例えば酸素プラズマ処理を実施して、細隙４０を介してフォトレジスト３８を除去する。これにより、フィールドプレート３２と角３４との間に空洞部３６が形成された、実施例１に係る半導体装置が完成する。

以上説明してきたように、実施例１によれば、図２に示すように、ＧａＮキャップ層１８の表面にソース電極２０、ドレイン電極２２、およびソース電極２０とドレイン電極２２との間にゲート電極２４が形成され、ゲート電極２４は窒化シリコン膜２６により覆われている。ゲート電極２４とドレイン電極２２との間の窒化シリコン膜２６表面にはフィールドプレート３２が形成され、フィールドプレート３２と、ゲート電極２４とＧａＮキャップ層１８とがなす角に起因した窒化シリコン膜２６の角３４と、の間には、空洞部３６が設けられている。つまり、フィールドプレート３２と窒化シリコン膜２６のゲート電極２４の形状に起因した段差部２８の角３４との間には、空洞部３６が設けられている。このように、窒化シリコン膜２６の膜質の悪い角３４とフィールドプレート３２との間に空洞部３６を介在させることで、高耐圧化を実現でき、高温・高電圧で動作させた場合であっても、角３４での窒化シリコン膜２６に破壊が生じることを抑制できる。よって、故障の発生を抑制できる。図２に示す実施例１の構造とすることで、図１に示した比較例１の構造の場合に比べて、１０倍程度の寿命の改善効果が得られる。

また、図２に示すように、フィールドプレート３２は、ゲート電極２４の端部３０の上方からドレイン電極２２の方向に延在して設けられている。即ち、フィールドプレート３２とゲート電極２４とは、一部領域で重なるように設けられている。これにより、ドレイン電極２２からの電界に対してゲート電極２４をシールドする効果が得られる。例えば、特許文献１の図２のように、フィールドプレートをドレイン電極側にシフトさせて絶縁膜に形成された段差部に配置されない構造（つまり、ゲート電極とドレイン電極との間の平坦な絶縁膜上にフィールドプレートを形成する構造）とすることでも、高温・高電圧動作での絶縁膜の破壊を抑制できるが、この構造では、ゲート電極をシールドする効果が弱まってしまうため好ましくない。さらに、この構造の場合、ゲート電極とドレイン電極との間を拡張する必要があり、レイアウトの自由度が制約される点でも好ましくない。

実施例１において、窒化シリコン膜２６の厚さは、３００ｎｍである場合を例に示したが、これに限られる訳ではない。しかしながら、窒化シリコン膜２６の厚さが厚すぎると、フィールドプレート３２による電界緩和の効果が得られ難くなるため好ましくなく、また、６００ｎｍより厚くなると、窒化シリコン膜２６の角３４での破壊が生じ難くなるため、窒化シリコン膜２６の厚さは６００ｎｍ以下である場合が好ましい。また、窒化シリコン膜２６の厚さが薄くなりすぎると、角３４だけでなく平坦部においても窒化シリコン膜２６に破壊が生じてしまうため、窒化シリコン膜２６の厚さは２００ｎｍ以上の場合が好ましい。したがって、窒化シリコン膜２６の厚さは、２００ｎｍから６００ｎｍである場合が好ましく、３００ｎｍから５００ｎｍである場合がより好ましく、３００ｎｍから４００ｎｍである場合がさらに好ましい。

図５（ａ）のように、フィールドプレート３２は、ゲート電極２４の長手方向に、例えば１０μｍ間隔で２μｍ幅の細隙４０が設けられている場合を例に示したが、これに限られる訳ではない。ドレイン電極２２からの電界に対してゲート電極２４をシールドする効果を得るために、フィールドプレート３２が、ゲート電極２４の長手方向に対して８０％以上の領域を占めていれば、その他の間隔および幅の細隙４０が設けられている場合でもよい。

実施例１においては、窒化物半導体のＨＥＭＴの場合を例に説明したが、これに限られない。例えば、砒素を含むＩＩＩ−Ｖ族化合物半導体層を有するＨＥＭＴの場合でもよいし、窒素を含むＩＩＩ−Ｖ族化合物半導体層または砒素を含むＩＩＩ−Ｖ族化合物半導体層を有するＨＥＭＴ以外の半導体装置の場合でもよい。特に、高出力で動作する半導体装置である場合が好ましい。窒素を含むＩＩＩ−Ｖ族化合物半導体の例として、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等が挙げられる。砒素を含むＩＩＩ−Ｖ族化合物半導体の例として、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓ等が挙げられる。

図６は、実施例１の変形例１に係る半導体装置の断面模式図の例である。図６のように、実施例１の変形例１に係る半導体装置では、フィールドプレート３２と窒化シリコン膜２６との間に介在する空洞部３６が、ゲート電極２４の側壁に起因して形成された窒化シリコン膜２６の側壁４２全面を覆うように設けられている。その他の構成については、実施例１と同じであり、図２に示しているので、ここでは説明を省略する。

実施例１の変形例１に係る半導体装置では、図４（ａ）で示したレジストの残存幅（ゲート電極２４からドレイン電極２２方向）より大きくなるため、図３（ｃ）に示すフォトリソグラフィ工程での１回の露光により所望のレジストを残存させることができる。その後、図４（ｂ）以降に示した実施例１と同様の製造方法により製造することができる。

側壁４２における窒化シリコン膜２６の膜質もあまり良好でないことから、空洞部３６が、窒化シリコン膜２６の側壁４２全面を覆うようにすることで、高耐圧化をより実現できる。よって、高温・高電圧で動作させた場合であっても、窒化シリコン膜２６に破壊が生じることをより抑制でき、故障の発生をより抑制できる。

図７は、実施例２に係る半導体装置の断面模式図の例である。図７のように、実施例２に係る半導体装置では、フィールドプレート３２と窒化シリコン膜２６に形成された角３４との間に、フォトレジスト３８が設けられている。その他の構成については、実施例１と同じであり、図２に示しているので、ここでは説明を省略する。

実施例２に係る半導体装置は、図４（ｂ）で説明した熱処理工程において、高温でフォトレジスト３８を焼き固め、図５（ｂ）で説明した酸素プラズマ処理を実行しないことで、実施例１と同様の製造方法により製造することができる。

実施例２のように、フィールドプレート３２と角３４との間にフォトレジスト３８を設けることでも、高耐圧化が実現でき、高温・高電圧で動作させた場合でも、窒化シリコン膜２６に破壊が生じることを抑制でき、故障の発生を抑制できる。

また、実施例２では、フォトレジスト３８を除去しないため、図５（ａ）で説明したような細隙４０をフィールドプレート３２に設ける必要がない。つまり、フィールドプレート３２は、ゲート電極２４の長手方向に対して１００％の領域を占めて形成することができる。このため、実施例２では、ドレイン電極２２からの電界に対してゲート電極２４をシールドする効果がより大きくなる。

実施例２においては、フィールドプレート３２と角３４との間にフォトレジスト３８を介在させる場合を例に示したが、これに限られる訳ではない。例えばポリイミド、ベンゾシクロブテン、Ｓｉ、ＳｉＯ_２（酸化シリコン）など、窒化シリコン以外の絶縁物であれば、その他の絶縁物をフィールドプレート３２と角３４との間に介在させる場合でもよい。

図８は、実施例２の変形例２に係る半導体装置の断面模式図の例である。図８のように、フィールドプレート３２と窒化シリコン膜２６との間に介在するフォトレジスト３８が、ゲート電極２４の側壁に起因して形成された窒化シリコン膜２６の側壁４２全面を覆うように設けられている。その他の構成については、実施例１と同じであり、図２に示しているので、ここでは説明を省略する。

実施例２の変形例２のように、フォトレジスト３８が側壁４２全面を覆うようにすることで、高耐圧化をより実現でき、高温・高電圧で動作させた場合でも、窒化シリコン膜２６に破壊が生じることをより抑制でき、故障の発生をより抑制できる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０基板
１２シード層
１４ＧａＮ電子走行層
１６ＡｌＧａＮ電子供給層
１７チャネル層
１８ＧａＮキャップ層
２０ソース電極
２２ドレイン電極
２４ゲート電極
２６窒化シリコン膜
２８段差部
３０端部
３２フィールドプレート
３４角
３６空洞部
３８フォトレジスト
４０細隙
４２側壁
４４角
４６絶縁物

Claims

基板上に形成された半導体層と、
前記半導体層上に形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体層上に形成されたゲート電極と、
前記ゲート電極を覆うように前記半導体層上に設けられた窒化シリコン膜と、
一端部と他端部を備え、前記一端部と前記他端部とが前記窒化シリコン膜と接してなるフィールドプレートと、を有し、
前記フィールドプレートの前記一端部は前記ゲート電極の上方に位置し、前記フィールドプレートの前記他端部は前記ゲート電極と前記ドレイン電極との間に位置し、
前記ゲート電極の前記ドレイン電極側の側壁に対応した前記窒化シリコン膜の表面に位置する角と前記フィールドプレートとの間には、空洞部あるいは、フォトレジスト、ポリイミド、又はペンゾシクロブテンからなる絶縁物が介在してなることを特徴とする半導体装置。
前記窒化シリコン膜は、前記ゲート電極の上面と側壁とがなす角の形状に起因した段差部を有し、
前記フィールドプレートと前記段差部との間に、前記空洞部あるいは前記絶縁物が設けられていることを特徴とする請求項１記載の半導体装置。
前記空洞部あるいは前記絶縁物は、前記ゲート電極の側壁に起因して形成された前記窒化シリコン膜の側壁全面を覆うように設けられていることを特徴とする請求項１記載の半導体装置。
前記窒化シリコン膜の厚さは、２００ｎｍから６００ｎｍであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
前記半導体層は、窒素を含むＩＩＩ−Ｖ族化合物半導体層または砒素を含むＩＩＩ−Ｖ族化合物半導体層であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
前記フィールドプレートは、前記ゲート電極の長手方向に対して８０％以上の領域を占めることを特徴とする請求項１から３のいずれか一項記載の半導体装置。