JP2013182992A - 半導体装置 - Google Patents
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Abstract
【解決手段】ドレイン電極近傍にソース電極に短絡されたシールドプレート電極を配置することでドレイン・ゲート間を電気的にシールドし、ゲート・ドレイン間キャパシタCgdを低減するとともにゲート・ソース間キャパシタCgsの増加を抑制する。
【選択図】図1
Description
(半導体装置)
第1の実施の形態に係る半導体装置25の模式的平面パターン構成は、図1に示すように表される。また、第1の実施の形態に係る半導体装置25において、単位トランジスタ部分の詳細な模式的平面パターン構成は、図2に示すように表され、図2のII−II線に沿う模式的断面構造は、図3に示すように表される。尚、図1においても、図2に示すようなシールドプレート電極30およびシールドプレート短絡電極32が各単位トランジスタ部分に図2と同様に配置されるが、煩雑さを避けるため、図示を省略している。尚、図1のI−I線に沿う模式的断面構造は、図4〜図7に示すように表される。図4〜図7においては、シールドプレート電極30は、各図中に示されている。
(構造例1)
図1のI−I線に沿う模式的断面構成として、FETセル40の構成例1は、図4に示すように、基板10と、基板10上に配置されたエピタキシャル成長層12と、エピタキシャル成長層12上に配置された電子供給層18と、電子供給層18上に配置されたソース電極20,ゲート電極24およびドレイン電極22と、ゲート電極24、ゲート電極24とソース電極20およびドレイン電極22間の基板10、およびソース電極20およびドレイン電極22の少なくとも一部を被覆して配置された絶縁層34と、ゲート電極24とドレイン電極22間の基板10の第1表面上およびドレイン電極22上に、絶縁層34を介して配置され、ソース電極20と短絡され、ゲート電極24とドレイン電極22間を電気的にシールドするシールドプレート電極30とを備える。エピタキシャル成長層12と電子供給層18との界面には、2次元電子ガス(2DEG:Two Dimensional Electron Gas)層16が形成されている。図4に示す構成例1では、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)が示されている。
図1のI−I線に沿う模式的断面構成として、FETセル40の構成例2は、図5に示すように、基板10と、基板10上に配置されたエピタキシャル成長層12と、エピタキシャル成長層12上に配置されたソース領域26およびドレイン領域28と、ソース領域26上に配置されたソース電極20,エピタキシャル成長層12上に配置されたゲート電極24およびドレイン領域28上に配置されたドレイン電極22と、ゲート電極24、ゲート電極24とソース電極20およびドレイン電極22間の基板10、およびソース電極20およびドレイン電極22の少なくとも一部を被覆して配置された絶縁層34と、ゲート電極24とドレイン電極22間の基板10の第1表面上およびドレイン電極22上に、絶縁層34を介して配置され、ソース電極20と短絡され、ゲート電極24とドレイン電極22間を電気的にシールドするシールドプレート電極30とを備える。エピタキシャル成長層12とゲート電極24との界面には、ショットキーコンタクト(Schottky Contact)が形成されている。図5に示す構成例2では、金属−半導体電界効果トランジスタ(MESFET:Metal Semiconductor Field Effect Transistor)が示されている。例えば、GaAsMESFETの場合には、基板10はGaAs基板で形成され、エピタキシャル成長層12は、エピタキシャル成長されたGaAs層で形成される。ソース領域26およびドレイン領域28は、Siイオンなどのイオン注入などによって形成することができる。
図1のI−I線に沿う模式的断面構成として、FETセル40の構成例3は、図6に示すように、基板10と、基板10上に配置されたエピタキシャル成長層12と、エピタキシャル成長層12上に配置された電子供給層18と、電子供給層18上に配置されたソース電極20およびドレイン電極22と、電子供給層18上のリセス部に配置されたゲート電極24と、ゲート電極24、ゲート電極24とソース電極20およびドレイン電極22間の基板10、およびソース電極20およびドレイン電極22の少なくとも一部を被覆して配置された絶縁層34と、ゲート電極24とドレイン電極22間の基板10の第1表面上およびドレイン電極22上に、絶縁層34を介して配置され、ソース電極20と短絡され、ゲート電極24とドレイン電極22間を電気的にシールドするシールドプレート電極30とを備える。エピタキシャル成長層12と電子供給層18との界面には、2DEG層16が形成されている。図6に示す構成例3では、HEMTが示されている。
図1のI−I線に沿う模式的断面構成として、FETセル40の構成例4は、図7に示すように、基板10と、基板10上に配置されたエピタキシャル成長層12と、エピタキシャル成長層12上に配置された電子供給層18と、電子供給層18上に配置されたソース電極20およびドレイン電極22と、電子供給層18上の2段リセス部に配置されたゲート電極24と、ゲート電極24、ゲート電極24とソース電極20およびドレイン電極22間の基板10、およびソース電極20およびドレイン電極22の少なくとも一部を被覆して配置された絶縁層34と、ゲート電極24とドレイン電極22間の基板10の第1表面上およびドレイン電極22上に、絶縁層34を介して配置され、ソース電極20と短絡され、ゲート電極24とドレイン電極22間を電気的にシールドするシールドプレート電極30とを備える。エピタキシャル成長層12と電子供給層18との界面には、2DEG層16が形成されている。図7に示す構成例4では、HEMTが示されている。
第1の実施の形態の変形例1に係る半導体装置の模式的平面パターン構成は、図8に示すように表される。第1の実施の形態の変形例1に係る半導体装置においては、シールドプレート電極30がドレイン電極22の一部分と重なって配置されている。すなわち、活性領域AAに接するドレイン電極22の長さL0に対して、活性領域AA上でシールドプレート電極30の配置される長さL1は、L1<L0の関係にある。ここで、活性領域AAとは、基板10上でソース電極20とドレイン電極22間の有効電流導通領域に対応する。活性領域AAには、基板10上でゲート電極24・ソース電極20・ドレイン電極22の下部も含まれる。また、基板10上でゲート電極24・ソース電極20間およびゲート電極24・ドレイン電極22の領域も含まれる。
第1の実施の形態の変形例2に係る高周波半導体装置の模式的平面パターン構成は、図9に示すように表される。また、図9のIII−III線に沿う模式的断面構造は、図10に示すように表され、図9のIII−III線に沿う別の模式的断面構造は、図11に示すように表される。
第2の実施の形態に係る半導体装置25の模式的平面パターン構成は、図1と同様に表される。また、第2の実施の形態に係る半導体装置の単位トランジスタ部分の詳細な模式的平面パターン構成は、図12に示すように表され、図12のIV−IV線に沿う模式的断面構成は、図13に示すように表される。
第2の実施の形態の変形例1に係る半導体装置の模式的平面パターン構成は、図14に示すように表される。第2の実施の形態の変形例1に係る半導体装置においては、シールドプレート電極30がドレイン電極22の一部分と重なって配置されている。すなわち、活性領域AAに接するドレイン電極22の長さL0に対して、活性領域AA上でシールドプレート電極30の配置される長さL1は、L1<L0の関係にある。
第2の実施の形態の変形例2に係る高周波半導体装置の模式的平面パターン構成は、図15に示すように表される。また、図15のV−V線に沿う模式的断面構造は、図16に示すように表され、図15のV−V線に沿う別の模式的断面構造は、図17に示すように表される。
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
12…エピタキシャル成長層
16…2次元電子ガス(2DEG)層
18…電子供給層
20…ソース電極
20P…ソースパッド電極
22…ドレイン電極
22P…ドレインパッド電極
24…ゲート電極
24a、24b…ゲートバスライン
25…半導体装置
26…ソース領域
28…ドレイン領域
30…シールドプレート電極
32、32a、32b、32c、32d…シールドプレート短絡電極
34…絶縁層
40…FETセル
G1,G2,…,G4…ゲート端子電極
S1,S2,…,S5…ソース端子電極
D,D1,D2,…,D4…ドレイン端子電極
SC1〜SC5…VIAホール
AA…活性領域
Claims (11)
- 基板と、
前記基板の第1表面上に配置され、それぞれ複数のフィンガーを有するゲート電極、前記ゲート電極に隣接して配置されたソース電極、および前記ゲート電極を挟んで前記ソース電極に対向して配置されたドレイン電極と、
前記ゲート電極、前記ゲート電極と前記ソース電極および前記ドレイン電極間の前記基板、および前記ソース電極および前記ドレイン電極の少なくとも一部を被覆して配置された絶縁層と、
前記ゲート電極と前記ドレイン電極間の前記基板の第1表面上および前記ドレイン電極上に、前記絶縁層を介して配置され、前記ソース電極と短絡され、前記ゲート電極と前記ドレイン電極間を電気的にシールドするシールドプレート電極と
を備えることを特徴とする半導体装置。 - 前記シールドプレート電極は、前記ゲート電極から少なくとも前記絶縁層の厚さよりも長い距離だけ離隔して配置されたことを特徴とする請求項1に記載の半導体装置。
- 前記シールドプレート電極は、前記ドレイン電極の上部の少なくとも一部を前記絶縁層を挟んで被覆することを特徴とする請求項1または2に記載の半導体装置。
- 前記基板上に配置され、前記シールドプレート電極と前記ソース電極とを短絡するシールドプレート短絡電極を備えることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記シールドプレート短絡電極は、前記ゲート電極に重なって配置されることを特徴とする請求項4に記載の半導体装置。
- 前記シールドプレート短絡電極は、前記ゲート電極上に絶縁層を介して配置されることを特徴とする請求項4に記載の半導体装置。
- 前記シールドプレート短絡電極は、前記ゲート電極上にエアギャップを介して配置されることを特徴とする請求項4に記載の半導体装置。
- 前記基板の第1表面から測った前記シールドプレート電極の上端は、前記ゲート電極の上端よりも高いことを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
- 前記基板の第1表面に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたVIAホールと、
前記基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極と
を備えることを特徴とする請求項1〜8のいずれか1項に記載の半導体装置。 - 前記基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項1〜9のいずれか1項に記載の半導体装置。
- 前記半導体装置は、GaAs系HEMT、GaAsMESFET、GaN系HEMTのいずれかを備えることを特徴とする請求項1〜9のいずれか1項に記載の半導体装置。
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