JPS6360539B2 - - Google Patents
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- JPS6360539B2 JPS6360539B2 JP19374081A JP19374081A JPS6360539B2 JP S6360539 B2 JPS6360539 B2 JP S6360539B2 JP 19374081 A JP19374081 A JP 19374081A JP 19374081 A JP19374081 A JP 19374081A JP S6360539 B2 JPS6360539 B2 JP S6360539B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は多層配線を形成する方法を含む半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
(2) 技術の背景
近年ICが複雑化してLSI、VLSIと進むと、高
集積化、高速化、低価格化等の点から集積度が増
加している。このLSIの高度集積化を実現するた
めには高密度に形成された素子間の相互配線すな
わち多層配線が重要となつて来た。
集積化、高速化、低価格化等の点から集積度が増
加している。このLSIの高度集積化を実現するた
めには高密度に形成された素子間の相互配線すな
わち多層配線が重要となつて来た。
(3) 従来技術と問題点
第１図及び第２図は従来の多層配線の形成方法
を説明するための実施例を示す図である。まず第
１図では、表面が二酸化シリコン等の絶縁膜によ
つて覆われたシリコン基板１の前記絶縁膜上に第
１層目のアルミニウム配線層２がパターニングさ
れており、その上に絶縁層であるPSG（リン珪酸
ガラス）層３が被着され、その上に第２層目のア
ルミニウム配線層４がスルーホールＢを介して一
部アルミニウム配線層２と導通するように形成さ
れている。しかしながらこのような多層配線構造
では図からわかるように段差が形成される。この
段差により、例えば図のＡ部において上層配線導
体層であるアルミニウム配線層４の断線及び／あ
るいは層間絶縁層であるPSG層３を通してアル
ミニウム配線層２−４間に短絡が発生する欠点を
有する。
を説明するための実施例を示す図である。まず第
１図では、表面が二酸化シリコン等の絶縁膜によ
つて覆われたシリコン基板１の前記絶縁膜上に第
１層目のアルミニウム配線層２がパターニングさ
れており、その上に絶縁層であるPSG（リン珪酸
ガラス）層３が被着され、その上に第２層目のア
ルミニウム配線層４がスルーホールＢを介して一
部アルミニウム配線層２と導通するように形成さ
れている。しかしながらこのような多層配線構造
では図からわかるように段差が形成される。この
段差により、例えば図のＡ部において上層配線導
体層であるアルミニウム配線層４の断線及び／あ
るいは層間絶縁層であるPSG層３を通してアル
ミニウム配線層２−４間に短絡が発生する欠点を
有する。
次に第２図は前記第１図に示される構成の欠点
を解消しようとした従来例である。かかる方法に
よれば、下層導体層２上に配設される層間絶縁層
としてPSGに代えてポリイミド層５をスピンコ
ート法により塗布形成し、次に該ポリイミド層５
にスルーホールＢを開けて第２層目のアルミニウ
ム配線層４を形成する。
を解消しようとした従来例である。かかる方法に
よれば、下層導体層２上に配設される層間絶縁層
としてPSGに代えてポリイミド層５をスピンコ
ート法により塗布形成し、次に該ポリイミド層５
にスルーホールＢを開けて第２層目のアルミニウ
ム配線層４を形成する。
しかしながらかかる構成によれば、ポリイミド
系樹脂に層間接続孔（スルーホール）Ｂを形成す
る（ヒドラジンを用いたエツチング）工程ではそ
のスルーホール穴径Ｄ（第２図）の大きさが最小
値として５〔μｍ〕が限度である。このため層間
絶縁層をポリイミド系樹脂単体にて構成する場合
には配線密度更には集積度の向上を図ることが困
難である。
系樹脂に層間接続孔（スルーホール）Ｂを形成す
る（ヒドラジンを用いたエツチング）工程ではそ
のスルーホール穴径Ｄ（第２図）の大きさが最小
値として５〔μｍ〕が限度である。このため層間
絶縁層をポリイミド系樹脂単体にて構成する場合
には配線密度更には集積度の向上を図ることが困
難である。
(4) 発明の目的
本発明は上記従来技術の欠点に鑑み、配線層の
断線及び／あるいは配線層間の短絡を生ぜず且つ
集積度を向上させることができる多層配線の形成
方法を含む半導体装置の製造方法を提供すること
を目的とする。
断線及び／あるいは配線層間の短絡を生ぜず且つ
集積度を向上させることができる多層配線の形成
方法を含む半導体装置の製造方法を提供すること
を目的とする。
(5) 発明の構成
そしてこの目的は本発明によれば半導体基板上
に下層配線層を形成する工程、前記半導体基板上
並びに下層配線層上に第１の絶縁層を被着形成す
る工程、前記下層配線層上の第１の絶縁層の層間
接続孔を形成する工程、前記第１の絶縁層上にポ
リイミド系樹脂よりなる第２の絶縁層を前記第１
の絶縁層の表面に存在する凹部を埋めて第１の絶
縁層とほぼ同一平面を形成する如く被着形成する
工程、前記層間接続孔内の前記第２の絶縁層を除
去する工程、前記絶縁層上に上層配線層を形成す
る工程を含むことを特徴とする半導体装置の製造
方法によつて達成される。
に下層配線層を形成する工程、前記半導体基板上
並びに下層配線層上に第１の絶縁層を被着形成す
る工程、前記下層配線層上の第１の絶縁層の層間
接続孔を形成する工程、前記第１の絶縁層上にポ
リイミド系樹脂よりなる第２の絶縁層を前記第１
の絶縁層の表面に存在する凹部を埋めて第１の絶
縁層とほぼ同一平面を形成する如く被着形成する
工程、前記層間接続孔内の前記第２の絶縁層を除
去する工程、前記絶縁層上に上層配線層を形成す
る工程を含むことを特徴とする半導体装置の製造
方法によつて達成される。
(6) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
第３Ａ図から第３Ｇ図は本発明の方法の実施例
を工程順に示した概略断面図である。
を工程順に示した概略断面図である。
先ず第３Ａ図で示すように内部に半導体素子が
形成され、表面に二酸化シリコン（SiO2）等の
絶縁膜が配設されたシリコン基板１０の前記絶縁
膜上に約1μｍの厚さを有するアルミニウム（Al）
配線層２０を通常の蒸着法及びフオトリソグラフ
イ法を適用して形成する。
形成され、表面に二酸化シリコン（SiO2）等の
絶縁膜が配設されたシリコン基板１０の前記絶縁
膜上に約1μｍの厚さを有するアルミニウム（Al）
配線層２０を通常の蒸着法及びフオトリソグラフ
イ法を適用して形成する。
次に前記シリコン基板１０上の絶縁膜及びアル
ミニウム配線２０の上にPSG層３０をCVD（化学
的気相成成長）法により約1μｍの厚さに被着し、
更に所望のアルミニウム配線層２０上の該PSG
層３０にフオトリソグラフイ技術により例えぱ約
2μｍの直径のスルーホールＢを形成する（第３
Ｂ図）。同図において６０はフオトレジスト層を
示す。
ミニウム配線２０の上にPSG層３０をCVD（化学
的気相成成長）法により約1μｍの厚さに被着し、
更に所望のアルミニウム配線層２０上の該PSG
層３０にフオトリソグラフイ技術により例えぱ約
2μｍの直径のスルーホールＢを形成する（第３
Ｂ図）。同図において６０はフオトレジスト層を
示す。
次にフオトレジスト層６０を除去し、ポリイミ
ド５０を約1.5〜2.5μｍの厚みにスピンコート法
によつてPSG層３０上及びスルーホール部Ｂに
塗布する。この塗布によつて形成されたポリイミ
ド５０は前記PSG層３０に生じていた凹凸を埋
めてほぼ平担に形成される（第３Ｃ図）。
ド５０を約1.5〜2.5μｍの厚みにスピンコート法
によつてPSG層３０上及びスルーホール部Ｂに
塗布する。この塗布によつて形成されたポリイミ
ド５０は前記PSG層３０に生じていた凹凸を埋
めてほぼ平担に形成される（第３Ｃ図）。
次に塗布されたポリイミド５０をPSG層３０
の最上面（頂面）が露出する迄エツチングにより
除去する（第３Ｄ図）。かかるポリイミドのエツ
チング剤としてはヒドラジンが適用される。
の最上面（頂面）が露出する迄エツチングにより
除去する（第３Ｄ図）。かかるポリイミドのエツ
チング剤としてはヒドラジンが適用される。
次に第２のフオトレジスト７０をマスクとして
用いて前記スルーホール部Ｂ部分のポリイミド３
０をエツチング除去する。このエツチングの際ス
ルーホール部Ｂ内のポリイミドはフオトレジスト
層７０により画定された領域内にあつて、前記
PSG層３０によつて囲まれた領域内に存在する
ものだけがエツチングされるものであるために、
前記PSG層３０によつて画定されたスルーホー
ル部Ｂの開口寸法（2μｍ）は維持される（第３
Ｅ図）。
用いて前記スルーホール部Ｂ部分のポリイミド３
０をエツチング除去する。このエツチングの際ス
ルーホール部Ｂ内のポリイミドはフオトレジスト
層７０により画定された領域内にあつて、前記
PSG層３０によつて囲まれた領域内に存在する
ものだけがエツチングされるものであるために、
前記PSG層３０によつて画定されたスルーホー
ル部Ｂの開口寸法（2μｍ）は維持される（第３
Ｅ図）。
次に第２のフオトレジスト７０を徐去した後、
通常の方法により第２層目の金属配線層４０を形
成する（第３Ｆ図）。
通常の方法により第２層目の金属配線層４０を形
成する（第３Ｆ図）。
第３Ｆ図から明らかなように第２層目の金属配
線層４０においては従来発生した段差による断線
及び第１層目配線との短絡等は発生せず、しかも
かかる第１層目配線とは小さなスルーホールを介
して容易に接続される。
線層４０においては従来発生した段差による断線
及び第１層目配線との短絡等は発生せず、しかも
かかる第１層目配線とは小さなスルーホールを介
して容易に接続される。
第３Ｇ図は金属配線層４０上に第２のPSG層
３０′を被覆したものであり、以下同様の工程を
繰返すことにより平担な多層配線を形成すること
ができる。
３０′を被覆したものであり、以下同様の工程を
繰返すことにより平担な多層配線を形成すること
ができる。
本発明では、絶縁層としてPSG層の他に二酸
化シリコン膜、シリコン窒化膜等のようにポリイ
ミドエツチング時にエツチングされず、かつスル
ーホールの径（第２図Ｄ）が2μｍ程度に迄微細
に形成されるものであればよい。また金属配線層
はアルミニウムに限定されるものではないし、ポ
リイミドのエツチングにドライエツチを採用する
こともできる。
化シリコン膜、シリコン窒化膜等のようにポリイ
ミドエツチング時にエツチングされず、かつスル
ーホールの径（第２図Ｄ）が2μｍ程度に迄微細
に形成されるものであればよい。また金属配線層
はアルミニウムに限定されるものではないし、ポ
リイミドのエツチングにドライエツチを採用する
こともできる。
(7) 発明の効果
以上、詳細に説明したように、本発明の半導体
装置の製造方法によつて金属配線層の断線、金属
配線層間の短絡のない、更には集積度の向上が図
れる多層配線構造を得ることが可能となる。
装置の製造方法によつて金属配線層の断線、金属
配線層間の短絡のない、更には集積度の向上が図
れる多層配線構造を得ることが可能となる。
第１図及び第２図は従来の多層配線の形成方法
を説明するための実施例を示す概略断面図であ
り、第３Ａ図から第３Ｇ図は本発明の方法の実施
例を工程順に示した概略断面図である。 １，１０……シリコン基板、２，２０……第１
層目のアルミニウム配線層、３，３０，３０′…
…PSG層、４，４０……第２層目のアルミニウ
ム配線層、５，５０……ポリイミド、６，６０，
７０……フオトレジスト。
を説明するための実施例を示す概略断面図であ
り、第３Ａ図から第３Ｇ図は本発明の方法の実施
例を工程順に示した概略断面図である。 １，１０……シリコン基板、２，２０……第１
層目のアルミニウム配線層、３，３０，３０′…
…PSG層、４，４０……第２層目のアルミニウ
ム配線層、５，５０……ポリイミド、６，６０，
７０……フオトレジスト。
Claims (1)
- １ 多層配線を形成する工程を含む半導体装置の
製造方法において；半導体基板上に下層配線層を
形成する工程、前記半導体基板上並びに下層配線
層上に第１の絶縁層を被着形成する工程、前記下
層配線層上の第１の絶縁層に層間接続孔を形成す
る工程、前記第１の絶縁層上にポリイミド系樹脂
よりなる第２の絶縁層を前記第１の絶縁層の表面
に存在する凹部を埋めて第１の絶縁層とほぼ同一
平面を形成する如く被着形成する工程、前記層間
接続孔内の前記第２の絶縁層を除去する工程、前
記絶縁層上に上層配線層を形成する工程を含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19374081A JPS5896752A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19374081A JPS5896752A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896752A JPS5896752A (ja) | 1983-06-08 |
| JPS6360539B2 true JPS6360539B2 (ja) | 1988-11-24 |
Family
ID=16313017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19374081A Granted JPS5896752A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896752A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173856A (ja) * | 1984-02-10 | 1985-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6151848A (ja) * | 1984-08-21 | 1986-03-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61216341A (ja) * | 1985-03-20 | 1986-09-26 | Nec Kyushu Ltd | 半導体装置の製造方法 |
| JPH0789550B2 (ja) * | 1985-07-22 | 1995-09-27 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH0682657B2 (ja) * | 1986-04-23 | 1994-10-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| US4855252A (en) * | 1988-08-22 | 1989-08-08 | International Business Machines Corporation | Process for making self-aligned contacts |
-
1981
- 1981-12-03 JP JP19374081A patent/JPS5896752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5896752A (ja) | 1983-06-08 |
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