JPS5896752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5896752A JPS5896752A JP19374081A JP19374081A JPS5896752A JP S5896752 A JPS5896752 A JP S5896752A JP 19374081 A JP19374081 A JP 19374081A JP 19374081 A JP19374081 A JP 19374081A JP S5896752 A JPS5896752 A JP S5896752A
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- JP
- Japan
- Prior art keywords
- layer
- wiring
- insulating layer
- polyimide resin
- forming
- Prior art date
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- Granted
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋Ｉ＋ 発明の技術分野
本発明は多層配線を形成する方法を會む半導体装置の製
造方法に関するものである。
造方法に関するものである。
（２） 技術の背景
近年ＩＣが複雑化してＬＳＩ、ＶＬＳＩと進むと、高集
積化、高速化、低価格１ヒ等の点から集積度が増加して
いる。このＬＳＩの高度集積化を実現するためには高密
度に形成された素子間の相互配線すなわち多層配線が１
髪となって来た。
積化、高速化、低価格１ヒ等の点から集積度が増加して
いる。このＬＳＩの高度集積化を実現するためには高密
度に形成された素子間の相互配線すなわち多層配線が１
髪となって来た。
（３） 従来技術と問題点
第１図及び第２図は従来の多層配線の形成方法を説明す
るための実施例を示す図である。まず第１図では、表面
が二酸化シリコン等の絶縁膜によって核われたシリコン
基＆１の前記絶縁膜上に第１層目のアルミニウム配線層
２がパターニングされており、その上に絶縁層であるＰ
ＳＧ（！Ｊン珪酸ガラス）層３が被着され、その上に第
２層目のアルミニウム配線ｒｆｊＩ４がスルーホールＢ
を介して一部アルミニウム配線層２と導通するように形
成されている。しかしながらこのような多賜配＆構造で
は図かられかるように段差が形成される。この段差によ
シ、例えば図のＡ部において上論配線導体層であるアル
ミニウム配線層４の断線及び／あるいは層間絶縁層であ
るＰＳＧ層３を超してアルミニウム配線層２−４間に短
絡が発生する欠点を有する。
るための実施例を示す図である。まず第１図では、表面
が二酸化シリコン等の絶縁膜によって核われたシリコン
基＆１の前記絶縁膜上に第１層目のアルミニウム配線層
２がパターニングされており、その上に絶縁層であるＰ
ＳＧ（！Ｊン珪酸ガラス）層３が被着され、その上に第
２層目のアルミニウム配線ｒｆｊＩ４がスルーホールＢ
を介して一部アルミニウム配線層２と導通するように形
成されている。しかしながらこのような多賜配＆構造で
は図かられかるように段差が形成される。この段差によ
シ、例えば図のＡ部において上論配線導体層であるアル
ミニウム配線層４の断線及び／あるいは層間絶縁層であ
るＰＳＧ層３を超してアルミニウム配線層２−４間に短
絡が発生する欠点を有する。
次に第２図は前記第１図に示される構成の欠点全解消し
ようとした従来例である。かかる方法によれは、下層導
体層２上に配設される層間絶縁層としてＰＳＧに代えて
ポリイミド＠５全スピンコード法によシ塗布形成し、次
に該ポリイミド層５にスルーホール ム配線層４を形成する。
ようとした従来例である。かかる方法によれは、下層導
体層２上に配設される層間絶縁層としてＰＳＧに代えて
ポリイミド＠５全スピンコード法によシ塗布形成し、次
に該ポリイミド層５にスルーホール ム配線層４を形成する。
しかしなからかかる構成によれば、ポリイミド系ａ脂に
層間接続孔（スルーホール）Ｂを形成する（ヒドラジン
を用いたエツチング）工程でにそのスルーホール穴径Ｄ
（第２図）の大きさが最小値として５〔μｍ）が限度で
ある。このため胞・間絶縁層をポリイミド糸狗脂牟体に
て構成する相合には配線密度更には集積度の向上を図る
ことが困難である。
層間接続孔（スルーホール）Ｂを形成する（ヒドラジン
を用いたエツチング）工程でにそのスルーホール穴径Ｄ
（第２図）の大きさが最小値として５〔μｍ）が限度で
ある。このため胞・間絶縁層をポリイミド糸狗脂牟体に
て構成する相合には配線密度更には集積度の向上を図る
ことが困難である。
＋４１ 発り」の目的
本発明は上Ｎｃ従米技術の欠点に鑑み、配置Ｍ＊の断線
及び／あるいは配線層間の短絡を生ぜず且つ集積度を向
上させることがでさる多層配線の形成方法を含む半導体
装置の製造方法を提供することを目的とする。
及び／あるいは配線層間の短絡を生ぜず且つ集積度を向
上させることがでさる多層配線の形成方法を含む半導体
装置の製造方法を提供することを目的とする。
（５）発明の構成
ぞしてこの目的は本発明によれは半導体基板上に下層配
線風・全形成する工程、前記半畳体重板上並びに下層配
糾眉上に第１の絶縁層を被層形成する工程、ＦｊｊＪ
Ｈ己下層配線層上の第１の絶縁層に層間接続孔を形成す
る工程、前記第１の絶縁層上にポリイミド糸柄脂よりな
る第２の絶縁層金目＃ ＷＤ第１の絶縁層の表面に存在
する凹ｈｋ埋めて第１の絶縁層とほぼ同−半回を形成す
る如く被着形成１″る工程、前１巳層間接続孔内の前記
第２の絶縁層全除去する工程、前記絶縁層上に上層配線
層を形成する工程を宮むこと全特徴とする半導体装置の
製造方法によって達成される。
線風・全形成する工程、前記半畳体重板上並びに下層配
糾眉上に第１の絶縁層を被層形成する工程、ＦｊｊＪ
Ｈ己下層配線層上の第１の絶縁層に層間接続孔を形成す
る工程、前記第１の絶縁層上にポリイミド糸柄脂よりな
る第２の絶縁層金目＃ ＷＤ第１の絶縁層の表面に存在
する凹ｈｋ埋めて第１の絶縁層とほぼ同−半回を形成す
る如く被着形成１″る工程、前１巳層間接続孔内の前記
第２の絶縁層全除去する工程、前記絶縁層上に上層配線
層を形成する工程を宮むこと全特徴とする半導体装置の
製造方法によって達成される。
（６１ 発明の実施例
以下不発明の実施例を図面によって詳述する。
第３Ａ図から第３Ｇ図は本発明の方法の実施トを工程順
に示した概略断面図である。
に示した概略断面図である。
先ず第３Ａ図で示すように内部に半導体素子が形成され
、表面に二酸化シリコン（Ｓ ＋０２ ）等の絶縁膜が
配設されたシリコン基板１０の前記絶に膜上に約１μｍ
の厚さを有するアルミニウム（Ａｔ）配線層２０を通常
の蒸着法及びフォトリングラフィ法を適用して形成する
。
、表面に二酸化シリコン（Ｓ ＋０２ ）等の絶縁膜が
配設されたシリコン基板１０の前記絶に膜上に約１μｍ
の厚さを有するアルミニウム（Ａｔ）配線層２０を通常
の蒸着法及びフォトリングラフィ法を適用して形成する
。
次に前記シリコン基板１０上の絶縁膜及びアルミニウム
配ｌ＆２０の上にＰＳＧ層３０葡ＣＶＤ（化学的気相成
長）法によシ約１μｍの厚さに被着し、史に所望のアル
ミニウム配線層２０上の該ＰＳＧ層３０にフォトリング
ラフィ技術によυ例えば約２μｍの直径のスルーホール
Ｂｉ堰成する（第３Ｂ図）。同図において６０はフォト
レジスト層を示す。
配ｌ＆２０の上にＰＳＧ層３０葡ＣＶＤ（化学的気相成
長）法によシ約１μｍの厚さに被着し、史に所望のアル
ミニウム配線層２０上の該ＰＳＧ層３０にフォトリング
ラフィ技術によυ例えば約２μｍの直径のスルーホール
Ｂｉ堰成する（第３Ｂ図）。同図において６０はフォト
レジスト層を示す。
次に７オトレジスト層６０を除去し、ポリイミド５０を
約１．５〜２．５μｍの厚みにスピンコード法によって
ＰＳ（１３０上及びスルーホール部Ｂに塗布する。この
塗布によって形成されたポリイミド５０は前記ＰＳＧ＃
３０に生じていた凹凸を埋めてほぼ平坦に形成される（
第３Ｃ図）。
約１．５〜２．５μｍの厚みにスピンコード法によって
ＰＳ（１３０上及びスルーホール部Ｂに塗布する。この
塗布によって形成されたポリイミド５０は前記ＰＳＧ＃
３０に生じていた凹凸を埋めてほぼ平坦に形成される（
第３Ｃ図）。
次に塗布されたポリイミド５０をＰＳＧ／曽３０の最上
面（頂面）が産出する迄エツチングＩ（ｃよシ除去する
（ｍａＤ図）。かかるポリイミドのエツチング剤として
はヒドラジンか適用される，、次に第２のフメトレジス
ト７・０全マスクトシて用いて前記スルーホール部Ｂ部
分のポリイミド３０全エツチング除去する。このエツチ
ングの際スルーホールｔｂＢ内のポリイミドはフォトレ
ジスト層７０によシ両足された領域内にあって、ＭＩＩ
ＮＣＰＳＧ層３０によって囲まれた領域内に存在するも
のだけがエツチングされるものであるために、前記ＰＳ
Ｇ層３０によつで画駕されたスルー示ール部Ｂの開口寸
法（２μｒｎ）は維持される（’４３ａｌｆｆｌ）。
面（頂面）が産出する迄エツチングＩ（ｃよシ除去する
（ｍａＤ図）。かかるポリイミドのエツチング剤として
はヒドラジンか適用される，、次に第２のフメトレジス
ト７・０全マスクトシて用いて前記スルーホール部Ｂ部
分のポリイミド３０全エツチング除去する。このエツチ
ングの際スルーホールｔｂＢ内のポリイミドはフォトレ
ジスト層７０によシ両足された領域内にあって、ＭＩＩ
ＮＣＰＳＧ層３０によって囲まれた領域内に存在するも
のだけがエツチングされるものであるために、前記ＰＳ
Ｇ層３０によつで画駕されたスルー示ール部Ｂの開口寸
法（２μｒｎ）は維持される（’４３ａｌｆｆｌ）。
次に巣２の７オトレジス）７０’に除去した後、通常の
方法によシ第２層目の金槌配線層４０を形成する（第３
Ｆ図）。
方法によシ第２層目の金槌配線層４０を形成する（第３
Ｆ図）。
第３Ｆ図から明らかなように第２層目の金籾配線層４０
においては従来発生した段差による断線及び第１１曽り
配線との短絡等は発生ぜす、しかもかかる第１層目配線
とは小さなスルーホールを介して容易に接続される。
においては従来発生した段差による断線及び第１１曽り
配線との短絡等は発生ぜす、しかもかかる第１層目配線
とは小さなスルーホールを介して容易に接続される。
第３Ｇ図は金楓配紗層４０上に第２のＰＳＧ層３０’全
被嶺したものであり、以下同様の工程を繰返すことによ
り平坦な多層配線全形成することができる。
被嶺したものであり、以下同様の工程を繰返すことによ
り平坦な多層配線全形成することができる。
不発８Ｊｊ″ｃは、絶縁層としてＰ２Ｏ層の他（先二酸
化シリコン膜、シリコン窒化膜等のようにポリイミドエ
ツチング時にエツチングされず、かつスルーホールの径
（第２図Ｄ）か２μｍ程反に迄微細に形成されるもので
あればよい。また金属配線層はアルミニウムに限定され
るものではないし、ポリイミドのエツチングにドライエ
ッチを採用することもできる。
化シリコン膜、シリコン窒化膜等のようにポリイミドエ
ツチング時にエツチングされず、かつスルーホールの径
（第２図Ｄ）か２μｍ程反に迄微細に形成されるもので
あればよい。また金属配線層はアルミニウムに限定され
るものではないし、ポリイミドのエツチングにドライエ
ッチを採用することもできる。
（７） 発明の効果
以上、詳細に説明したように、本発明の半導体装置の製
造力法によって金属配線層の断線、金属配線層間の短絡
のない、更には集積度の向上が図れる多層配線構造を得
ることが可能となる。
造力法によって金属配線層の断線、金属配線層間の短絡
のない、更には集積度の向上が図れる多層配線構造を得
ることが可能となる。
第１図及び第２図は従来の多層配線の形成方法ケ祝明す
るための実施例を示す軌路断面図であシ、第３Ａ図から
第３Ｇ図は本発明の方法の実施例全工程１１１ｆｆｌに
示した概略ル１面図である。 １．１０・・・シリコン基板、２，２０・・・第１層目
のアルミニラムロＣ線層％ ３，３０．３０’・・・Ｐ
２Ｏ層、４，４０・・・第２１蔚目のアルミニウム配融
層、５．５０・・・ポリイミド、６，６０．７０・・・
フォトレジスト。 特許出願人 冨士通株式会社 特許出願代理人 弁理士 Ｗ 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第２図 第３Ａ図
るための実施例を示す軌路断面図であシ、第３Ａ図から
第３Ｇ図は本発明の方法の実施例全工程１１１ｆｆｌに
示した概略ル１面図である。 １．１０・・・シリコン基板、２，２０・・・第１層目
のアルミニラムロＣ線層％ ３，３０．３０’・・・Ｐ
２Ｏ層、４，４０・・・第２１蔚目のアルミニウム配融
層、５．５０・・・ポリイミド、６，６０．７０・・・
フォトレジスト。 特許出願人 冨士通株式会社 特許出願代理人 弁理士 Ｗ 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第２図 第３Ａ図
Claims (1)
- １、多層配線を形成する工程を廿む半導体装置の製造方
法において；半導体基板上に下層配線層を形成する工程
、前記半導体基板上並びに下〜配線層上に第１の絶縁層
を扱漸形成ブる工程、前記下層配線層上の第１の絶縁層
に層間接続孔に形成する工程、前記第１の絶縁層上にポ
リイミド系樹脂よｐなる第２の絶縁層を前記第１の絶縁
層の表面に存在する四部を埋めて第１の絶縁層とｔｌは
同一平面を形成する如く被部形成フ“る工程、前記層間
接続孔内の前記第２の絶線層を除去する工程、前記絶に
層上に上層配線層を形成する工程金言むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19374081A JPS5896752A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19374081A JPS5896752A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896752A true JPS5896752A (ja) | 1983-06-08 |
| JPS6360539B2 JPS6360539B2 (ja) | 1988-11-24 |
Family
ID=16313017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19374081A Granted JPS5896752A (ja) | 1981-12-03 | 1981-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896752A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173856A (ja) * | 1984-02-10 | 1985-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6151848A (ja) * | 1984-08-21 | 1986-03-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61216341A (ja) * | 1985-03-20 | 1986-09-26 | Nec Kyushu Ltd | 半導体装置の製造方法 |
| JPS6222456A (ja) * | 1985-07-22 | 1987-01-30 | Sony Corp | 半導体装置の製造方法 |
| JPS62250656A (ja) * | 1986-04-23 | 1987-10-31 | Nec Corp | 半導体装置の製造方法 |
| US4855252A (en) * | 1988-08-22 | 1989-08-08 | International Business Machines Corporation | Process for making self-aligned contacts |
-
1981
- 1981-12-03 JP JP19374081A patent/JPS5896752A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173856A (ja) * | 1984-02-10 | 1985-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6151848A (ja) * | 1984-08-21 | 1986-03-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61216341A (ja) * | 1985-03-20 | 1986-09-26 | Nec Kyushu Ltd | 半導体装置の製造方法 |
| JPS6222456A (ja) * | 1985-07-22 | 1987-01-30 | Sony Corp | 半導体装置の製造方法 |
| JPS62250656A (ja) * | 1986-04-23 | 1987-10-31 | Nec Corp | 半導体装置の製造方法 |
| US4855252A (en) * | 1988-08-22 | 1989-08-08 | International Business Machines Corporation | Process for making self-aligned contacts |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360539B2 (ja) | 1988-11-24 |
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