JPS6222456A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。特に、コン
タクトホールの形成技術を改良した半導体装置の製造方
法に関する。

〔発明の概要〕　　゛ 従来、層間膜を平坦化するとその膜厚が不均一になり、
該膜厚の薄い所にコンタクトホールを形成するとオーバ
ーエッチなどの不都合が生じがちであったが、本発明に
おいては、均一な膜厚の層間膜にまずコンタクトホール
を形成しておき、その後層間膜を平坦化することによっ
て、上記問題を解決するものである。

〔従来の技術〕

半導体装置においては配線等の間に層間膜を形成した構
造が用いられるが、配線の段切れを防止するために、層
間膜の平坦化が必要である。即ち下層の配線などの上に
層間膜を形成すると、配線の存在する部分では層間膜が
盛り上がり、その他の部分では低くなって、段差が出来
てしまうが、このまま該層間膜上に上層の配線を形成す
ると、段差の部分で配線が切れてしまうこと、即ちいわ
ゆる段切れが生ずるおそれがある。層間膜が下層の配線
の段差を反映して段差を形成するほか、更に層間膜がオ
ーバーハング形状を呈することが６９、この場合である
と上層に形成する配線の段切れの可能性は更に大きくな
る。

これを防止する友め、層間膜の平坦化が行われる。例え
ば、層間膜が加熱溶融し得る材料から成りていれば、こ
れをリフロー（再溶融）して平坦化させたりする。

ところがこのように層間膜を平坦化すると、下地に配線
などがある部分は当然膜厚が薄くなり、その他の部分は
厚くなって、膜厚が不均一になる。

配線間の導通をとるために層間膜にコンタクトホールを
形成しなければならないが、上記のように平坦化し次層
間８１［Ｋ一様にコンタクトホールを形成すると、膜厚
の薄い所のものはどうしても過度のエッチング、即ちい
わゆるオーバーエッチとなってしまう。下層に例えばポ
リシリコン電極などが位置してφると、オーバーエッチ
によｐ、コンタクト抵抗が高くなる場合もある。

層間膜の厚い部分にのみコンタクトホールを形成するよ
うなマスクパターンを構成しても、例えばパターニング
にずれが生じてい九シすれば、不必要に深い穴が掘れて
しまうことＫなる。また層間膜と下地の膜（例えばポリ
シリコン膜）とのエツチングの選択比の差を十分にとれ
ず、この選択比がＩＫ”近い条件しかとれなか−）九シ
すると、やはプオーバーエッチにより深い穴が形成され
る。

最悪の場合には、下層（例えばＳ　ｔＯ，層）ｉでつき
ぬけが生じてしまう。

半導体技術の分骨にあっては、ＶＬＳＩ　、　ＵＬ８Ｉ
と素子の集積度が更に高まっており、これにつれて配線
の段切れを防止するために１上記層間膜の平坦化は一層
必要性を増している。この結果、平坦化に伴う上記コン
タクトホール形成時における問題も一層重要になり、そ
の抜本的な解決が望まれて−る。

〔問題点を解決する技術的手段〕　　　　　　　　　　
　［本発明にお−では、第１図に示すように、半導体基
板上にほぼ均一な膜厚で形成した層間膜にコンタクトホ
ールを形成する工程ｌと、 コンタクトホール内と眉間絶縁膜との上にレジスト層を
形成する工程■と、 上記層間絶縁膜の上に形成されたレジスト層を該眉間絶
縁膜とともにエツチングする工程■と、ｌａコンタクト
ホール内のレジスト層のみをエツチング除去する工程■
どに１り半導体装ｔを製造することに工つて、上記目的
を達成するものである。

本発明の構成につき、後記詳述する実施例を示す第２図
乃至第６図の例示を参照して述べると次のとおシである
。

まずあらかじめ第２図のように、半導体基板ｌ上にほぼ
均一な膜厚で層間膜２を形成しておく。この層間膜２に
、工程Ｉにおいて、コンタクトホール３を形成する。

次いで工程ｎで、該コンタクトホール３内と、層間膜２
との上に、レジスト層４ｔ−形成し、第４図の状態にす
る。

工１１逗において、上記層間膜２の上に形成されたレジ
スト層４を、該層間膜２とともにエツチングする。つｔ
９、レジスト層４をエツチングするのであるが、このと
きに層間膜２も一部エッチングする。これによシ第５図
の如き構造を得る。

次に工程■におｉて、コンタクトホール３内のレジスト
層（第Ｓ図で符号３１で示す）のみをエツチング除去し
て、第６図の構造を得る。

なお上記レジスト層４は、層間［２とのエツチングレー
トを自由に変えることができ、従りて上記の如きエツチ
ングが可能な材料から成ればよく、−わゆるレジスト以
外のものでもよいのであって本発明で言うレジスト層と
は、層間膜とのエッチングレートを自由に変化できる材
料から成る層いずれをも含む概念である。

工程■終了後は、熱処理して層間膜２０角部を第６図に
破線で示す如ぐテーパーを付け（あるいは丸め）、これ
Ｋより層間膜２の上に層を積層する場合の段切れを更に
確実に防止するようにできる。層間ＦＩＡ２の材料とし
１比較的加熱溶融し易いものを用いると、上記コンタク
トホール形成後の平坦化だけでなく、このような爾後の
りフローによる段切れ防止が可能となって、有利である
。

〔発明の作用〕

上述のように、本発明の製造方法によれば、コンタクト
ホール３を形成（工程！−）シてから、層間膜２の平坦
化（工１１１１１）を行うので、下地がオーバーエッチ
となってしまうなどの問題は生じない。

即ち前述の如く、層間膜２の平坦化を行ってからコンタ
クトホールを形成するという従来の方法では、コンタク
トホールを層間１［２の薄い所に開ける場合など、コン
タクトホール形成の九めにエツチング手段等を用いるに
際してどうしても下地がオーバーエッチされる傾向にあ
ったが、本発明を採用すれば、コンタクトホールを先き
に形成する結果、この問題を避けることができる。かつ
本゛発明ではほぼ均一な膜厚で層間膜を形成するので、
コンタクトホールをどの位置に設ける場合でも、その深
さ制御が容易である。コンタクトホールを複数設ける場
合も、同じ深さに制御すればよいことから、同様にその
制御が容易である。更に、該層間膜２の上に更に積層す
るに先立ち、リフローして上層の段切れを更に確実に防
止するように構成することもできる。

〔発明の実施例〕

以下、本発明の一実施例について、第２図乃至嬉６図を
参照して説明する。

本実施例における半導体基板１は、シリコン基板である
。図中１１は、該半導体基板に形成され九ロコス領域で
ある。この半導体基板１にはポリシリコンにより下層配
線１ｂが形成されておシ、半導体基板１上には層間８．
２が形成されている。

本例の層間膜２は具体的には絶縁用の層間膜りまり層間
絶縁膜である。層間膜２は、下層配線１ｂの形状を反映
して、凹凸を有している。このため層間膜２　Ｆｉ　、
はぼ均一な厚さの膜で形成されることになる。特に、Ｃ
ｖＤで層間ｇｌ（ｌｂを形成すると、パ下地段差を反映
して図示の如く形成されることが多い。なお本実施例で
は層間膜２として比較的融点の低いＡｍ８Ｇ（ヒ素ガラ
ス）を用いた。勿論Ｐ８Ｇ（リンガラス）や、その他適
宜の材料を用いることができ、層間膜２の材料は用途に
応じて適宜選べばよいのであり、特に限定はない。

この実施例は、本発明を上記のような半導体基板１ｉ用
いてＩＣ乃至Ｌ８Ｉを製造する場合に適用し友ものであ
る。

次に第３図の如く、コンタクトホール３を形成する（工
程ｌ）。これは所望のコンタクトホール３が得られるよ
うにバターニングしたマスクパターンを用いてエッチン
グするなどの、通常の手段を採用して形成できる。層間
膜２には平坦化処理を施していないので、はぼ均一な膜
厚を有しており、従ってその膜厚外だけ層間膜２をエツ
チングスレば、所期の深ざのコンタクトホール３　ｆｔ
ｉルことかできる。所望以上の深さにオーバーエツチン
グされることは防止できる。かつ、万一マスクパターン
がずれていたりしても、層間膜２の厚さ分だけエツチン
グするのであるから、エツチングすべきでない部分まで
除去してしまうことはない。

このように、本発明では平坦化を施す以前に層間膜２に
コンタクトホール３ｔ−形成するので、はぼ均一な膜厚
（同−深さのコンタクトホールを同時間で形成できる程
度に均一であればよい）の層間膜２においてホール形成
を行うことができ、不要なオーバーエッチ等を避は得る
。コンタクトホール形成の九めの制御も容易である。第
３図では異なる２カ所（一方はポリシリコンの下層配線
ｌｂ上、他方は基板ｌ上）Ｋコンタクトホール３を形成
しているが、このように層間膜に複数のコンタクトホー
ルを形成する場合、膜厚が均一であるので、個々に深さ
制御Ｉｌをする必要がなく、コンタクトホール形成時の
制御が容易である。

次に、第４図に示すようにコンタクトホール３内と層間
１！Ｘ２との上にレジスト層４を形成する。

このレジスト層４は、層間膜２とのエツチングレートを
自由に変化できる物質であり、ここでは通常のフォトレ
ジストを使用している。

次に、層間膜２の上に形成されたレジスト層４を、層間
膜２とともにエツチングして、第５図の如く平坦化する
。本例では、工、チックにより平坦化した。具体的には
、プラズマエツチングを用い、０．アッシャ−（ｕｓｈ
＠ｒ　）の手法を採用してレジストを灰化する方法をと
った。

次にコンタクトホール３内のレジスト層のみをエツチン
グ除去して、第６図の構造を得る。

上記の工うＫして、はぼ均一な膜厚の層間膜２の形成後
これにコンタクトホール３ｔ−形成して、その後平坦化
することにより、半導体装置を得ることができる。

本実施例では更に、層間膜２を加熱してこれをリフロー
させ、第６図の破線の如くコンタクトホール３の開口部
分の角を丸めてテーパーを付けた。

この結果、この上に上部層を更に積層しても、その段切
れのおそれを防止できる。ま次間時に、かかるリフロー
により、前の工程で平坦化が充分でなかったとしても、
ここで平坦化を確実に達成できる。前記のとおり本実施
例では層間膜２の材料として低融点のＡｓ５Ｇ　（融点
的８５０℃〜）を用いているので、このリフローが容易
かつ効果的に達成でき、例えば表面の微細な凹凸や粗さ
も平滑にすることができる。

なお当然のことではあるが、本発明は上記実施例のみに
限定されるものではない。

〔発明の効果〕 上述の如く、本発明の半導体装置の製造方法によれば、
コンタクトホール形成後に層間膜の平坦化を行い得る構
成としたので、下地の段差を平坦化して上層配線などの
段切れを防止することがでキ、シかもコンタクトホール
を形成する場合もオーバーエッチその他の不都合が生じ
ず、制御性容易にコンタクトホール形成を行うことがで
きる。

かつ、適切な材料を用いれば、平坦化を一層有効に達成
できる。

【図面の簡単な説明】

第１図は本発明の工程を示す工程説明図である。 第２図乃至第６図は、本発明の一実施例について工程順
に製品の断面図で示し九ものである。 ■・・・コンタクトホール形成工程、　　■・・・レジ
スト層形成工程、　■・・・層間膜及びその上のレジス
ト層のエツチング工程、　■・・・コンタクトホール内
のレジスト層のエッチング工程。 ｌ・・・基板、　　２・・・層間膜、　　３・・・コン
タクトホール、　４・・・レジスト層。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上にほぼ均一な膜厚で形成した層間膜に
   コンタクトホールを形成する工程と、コンタクトホール
   内と層間膜との上にレジ スト層を形成する工程と、 上記層間膜の上に形成されたレジスト層を 該層間膜とともにエッチングする工程と、 上記コンタクトホール内のレジスト層のみ をエッチング除去する工程と から成る半導体装置の製造方法。