JPH0789550B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。特に、半導
体基板上の層間膜に互いに深さの異なる２以上のコンタ
クトホールを形成する場合に、そのコンタクトホール形
成技術を改良した半導体装置の製造方法に関する。

〔発明の概要〕

従来、層間膜を平坦化するとその膜厚が不均一になり、
該膜厚の薄い所にコンタクトホールを形成するとオーバ
ーエッチなどの不都合が生じがちであったが、本発明に
おいては、均一な膜厚の層間膜にまずコンタクトホール
を形成しておき、その後フォトレジスト層を形成した後
にフォトレジスト層とともに層間膜を平坦化することに
よって、マスク工程の増加や段差残りなどの不都合をも
たらすことなく上記問題を解決するものである。

〔従来の技術〕

半導体装置においては配線等の間に層間膜を形成した構
造が用いられるが、配線の段切れを防止するために、層
間膜の平坦化が必要である。即ち下層の配線などの上に
層間膜を形成すると、配線の存在する部分では層間膜が
盛り上がり、その他の部分では低くなって、段差が出来
てしまうが、このまま該層間膜上に上層の配線を形成す
ると、段差の部分で配線が切れてしまうこと、即ちいわ
ゆる段切れが生ずるおそれがある。層間膜が下層の配線
の段差を反映して段差を形成するほか、更に層間膜がオ
ーバーハング形状を呈することがあり、この場合である
と上層に形成する配線の段切れの可能性は更に大きくな
る。

これを防止するため、層間膜の平坦化が行われる。例え
ば、層間膜が加熱溶融し得る材料から成っていれば、こ
れをリフロー（再溶融）して平坦化させたりする。

ところがこのように層間膜を平坦化すると、下地に配線
などがある部分は当然膜厚が薄くなり、その他の部分は
厚くなって、膜厚が不均一になる。配線間の導通をとる
ために層間膜にコンタクトホールを形成しなければなら
ないが、上記のように平坦化した層間膜に一様にコンタ
クトホールを形成すると、膜厚の薄い所のものはどうし
ても過度のエッチング、即ちいわゆるオーバーエッチと
なってしまう。下層に例えばポリシリコン電極などが位
置していると、オーバーエッチにより、コンタクト抵抗
が高くなる場合もある。これは、層間膜に部分的に膜厚
差があって、このため層間膜に２以上の互いに深さの異
なるコンタクトホールを形成しなければならない場合に
は、必ず問題になることである。

層間膜の厚い部分にのみコンタクトホールを形成するよ
うなマスクパターンを構成しても、例えばパターニング
にずれが生じていたりすれば、不必要に深い穴が掘れて
しまうことになる。また層間膜と下地の膜（例えばポリ
シリコン膜）とのエッチングの選択比の差を十分にとれ
ず、この選択比が１い近い条件しかとれなかったりする
と、やはりオーバーエッチにより深い穴が形成される。
最悪の場合には、下層（例えばSiO₂層）までつきぬけが
生じてしまう。

このため、後記詳述する本発明の一実施例を示す第２図
のように、均一な膜厚で層間膜２を形成し、この状態で
第３図のようにコンタクトホール３を形成する技術を採
用することが考えられるが、この場合、従来の考え方で
は平坦化が必ずしも容易ではない。

例えば、特開昭58−96752号公報には、層間膜にコンタ
クトホールを形成した後、ポリイミドを塗布し、層間膜
の最上面が露出するまでエッチングし、その後コンタク
トホール内のポリイミドを選択的にエッチング除去して
平坦化を行う技術が示されている。これは、コンタクト
ホール以外の凹部にポリイミドを埋め込んで段差を解消
する技術であるが、コンタクトホール内のポリイミドを
選択的に除去するためにマスク工程を要して工程増とな
るとともに、層間膜の最上面が露出した所でエッチング
を止めるので、前記したように層間膜の厚さの不均一を
避けるためこれをほぼ均一な膜厚で形成した場合に適用
すると、コンタクトホールの開口が露出しない所が出る
など、用いにくい。即ち、第７図に示したように、段差
を有する下地上にほぼ均一な膜厚で層間膜２を形成し、
コンタクトホール3a,3b形成後ポリイミド膜４′を形成
し、これを層間膜２の最上面までエッチングすると第８
図のようになり、一方のコンタクトホール3a（図の左の
コンタクトホール）は丁度開口が露出するが、他方のコ
ンタクトホール3b（図の右のコンタクトホール）は、ポ
リイミド膜４′に深く埋まった形になってしまう。これ
をマスク工程を用いて、コンタクトホール3a,3b内のポ
リイミドのみを選択的に除去しようとしても、マスク合
わせのずれも考慮すれば第９図のようになってしまい、
段差は解消されず、平坦化にとっては却って不利にな
る。なお第７図ないし第９図中、１は基板であり、1aは
LOCOS領域、1bは下層配線層等凹凸をもたらすものであ
り、これらが段差を形成している。

半導体技術の分野にあっては、VLSI,ULSIと素子の集積
度が更に高まっており、これにつれて配線の段切れを防
止するために、上記層間膜の平坦化は一層必要性を増し
ている。この結果、平坦化に伴う上記コンタクトホール
形成時における問題も一層重要になり、その抜本的な解
決が望まれている。

〔問題点を解決する技術的手段〕

本発明は、半導体基板上の層間膜に互いに深さの異なる
２以上のコンタクトホールを形成して成る半導体の製造
方法であって、本発明においては、第１図に示すよう
に、半導体基板上にほぼ均一な膜厚で形成した無機系材
料から成る層間膜に２以上のコンタクトホールを形成す
る工程Ｉと、 コンタクトホール内と層間絶縁膜との上に有機系材料か
ら成るフォトレジスト層を形成する工程IIと、 上記層間絶縁膜の上に形成されたフォトレジスト層を該
層間絶縁膜ともにエッチングして平坦化することにより
互いに深さの異なるコンタクトホールとする工程III
と、 上記コンタクトホール内のフォトレジスト層を選択的に
除去する工程IVとを備えて半導体装置を製造することに
よって、上記目的を達成するものである。

本発明の構成につき、後記詳述する本発明の一実施例を
示す第２図乃至第６図の例示を参照して述べると次のと
おりである。

まずあらかじめ第２図のように半導体基板１上にほぼ均
一な膜厚で層間膜２を形成しておく。この層間膜２に、
工程Ｉにおいて、第３図に例示のように２以上のコンタ
クトホール３（図示例では２つのコンタクトホール）を
形成する。

次いで工程IIで、該コンタクトホール３内と、層間膜２
との上に、フォトレジスト層４を形成し、第４図の状態
にする。

工程IIIにおいて、上記層間膜２の上に形成されたフォ
トレジスト層４を、該層間膜２とともにエッチングす
る。つまり、フォトレジスト層４をエッチングするので
あるが、このときに層間膜２も一部エッチングする。こ
れにより第５図の如き平坦化構造とするとともに、互い
に深さの異なるコンタクトホール3,3とする。

次に工程IVにおいて、コンタクトホール３内のレジスト
層（第５図で符号31で示す）のみを選択的に除去して、
第６図の構造を得る。

なお上記レジスト層４は、有機系材料から成るフォトレ
ジストであり、層間膜２とのエッチングレートを自由に
変えることができる。

工程IV終了後は、図示例にあっては熱処理して層間膜２
をリフローさせる。これによって例えば角部を第６図に
破線で示す如くテーパーを付け（あるいは丸め）、これ
により層間膜２の上に層を積層する場合の段切れを更に
確実に防止するようにできる。層間膜２の材料として比
較的加熱溶融し易いものを用いると、上記コンタクトホ
ール形成後の平坦化だけでなく、このような爾後のリフ
ローによる段切れ防止が可能となって、有利である。

〔発明の作用〕

上述のように、本発明の製造方法によれば、コンタクト
ホール３を形成（工程Ｉ）してから、層間膜２の平坦化
（工程III）を行うので、下地がオーバーエッチとなっ
てしまうなどの問題は生じない。

即ち前述の如く、層間膜２の平坦化を行ってからコンタ
クトホールを形成するという従来の方法では、互いに深
さの異なる２以上のコンタクトホールを有する構造にあ
っては、深さの小さいコンタクトホール形成のために、
コンタクトホールを層間膜２の薄い所に開ける場合な
ど、コンタクトホール形成のためにエッチング手段等を
用いるに際してどうしても下地がオーバーエッチされる
傾向にあったが、本発明を採用すれば、コンタクトホー
ルを先きに形成する結果、この問題を避けることができ
る。かつ本発明ではほぼ均一な膜厚で層間膜を形成する
ので、コンタクトホールをどの位置に設ける場合でも、
その深さ制御が容易であって、コンタクトホールを複数
設ける際、同じ深さに制御すればよいことから、同様に
その制御が容易である。更に、このようにほぼ均一な膜
厚で層間膜を形成しても、その後のフォトレジストと層
間膜とのエッチングにより段差は確実に平坦化され、段
差残りの生じるおそれはない。コンタクトホール内のレ
ジスト除去も、マスク工程を用いる必要なくこれを容易
に選択的に除去できる。また、該層間膜２の上に更に積
層を行うに先立ち、層間膜をリフローするように構成す
れば、更に上層の段切れを更に確実に防止できる。

〔発明の実施例〕 以下、本発明の一実施例について、第２図乃至第６図を
参照して説明する。

本実施例における半導体基板１は、シリコン基板であ
る。図中1aは、該半導体基板に形成されたロコス領域で
ある。この半導体基板１にはポリシリコンにより下層配
線1bが形成されており、半導体基板１上には層間膜２が
形成されている。本例の層間膜２は具体的には絶縁用の
層間膜つまり層間絶縁膜である。層間膜２は、下層配線
1bの形状を反映して、凹凸を有している。このため層間
膜２は、ほぼ均一な厚さの膜で形成されることになる。
特に、CVDで層間膜２を形成すると、下地段差を反映し
て図示の如く形成されることが多い。なお本実施例では
層間膜２として、無機系材料の内、リフロー可能で、し
かも比較的融点の低いAsSG（ヒ素ガラス）を用いた。勿
論PSG（リンガラス）や、その他適宜の無機系材料を用
いることができ、層間膜２の材料は用途に応じて適宜選
べばよい。

この実施例は、本発明を上記のような半導体基板１を用
いてIC乃至LSIを製造する場合に適用したものである。

次に第３図の如く、２以上の（ここでは２つの）コンタ
クトホール３を形成する（工程Ｉ）。これは所望のコン
タクトホール３が得られるようにパターニングしたマス
クパターンを用いてエッチングするなどの、通常の手段
を採用して形成できる。層間膜２には平坦化処理を施し
ていないので、ほぼ均一な膜厚を有しており、従ってそ
の膜厚分だけ層間膜２をエッチングすれば、所期の深さ
のコンタクトホール３を得ることができる。所望以上の
深さにオーバーエッチされることは防止できる。かつ、
万一マスクパターンがずれていたりしても、層間膜２の
厚さ分だけエッチングするのであるから、エッチングす
べきでない部分まで除去してしまうことはない。

このように、本発明では平坦化を施す以前に層間膜２に
コンタクトホール３を形成するので、ほぼ均一な膜厚
（同一深さのコンタクトホールを同時間で形成できる程
度に均一であればよい）の層間膜２においてホール形成
を行うことができ、不要なオーバーエッチ等を避け得
る。コンタクトホール形成のための制御も容易である。
第３図では異なる２カ所（一方はポリシリコンの下層配
線1b上、他方は基板１上）にコンタクトホール３を形成
しているが、このように層間膜に複数のコンタクトホー
ルを形成する場合、膜厚が均一であるので、個々に深さ
制御をする必要がなく、コンタクトホール形成時の制御
が容易である。

次に、第４図に示すようにコンタクトホール３内外層間
膜２との上にフォトレジスト層４を形成する。このフォ
トレジスト層は、有機系の物質であり、ここでは通常の
フォトレジストを使用している。

次に、層間膜２の上に形成されたフォトレジスト層４
を、層間膜２とともにエッチングして、第５図の如く平
坦化する。本例では、RIE等のエッチングにより平坦化
した。これにより、互いに深さの異なるコンタクトホー
ル3,3が所望のとおり得られる。

次にコンタクトホール３内のレジスト層のみをエッチン
グ除去して、第６図の構造を得る。具体的には、O₂アッ
シングの手法を採用してレジストを灰化する方法をとっ
た。これにより、特にマスク工程を要さずに、コンタク
トホール３内のフォトレジスト層31のみを選択的に除去
することができる。

本実施例では上記のようにして、ほぼ均一な膜厚の層間
膜２の形成後これにコンタクトホール３を形成して、そ
の後平坦化することにより、段切れやオーバーエッチな
どの不都合なく、半導体装置を得ることができる。

本実施例では更に、層間膜２を加熱してこれをリフロー
させ、第６図の破線の如くコンタクトホール３の開口部
分の角を丸めてテーパーを付けた。この結果、この上に
上部層を更に積層しても、その段切れのおそれを一層確
実に防止できる。また同時に、かかるリフローにより、
前の工程で平坦化が充分でなかったとしても、ここで平
坦化を確実に達成できる。前記のとおり本実施例では層
間膜２の材料として低融点のAsSG（融点約850℃〜）を
用いているので、このリフローが容易かつ効果的に達成
でき、例えば表面の微細な凹凸や粗さも平滑にすること
ができる。

なお当然のことではあるが、本発明は上記実施例のみに
限定されるものではない。

〔発明の効果〕

上述の如く、本発明の半導体装置の構造方法によれば、
コンタクトホール形成後に層間膜の平坦化を行い得る構
成としたので、下地の段差を平坦化して上層配線などの
段切れを防止することができ、しかも互いに深さの異な
る２以上のコンタクトホールを形成するにも拘らず、オ
ーバーエッチその他の不都合が生じず、制御性容易にコ
ンタクトホール形成を行うことができる。かつ、マスク
工程の増加を必ずしも要さない。段差残りなどの不都合
をももたらさず、平坦化を有効に達成できる。

【図面の簡単な説明】

第１図は本発明の工程を示す工程説明図である。第２図
乃至第６図は、本発明の一実施例について工程順に製品
の断面図で示したものである。第７図乃至第９図は、従
来技術の問題点を説明する図である。 Ｉ……コンタクトホール形成工程、 II……レジスト層形成工程、 III……層間膜及びその上のレジスト層のエッチング工
程、 IV……コンタクトホール内のレジスト層の除去工程、 １……基板、 ２……層間膜、 ３……コンタクトホール、 ４……フォトレジスト層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板上の層間膜に互いに深さの異な
   る２以上のコンタクトホールを形成して成る半導体装置
   の製造方法であって、 半導体基板上にほぼ均一な膜厚で形成した無機系材料か
   ら成る層間膜に２以上のコンタクトホールを形成する工
   程と、 コンタクトホール内と層間膜との上に有機系材料から成
   るフォトレジスト層を形成する工程と、 上記層間膜の上に形成されたフォトレジスト層を該層間
   膜とともにエッチングして平坦化することにより互いに
   深さの異なるコンタクトホールとする工程と、 上記コンタクトホール内のフォトレジスト層を選択的に
   除去する工程と を備えて成る半導体装置の製造方法。