JP2547845B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2547845B2 JP2547845B2 JP1101554A JP10155489A JP2547845B2 JP 2547845 B2 JP2547845 B2 JP 2547845B2 JP 1101554 A JP1101554 A JP 1101554A JP 10155489 A JP10155489 A JP 10155489A JP 2547845 B2 JP2547845 B2 JP 2547845B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特に、微細
で高密度なLSIの多層配線の形成において、凹凸のある
下地上に絶縁膜の表面を完全に平坦に形成するのに好適
な技術に関するものである。
で高密度なLSIの多層配線の形成において、凹凸のある
下地上に絶縁膜の表面を完全に平坦に形成するのに好適
な技術に関するものである。
高密度な集積回路を実現するためには、多層配線技術
が不可欠である。さらに、多層配線を形成するには、絶
縁膜の表面を完全に平坦化する技術の確立が急務であ
る。これまでにいくつかの絶縁膜の平坦化技術が考案、
開発されてきた。しかし、これまでに開発された技術
は、小さいパターン上の平坦化は可能であるが、大きい
パターン上の平坦化を同時に行うことが不可能であり、
その結果、第４図に示すように、小さいパターン上と大
きいパターン上での絶縁膜の厚さが異なり、次のスルー
ホールのエッチング加工時に異なる深さのスルーホール
を加工しなければならない。異なる深さをエッチング加
工する場合、浅いスルーホール底部の電極の表面にダメ
ージを与えることやオーバーエッチのために浅いスルー
ホールにサイドエッチが入るなどプロセスとして非常に
困難である。また、異なる深さのスルーホールが加工で
きた場合でも、次のメタルを埋め込むプロセスは、穴の
深さが異なるために非常に困難である。一方、大きいパ
ターンを平坦化するために、幾つかの平坦化法を組み合
わせる方法が考えられた。ここで、今までに考案された
平坦化法について説明する。主な平坦化法として、１）
リフトオフ法、２）有機および無機樹脂塗布法、３）エ
ッチバック法、４）バイアススパタ法、５）バイアスEC
R（エレクトロン サイクロトロン レゾナンス）法、
がある。
が不可欠である。さらに、多層配線を形成するには、絶
縁膜の表面を完全に平坦化する技術の確立が急務であ
る。これまでにいくつかの絶縁膜の平坦化技術が考案、
開発されてきた。しかし、これまでに開発された技術
は、小さいパターン上の平坦化は可能であるが、大きい
パターン上の平坦化を同時に行うことが不可能であり、
その結果、第４図に示すように、小さいパターン上と大
きいパターン上での絶縁膜の厚さが異なり、次のスルー
ホールのエッチング加工時に異なる深さのスルーホール
を加工しなければならない。異なる深さをエッチング加
工する場合、浅いスルーホール底部の電極の表面にダメ
ージを与えることやオーバーエッチのために浅いスルー
ホールにサイドエッチが入るなどプロセスとして非常に
困難である。また、異なる深さのスルーホールが加工で
きた場合でも、次のメタルを埋め込むプロセスは、穴の
深さが異なるために非常に困難である。一方、大きいパ
ターンを平坦化するために、幾つかの平坦化法を組み合
わせる方法が考えられた。ここで、今までに考案された
平坦化法について説明する。主な平坦化法として、１）
リフトオフ法、２）有機および無機樹脂塗布法、３）エ
ッチバック法、４）バイアススパタ法、５）バイアスEC
R（エレクトロン サイクロトロン レゾナンス）法、
がある。
まず、リフトオフ法では、大きいパターンほどリフト
オフ残りが発生しやすいことおよび狭いサブミクロンの
線間に絶縁膜を堆積できないために平坦化できないとい
う欠点があった。次に、樹脂塗布方法とエッチバック法
では、大きいパターン上と微細なパターンが密集してい
る所では、塗布したレジストの段差が直接残るために完
全な平坦化を行うのは不可能であった。また、サブミク
ロン配線の平坦化法として考案されたバイアススパッタ
法とバイアスECR法は、傾斜面の方が平坦面よりもエッ
チング速度が速いことを利用した平坦化法であり、この
原理だけで平坦化を行うとパターンが小さいところでの
平坦化は可能であるが、大きいパターン上での平坦化に
は長時間を必要とし、スループットが遅い等の問題があ
った。さらに、これらの問題を解決するために、第５図
に示すように、バイアススパッタ法とエッチバック法と
の組合せを行い、完全に平坦化することが試みられた
が、エッチバック法を使う限り、大きいパターン上と微
細なパターンが密集した所での段差を解消することは不
可能である。
オフ残りが発生しやすいことおよび狭いサブミクロンの
線間に絶縁膜を堆積できないために平坦化できないとい
う欠点があった。次に、樹脂塗布方法とエッチバック法
では、大きいパターン上と微細なパターンが密集してい
る所では、塗布したレジストの段差が直接残るために完
全な平坦化を行うのは不可能であった。また、サブミク
ロン配線の平坦化法として考案されたバイアススパッタ
法とバイアスECR法は、傾斜面の方が平坦面よりもエッ
チング速度が速いことを利用した平坦化法であり、この
原理だけで平坦化を行うとパターンが小さいところでの
平坦化は可能であるが、大きいパターン上での平坦化に
は長時間を必要とし、スループットが遅い等の問題があ
った。さらに、これらの問題を解決するために、第５図
に示すように、バイアススパッタ法とエッチバック法と
の組合せを行い、完全に平坦化することが試みられた
が、エッチバック法を使う限り、大きいパターン上と微
細なパターンが密集した所での段差を解消することは不
可能である。
以上述べたように、大きいパターン上と微細パターン
上とを両方共に完全に平坦化することはこれまでの技術
では、不可能であった。
上とを両方共に完全に平坦化することはこれまでの技術
では、不可能であった。
本発明の目的は、大きいパターン上と微細パターン上
とを両方共に完全に平坦化することを実現する半導体装
置の製造方法を提供することにある。
とを両方共に完全に平坦化することを実現する半導体装
置の製造方法を提供することにある。
上記の課題を解決するために、本発明の半導体装置の
製造方法は、微細パターンの狭い配線間を絶縁膜で埋め
込んだ後に、平坦化されていない大きいパターン上の絶
縁膜に対して、大きいパターンよりも狭い幅の溝レジス
トパターンを形成し、この溝パターン領域の絶縁膜を下
地電極の膜厚分だけエッチング除去すると同時に、従来
の製造法にはない絶縁膜の突起を作製する工程と、次
に、大パターン上の小さい突起として残った絶縁膜上に
レジストの塗布を行った後にレジストと絶縁膜をエッチ
バックし、絶縁膜の表面を平坦化すること、あるいは、
エッチバックの代わりにレジスト塗布工程でレジストの
代わりに樹脂を塗布して平坦化することを特徴とする。
従来の技術とは、微細パターン上および大パターン上の
絶縁膜の表面が平坦化されると同時にそれぞれの絶縁膜
の膜厚が同じになるという点で大きく異なる。
製造方法は、微細パターンの狭い配線間を絶縁膜で埋め
込んだ後に、平坦化されていない大きいパターン上の絶
縁膜に対して、大きいパターンよりも狭い幅の溝レジス
トパターンを形成し、この溝パターン領域の絶縁膜を下
地電極の膜厚分だけエッチング除去すると同時に、従来
の製造法にはない絶縁膜の突起を作製する工程と、次
に、大パターン上の小さい突起として残った絶縁膜上に
レジストの塗布を行った後にレジストと絶縁膜をエッチ
バックし、絶縁膜の表面を平坦化すること、あるいは、
エッチバックの代わりにレジスト塗布工程でレジストの
代わりに樹脂を塗布して平坦化することを特徴とする。
従来の技術とは、微細パターン上および大パターン上の
絶縁膜の表面が平坦化されると同時にそれぞれの絶縁膜
の膜厚が同じになるという点で大きく異なる。
本発明では、大きいパターンの電極配線上の断面が台
形状の絶縁膜をエッチングして大きい電極配線上の絶縁
膜を、微細パターンの電極配線上の絶縁膜の大きさと同
じくらい小さくできるで、絶縁膜の表面を平坦にするこ
とができる。
形状の絶縁膜をエッチングして大きい電極配線上の絶縁
膜を、微細パターンの電極配線上の絶縁膜の大きさと同
じくらい小さくできるで、絶縁膜の表面を平坦にするこ
とができる。
第１図は、本発明の第１の実施例を示すものである。
第１図（ａ）は、半導体基板１上に電極配線２を形成し
たものである。本実施例では、電極配線として、A1をス
パッタ法で5000Å堆積し、さらに、リソグラフィ工程と
ドライエッチング工程により形成したものである。第１
図（ｂ）は、微細な配線間に絶縁膜３を埋め込むと同時
に、電極配線２上に絶縁膜３を堆積したものである。絶
縁膜３の堆積法として、TEOSを用いたCVD法、光CVD法、
樹脂塗布法、バイアスECR法等があるが、本実施例で
は、バイアスECR法により絶縁膜３としてSiO2を堆積し
たものである。ここで、バイアスECR法とは、10-5−10
-3Torrの低ガス圧において電子サイクロトロン共鳴法
（共鳴条件：マイクロ波周波数2.45GHZ、磁場強度875Ga
uss）により膜形成に必要なプラズマを生成し、試料基
板ホルダーにrfバイアスを印加しながら膜堆積を行う方
法である。その特徴は、堆積粒子試料基板に対して垂直
に入射するために、アスペクト（配線の膜厚／配線間
隔）の高いサブミクロン配線の狭い線間に絶縁膜を埋め
込み堆積し、さらに、平坦化を行うことが可能である。
第３図にバイアスECR法の優れた埋め込み特性を示す。
比較のために、スパッタリング法の埋め込み特性を示
す。図の横軸は、アスペクト比であり、Si段差の溝深さ
を溝幅で割った値である。縦軸は埋め込み比であり、溝
底部でのSiO2堆積膜厚を平坦部での堆積膜厚で割った値
である。図より、スパッタリング法では、アスペクト比
1.0で埋め込み比0.6程度であり、それ以上のアスペクト
比では、埋め込みを期待できないことがわかる。一方、
バイアスECR法では、アクペクト比が3.5でも埋め込み比
0.8以上を示し、アスペクト比3.0以上の配線に対して使
用できることを示している。本実施例では、膜堆積条件
として、シランガス流量20sccm、酸素ガス流量20sccm、
マイクロ波パワー400w、rfパワー100wのもとに、平坦面
堆積速度600Å/minでSiO2を約10000Å堆積した。従っ
て、電極配線上に台形状の絶縁膜が残る。次に、第１図
（ｃ）は、大きい配線上の台形状の絶縁膜をエッチング
する工程である。本実施例では、レジスト４を1.0μｍ
塗布したのちに、露光工程により大きいパターンよりも
小さく、かつ、台形状の絶縁膜パターンよりも小さいパ
ターンを形成したものである。ここで、本発明の特徴と
して、第１図（ｃ）に示すように、レジストパターンが
大きくずれていてもプロセスにおいて問題はない。従っ
て、本発明は、正確な合わせを必要とするリソグラフィ
工程を必要としない大きな特徴を有する。これまで平坦
化するために、リソグラフィ工程を使ったいくつかの平
坦化方法があった。第６図は、リソグラフィ工程を使っ
た従来の代表的な平坦化法である。第６図（ａ）は、電
極配線２上に絶縁膜３を堆積し、電極配線２上の凸状の
絶縁膜５周囲にレジストパターン４をリソグラフィ工程
によって形成したものである。第６図（ｂ）は、凸状の
絶縁膜５をエッチングしたものである。さらに、第６図
（ｃ）は、レジストを除去したものであり、絶縁膜表面
が平坦化されていることがわかる。しかし、本方法は、
第６図（ａ）の工程で凸状の絶縁膜の周囲に正確にレジ
ストパターンを合わせ良く形成しなければならない。仮
に、合わせが悪いと凸状の絶縁膜５以外の絶縁膜がエッ
チングされ平坦化を実現できない。一方、本発明は、厳
しい合わせが精度を必要としない。第１図（ｄ）は、大
きいパターン上の絶縁膜をエッチングによりくり抜いた
工程である。本工程は、積極的に突起状の絶縁膜を形成
するものであり、この考え方は従来の方法にはなかった
ことである。絶縁膜のエッチングは、電極配線の膜厚分
だけ行う。その結果、ＡとＢの高さを同じにすることが
容易に行える特徴がある。エッチングした後、レジスト
を除去することにより、大きいパターン上に突起状の絶
縁膜５−１、５−２が残る。本実施例のエッチングは、
平行平板型エッチング装置で行った。エッチング条件
は、CHF3＋O2の混合ガスでガス圧50mTorr、エッチング
レート400Å/min、均一性±5.0％であり、エッチング量
は5000Åであった。第１図（ｅ）、（ｆ）は、レジスト
を塗布した後に絶縁膜とレジストをエッチバックして平
坦化した工程である。本実施例では、レジストを1.0μ
ｍ塗布し、平行平板エッチング装置を用い、CHF3と酸素
混合ガス雰囲気でエッチバックし平坦な構造を実現した
ものであり、パターン上の絶縁膜の突起はエッチング除
去され、絶縁膜の表面が完全に平坦化される。本発明の
特徴は、第１図（ｄ）の工程で、小さな突起パターンを
積極的に作製することにより、レジストを塗布した場合
に、第５図（ｃ）の形状になることがなく、さらに、エ
ッチバックしても第５図（ｄ）に示すように段差が生じ
ることはない。
第１図（ａ）は、半導体基板１上に電極配線２を形成し
たものである。本実施例では、電極配線として、A1をス
パッタ法で5000Å堆積し、さらに、リソグラフィ工程と
ドライエッチング工程により形成したものである。第１
図（ｂ）は、微細な配線間に絶縁膜３を埋め込むと同時
に、電極配線２上に絶縁膜３を堆積したものである。絶
縁膜３の堆積法として、TEOSを用いたCVD法、光CVD法、
樹脂塗布法、バイアスECR法等があるが、本実施例で
は、バイアスECR法により絶縁膜３としてSiO2を堆積し
たものである。ここで、バイアスECR法とは、10-5−10
-3Torrの低ガス圧において電子サイクロトロン共鳴法
（共鳴条件：マイクロ波周波数2.45GHZ、磁場強度875Ga
uss）により膜形成に必要なプラズマを生成し、試料基
板ホルダーにrfバイアスを印加しながら膜堆積を行う方
法である。その特徴は、堆積粒子試料基板に対して垂直
に入射するために、アスペクト（配線の膜厚／配線間
隔）の高いサブミクロン配線の狭い線間に絶縁膜を埋め
込み堆積し、さらに、平坦化を行うことが可能である。
第３図にバイアスECR法の優れた埋め込み特性を示す。
比較のために、スパッタリング法の埋め込み特性を示
す。図の横軸は、アスペクト比であり、Si段差の溝深さ
を溝幅で割った値である。縦軸は埋め込み比であり、溝
底部でのSiO2堆積膜厚を平坦部での堆積膜厚で割った値
である。図より、スパッタリング法では、アスペクト比
1.0で埋め込み比0.6程度であり、それ以上のアスペクト
比では、埋め込みを期待できないことがわかる。一方、
バイアスECR法では、アクペクト比が3.5でも埋め込み比
0.8以上を示し、アスペクト比3.0以上の配線に対して使
用できることを示している。本実施例では、膜堆積条件
として、シランガス流量20sccm、酸素ガス流量20sccm、
マイクロ波パワー400w、rfパワー100wのもとに、平坦面
堆積速度600Å/minでSiO2を約10000Å堆積した。従っ
て、電極配線上に台形状の絶縁膜が残る。次に、第１図
（ｃ）は、大きい配線上の台形状の絶縁膜をエッチング
する工程である。本実施例では、レジスト４を1.0μｍ
塗布したのちに、露光工程により大きいパターンよりも
小さく、かつ、台形状の絶縁膜パターンよりも小さいパ
ターンを形成したものである。ここで、本発明の特徴と
して、第１図（ｃ）に示すように、レジストパターンが
大きくずれていてもプロセスにおいて問題はない。従っ
て、本発明は、正確な合わせを必要とするリソグラフィ
工程を必要としない大きな特徴を有する。これまで平坦
化するために、リソグラフィ工程を使ったいくつかの平
坦化方法があった。第６図は、リソグラフィ工程を使っ
た従来の代表的な平坦化法である。第６図（ａ）は、電
極配線２上に絶縁膜３を堆積し、電極配線２上の凸状の
絶縁膜５周囲にレジストパターン４をリソグラフィ工程
によって形成したものである。第６図（ｂ）は、凸状の
絶縁膜５をエッチングしたものである。さらに、第６図
（ｃ）は、レジストを除去したものであり、絶縁膜表面
が平坦化されていることがわかる。しかし、本方法は、
第６図（ａ）の工程で凸状の絶縁膜の周囲に正確にレジ
ストパターンを合わせ良く形成しなければならない。仮
に、合わせが悪いと凸状の絶縁膜５以外の絶縁膜がエッ
チングされ平坦化を実現できない。一方、本発明は、厳
しい合わせが精度を必要としない。第１図（ｄ）は、大
きいパターン上の絶縁膜をエッチングによりくり抜いた
工程である。本工程は、積極的に突起状の絶縁膜を形成
するものであり、この考え方は従来の方法にはなかった
ことである。絶縁膜のエッチングは、電極配線の膜厚分
だけ行う。その結果、ＡとＢの高さを同じにすることが
容易に行える特徴がある。エッチングした後、レジスト
を除去することにより、大きいパターン上に突起状の絶
縁膜５−１、５−２が残る。本実施例のエッチングは、
平行平板型エッチング装置で行った。エッチング条件
は、CHF3＋O2の混合ガスでガス圧50mTorr、エッチング
レート400Å/min、均一性±5.0％であり、エッチング量
は5000Åであった。第１図（ｅ）、（ｆ）は、レジスト
を塗布した後に絶縁膜とレジストをエッチバックして平
坦化した工程である。本実施例では、レジストを1.0μ
ｍ塗布し、平行平板エッチング装置を用い、CHF3と酸素
混合ガス雰囲気でエッチバックし平坦な構造を実現した
ものであり、パターン上の絶縁膜の突起はエッチング除
去され、絶縁膜の表面が完全に平坦化される。本発明の
特徴は、第１図（ｄ）の工程で、小さな突起パターンを
積極的に作製することにより、レジストを塗布した場合
に、第５図（ｃ）の形状になることがなく、さらに、エ
ッチバックしても第５図（ｄ）に示すように段差が生じ
ることはない。
以上説明したように、本実施例では、平坦化構造を容
易に実現できる。また、マスク作製時に簡単なデータ処
理によりくりぬきパターンを作成できるので、回路設計
サイドに負担をかけることなく半導体装置を容易に実現
できるという特徴を有する。従って、本実施例では、
（１）リソグラフィ工程では、ラフな合わせ精度よく、
また、エッチング工程も容易なため、プロセスが非常に
容易である、（２）平坦化時の絶縁膜表面の平坦性を容
易に確保できる、（３）くりぬくためのマスクパターン
作成が容易である、等の特徴を有する。
易に実現できる。また、マスク作製時に簡単なデータ処
理によりくりぬきパターンを作成できるので、回路設計
サイドに負担をかけることなく半導体装置を容易に実現
できるという特徴を有する。従って、本実施例では、
（１）リソグラフィ工程では、ラフな合わせ精度よく、
また、エッチング工程も容易なため、プロセスが非常に
容易である、（２）平坦化時の絶縁膜表面の平坦性を容
易に確保できる、（３）くりぬくためのマスクパターン
作成が容易である、等の特徴を有する。
次に、第２図に本発明の第２の実施例を示す。第２の
実施例の、第２図（ａ）から（ｄ）までは、第１図
（ａ）から（ｄ）までの工程と同じである。第２図
（ｅ）は、樹脂を回転塗布し、ベーキングし、平坦化を
おこなったものである。本実施例では、ボリイミドを塗
布し300℃でベーキングして平坦化した。本発明の特徴
は、樹脂を塗布した時に絶縁膜の表面のパターンにおい
て大きいパターンがなく小さいパターンのみであるため
塗布した表面に段差が生じることなく平坦化を実現でき
る。
実施例の、第２図（ａ）から（ｄ）までは、第１図
（ａ）から（ｄ）までの工程と同じである。第２図
（ｅ）は、樹脂を回転塗布し、ベーキングし、平坦化を
おこなったものである。本実施例では、ボリイミドを塗
布し300℃でベーキングして平坦化した。本発明の特徴
は、樹脂を塗布した時に絶縁膜の表面のパターンにおい
て大きいパターンがなく小さいパターンのみであるため
塗布した表面に段差が生じることなく平坦化を実現でき
る。
以上説明したように、本発明は、大パターンも微細パ
ターンもすべてのパターンを平坦化することができ、以
下の利点がある。
ターンもすべてのパターンを平坦化することができ、以
下の利点がある。
プロセスにおいて、容易にくりぬきパターンを作製す
ることができ、従来の制約条件の厳しいプロセスと違っ
て安定したプロセスを実行できる。
ることができ、従来の制約条件の厳しいプロセスと違っ
て安定したプロセスを実行できる。
くりぬきパターンのマスクは、データの変換のみでよ
く、禁止ルールが極めて緩いので回路設計サイドに対す
る負荷が少ない。
く、禁止ルールが極めて緩いので回路設計サイドに対す
る負荷が少ない。
第１図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法の第１の実施例を示す工程断面図、第２図（ａ）〜
（ｅ）は、本発明の半導体装置の製造方法の第２の実施
例を示す工程断面図、第３図は、バイアスECR法のSiO2
埋め込み特性を示す、第４図は、大きいパターンを平坦
化できないを示す従来方法の例を示す断面図、第５図
（ａ）〜（ｄ）、および第６図（ａ）〜（ｃ）は、それ
ぞれ従来の平坦化法の例を示す工程断面図である。 １……半導体基板、２……電極配線 ３……絶縁膜、４……レジスト ５、５−１、５−２……突起状の絶縁膜 ６……樹脂
法の第１の実施例を示す工程断面図、第２図（ａ）〜
（ｅ）は、本発明の半導体装置の製造方法の第２の実施
例を示す工程断面図、第３図は、バイアスECR法のSiO2
埋め込み特性を示す、第４図は、大きいパターンを平坦
化できないを示す従来方法の例を示す断面図、第５図
（ａ）〜（ｄ）、および第６図（ａ）〜（ｃ）は、それ
ぞれ従来の平坦化法の例を示す工程断面図である。 １……半導体基板、２……電極配線 ３……絶縁膜、４……レジスト ５、５−１、５−２……突起状の絶縁膜 ６……樹脂
Claims (2)
- 【請求項１】半導体基板上に第１のパターンと該第１の
パターンより幅の大きい第２のパターンを含む電極配線
を形成する工程と、該電極配線上に絶縁膜を堆積する工
程と、該絶縁膜上にレジストを塗布し、ホトリソグラフ
ィ工程により上記第２のパターンの上記電極配線上の断
面が台形状の上記絶縁膜上に当該絶縁膜の幅より小さな
幅の溝レジストパターンを形成する工程と、該溝レジス
トパターンを有するレジストをマスクとして上記絶縁膜
をエッチングした後、該レジストを除去する工程と、上
記電極配線上に残った凸状の上記絶縁膜上にレジストを
塗布する工程と、該レジストと上記絶縁膜とをエッチン
グする工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】半導体基板上に第１のパターンと該第１の
パターンより幅の大きい第２のパターンを含む電極配線
を形成する工程と、該電極配線上に第１の絶縁膜を堆積
する工程と、該絶縁膜上にレジストを塗布し、ホトリソ
グラフィ工程により上記第２のパターンの上記電極配線
上の断面が台形状の上記絶縁膜上に当該絶縁膜の幅より
小さな幅の溝レジストパターンを形成する工程と、該溝
レジストパターンを有するレジストをマスクとして上記
絶縁膜をエッチングした後、該レジストを除去する工程
と、上記電極配線上に残った凸状の上記絶縁膜上に第２
の絶縁膜として樹脂を塗布する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101554A JP2547845B2 (ja) | 1989-04-24 | 1989-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101554A JP2547845B2 (ja) | 1989-04-24 | 1989-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281735A JPH02281735A (ja) | 1990-11-19 |
| JP2547845B2 true JP2547845B2 (ja) | 1996-10-23 |
Family
ID=14303641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101554A Expired - Fee Related JP2547845B2 (ja) | 1989-04-24 | 1989-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2547845B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197846A (ja) * | 1982-05-14 | 1983-11-17 | Oki Electric Ind Co Ltd | 多層配線構造体の製造方法 |
| JPH0789550B2 (ja) * | 1985-07-22 | 1995-09-27 | ソニー株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-04-24 JP JP1101554A patent/JP2547845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281735A (ja) | 1990-11-19 |
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