JP4540847B2 - 高密度プラズマシステムを用いた半導体デバイスの平坦化方法 - Google Patents
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Description
【０００１】
（技術分野）
本発明は、一般に、半導体デバイスの製造に関する。さらに詳細には、本発明は、高密度プラズマシステムを用いて半導体デバイス上の材料層を平坦化する方法に関する。
【０００２】
（背景技術）
半導体回路でのデバイスの高密度化に伴い、半導体回路の製造がますます複雑になっている。回路の密度が高いと、メタル配線や特徴部（feature)の間隔を狭くして、さらに材料と構造を多層化し、すべてをミクロンまたはサブミクロンで処理する必要が生じる。層の表面は、一般に下層に実質的に合う外形をもつことになる。前の構造および層は、凹凸状の高さ、谷等の領域をもつ表面外形を作り出す。多層になるにつれ、凹凸がよりはっきりとしてくる。このような外形は、リソグラフィに必要な微細パターンの分解能や焦点深度制限、膜の堆積、配線のエッチング、全体的な歩留り、さらには集積回路の特性に悪影響を及ぼす。従って、このような表面の外形の凹凸を最小限に抑えるように層を平坦化することが望まれる。
【０００３】
平坦化とは、ウェーハ上に滑らかで平坦な層を作り出すために用いるプロセスである。多層メタル配線からなる半導体の製造に必要な平坦化には２つのタイプのものがあり、すなわち、局所的平坦化と大域的平坦化である。局所的平坦化は、高密度の配線メタルアレイに堆積した誘電体膜または層を平坦化することを含む。大域的平坦化は、全ウェーハにある誘電体層を平坦化する場合のものである。
【０００４】
大域的平坦化では、化学的機械研磨（ＣＭＰ）が最も広く用いられている平坦化技術であり、研磨パッドをウェーハに当てて擦り表面層を研摩する。研摩パッドは、平坦化を促すための研摩材スラリー溶液で浸されたものであることが多い。広く使用されているスラリーは、水性ＫＯＨ溶液中のコロイドシリカである。ＣＭＰ器具は、当業者に公知のものである。この器具は、ウェーハに取り付ける研磨ホイールを含む。ホイールが回転すると、ウェーハが濡れた研摩表面に押し付けられて、ウェーハ表面が平坦化される。
【０００５】
ＣＭＰには、多くの制限が伴う。これは、特定の目的で使用され、高価な場合が多い装置が必要となる独立したステップである。ＣＭＰの実行中、膜の除去速度を測定する方法がない。ＣＭＰの速度と均一性は、パッドの条件とウェーハにかかる圧力の影響を受ける。さらに、メタル配線または特徴部の段の高さの点で、ＣＭＰで達成される全平坦化は制限される。デバイス外形の縮小化に伴い、このように小さな外形を得るために用いるリソグラフィステッパの焦点深度が減少するため、大域的平坦化への需要が高まっている。
【０００６】
最近、このようなギャップ充填酸化物等の誘電体膜や他の層を堆積するために使用する高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）プロセスが、平坦化層を得る過程で使用可能なものであることが分かってきた。米国特許第５，４９４，８５４号に、このような方法の一例が記載されている。’８５４特許は、ＨＤＰ二酸化シリコンのギャップ充填誘電体層を導電体に堆積して、高アスペクト比の導電体を平坦化するステップが開示されているが、この方法では、必ずしも低アスペクト比の導電体層が平坦化されない。次いで、犠牲（sacrificial）研摩層が堆積され、ＣＭＰプロセスが用いられて、この犠牲層が平坦化される。’８５４特許では、平坦化プロセスを完了するために、ＣＭＰプロセスを用いる必要がある。上述したように、ＣＭＰプロセスには多くの制限があり、このように追加して独立したステップを実行することからコストもかかる。従って、平坦な層を提供し上述した制限を解消する、半導体デバイスまたはウェーハ上の材料層を平坦化する改善方法を提供することが望まれる。さらに詳しく言えば、ＣＭＰやスピンオングラス技術等、さらなるステップおよび／または装置を必要とせず、現場の平坦化を行うことが可能な平坦化方法を提供することが望まれる。
【０００７】
（発明の開示）
従って、本発明の目的は、半導体デバイス上の材料層を平坦化する改善方法を提供することである。
【０００８】
さらに詳しく言えば、本発明の目的は、高密度プラズマシステムを用いて半導体デバイス上の層を平坦化する現場方法を提供することである。
【０００９】
本発明の別の目的は、ギャップ充填層と比較して異なる所望のエッチング速度を有する犠牲層を用いて、層を平坦化する方法を提供することである。
【００１０】
本発明のさらなる目的は、半導体製造プロセスに容易に組込み可能な層を平坦化する方法を提供することである。
【００１１】
本発明のさらなる別の目的は、局所的および大域的平坦化を達成可能な平坦化方法を提供することである。
【００１２】
ｒｆバイアスを印加してスパッタリングエッチングを行うことによりバイアスされるウェーハ支持体を有する高密度プラズマＣＶＤリアクタにおいて、配線特徴部を有する半導体デバイス上に平坦層を形成する本願明細書に開示した方法により、上記および他の目的を達成する。この方法は、配線特徴部および基板上にギャップ充填酸化物層を堆積するステップを具備し、配線特徴部の上方にあるギャップ充填酸化物に角度を有する面が形成される。次に、ギャップ充填酸化物層上に犠牲層が堆積される。犠牲層は、所与のｒｆバイアスでギャップ充填酸化物に等しいかまたは大きいエッチング対堆積比を有し、この第２の堆積ステップ中に、層の残りの部分よりも高速に角がある面がエッチングされることにより、面が実質的に後退する。次いで、実質的に犠牲層を除去するように、犠牲層がエッチングされ、下地メタルの上方に特定の厚みを有するデバイスを実質的に平坦な層にする。一実施形態では、犠牲層は、適切なスパッタエッチング種またはスパッタエッチング種の組合せによりスパッタエッチングされる。第２の実施形態では、犠牲層は、適切なスパッタエッチング種および化学エッチャントをそれぞれ用いるスパッタエッチングおよび科学的エッチングの組合せを用いてエッチングされる。
【００１３】
代替実施形態では、犠牲層のエッチング後、さらに平坦化するために、半導体デバイス上に「トップコート」を堆積してもよい。
【００１４】
本発明の他の目的および利点は、以下に記載する本発明の詳細な説明と図面を参照して明らかになる。
【００１５】
（発明を実施するための最良の形態）
本発明は、高密度プラズマ化学気相堆積（ＨＤＰ ＣＶＤ）技術を用いて、半導体デバイス上の材料層の現場平坦化方法を提供する。メタル配線全体にギャップ充填誘電体層が堆積され、その後に犠牲膜が堆積され、その犠牲膜をエッチバックして実質的に平坦な表面を得る。エッチバックステップは、スパッタエッチングまたはスパッタエッチングと化学的エッチングとの組合せにより実行されるものであってよい。代替実施形態では、表面上にオーバーコート層を堆積して、さらに平坦化を行うものであってよい。本発明の方法は、当業者に公知のＨＤＰ ＣＶＤリアクタで実行されることが好ましいが、ｒｆバイアス可能なウェーハ支持体で低圧動作する他のプラズマアシストＣＶＤリアクタを用いていもよい。本発明を実行するために用いてもよいＨＤＰ ＣＶＤリアクタの一例が、係属特許出願第０８／９０９，５８０号に記載されており、その内容全体を本願明細書に援用する。一般に、ＨＰＤ ＣＶＤプロセスは、高密度プラズマ源を用いて、１０11イオン／ｃｍ3よりも大きいオーダで高密度イオンを用いてプラズマを発生させる比較的新しい技術である。ＨＤＰ ＣＶＤリアクタは、ｒｆバイアスパワーを好適な周波数で支持体に印加して、イオン衝撃から生じるスパッタ速度を高めることによりバイアスをかけてもよいバイアスされたウェーハ支持体を用いる。これにより、ウェーハにバイアス電圧がかかり、ウェーハ支持体により固定されたウェーハまたは基板の表面にイオンを加速させる。ウェーハは、ウェーハの背面にヘリウムを供給して冷却される（「背面ヘリウム」と呼ばれることも多い）。ギャップ充填層等の膜の堆積中、一般に、ウェーハ支持体にバイアスをかけることにより、表面へのイオン打込みを行い、堆積されている材料をスパッタエッチングして除去する。このプロセスにより、ボイドを形成することなく高アスペクト比でギャップの充填が可能な高品質ギャップ充填層が得られる。この現象は、１つにエッチング対堆積比（Ｅ／Ｄ）で特徴付けられる。Ｅ／Ｄは以下の等式で求められる。
【００１６】
Ｅ／Ｄ＝（ＵＢ速度−Ｂ速度）／ＵＢ速度
ここで、ＵＢ速度は、ウェーハ支持体がバイアスされていないときのウェーハ表面上の膜の堆積速度であり、Ｂ速度は、ウェーハ支持体がバイアスされているときのウェーハ表面上の膜の堆積速度である。従って、ＨＤＰ ＣＶＤプロセスには、スパッタエッチング部分と堆積部分がある。本願発明者等により、Ｅ／Ｄ比が、堆積プロセスの平坦化精度の１つの基準となることが分かった。さらに、イオンが層の表面に衝撃を与えるときの層のスパッタエッチング速度は、面形成時にある役割を果たす。スパッタエッチング速度は、ウェーハの外形、特に、層の外形の角度の関数として変化するもので、さらにスパッタエッチング速度は、図４に示すように、約４５〜６０度の範囲の角度で最も大きくなることが知られている。その結果、面２０および２２のエッチング速度（以下図１Ａに記載する）は、基板の表面に対して９０度の層のエッチング速度、すなわち、イオンが表面に入射してスパッタリングする場合の速度の２〜３倍増大することがある。また、本願発明者等は、スパッタエッチング速度が異なる物質毎に変化し、堆積する誘電体膜の組成（または化学当量）によることを発見した。また、プラズマに化学エッチングガスを用いて、前述した面の横方向のエッチング成分を容易にする化学成分をエッチングに生成することも可能である。このような化学エッチング成分により、より大きな特徴部（すなわち、＞１μｍ）の上方にあるトップハットの除去を促進して、大域的平坦化をより完全にし、かつエッチング速度を高めて平坦化時間を短縮することができる。
【００１７】
図面において同一の部品を同一の参照番号で示した図面を参照すると、図１Ａ〜１Ｃは、基板１２と酸化物層（プリメタル堆積層として呼ばれることもある）１４と、酸化物層１４の下側のデバイス構造とを含む半導体デバイスを示す。酸化物層１４は、二酸化シリコンからなることが好ましく、複数の配線または回路特徴部１６および１７が、酸化物層１４上に形成される。配線は、その幅およびアスペクト比が異なることがある。これらの図には、狭い幅の配線１６と広い幅の配線１７が示されている。配線は、特徴部の底面から上面までの段の高さである段１９を含む。回路の特徴部１６および１７は、ポリシリコンゲート、ドレイン、メタルプラグ、低濃度ドープドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）スペーサ、配線等、当業者に公知の任意のタイプのものであってもよい。回路の特徴部は、当業者に公知の製造ステップを用いて形成される。例示的実施形態では、回路の特徴部１６および１７は、メタル配線である。
【００１８】
配線１６および１７の製造後、基板と配線１６および１７上にギャップ充填誘電体酸化物層１８が堆積される。ギャップ充填誘電体層１８は、ＨＤＰ化学気相堆積（ＣＶＤ）で形成されることが好ましい。ギャップ充填酸化物層１８は、配線１６および１７が被覆されるまでか、もしくは配線の上方で層１８が所望の厚みを有するまで形成される。ギャップ充填酸化物は、図１Ａに示すように、下地の配線１６および１７の上方に凹凸状の表面をもつ平坦でない表面外形を有するものとなる場合がある。特に、ギャップ充填酸化物層１８の表面は、配線１６および１７の上方に高くなっている。ギャップ酸化物層１８がＨＤＰ ＣＶＤを用いて堆積される場合、層は、配線１６および１７の上方にそれぞれ面２０および２２を形成する傾向にある。幅が狭い配線１６では、面２０は角のある形状で、配線１６の段の縁で４５度の角度をなす三角形である。この形状は、ＨＤＰ ＣＶＤプロセスと関連するスパッタエッチング成分によりＨＤＰ ＣＶＤ中に生じるものと考えられる。
【００１９】
多層配線および／または回路特徴部を有する半導体デバイスを組み立てるために、本発明の方法は、次のメタル配線層を堆積する前に平坦化表面を提供する。本発明の方法では、図１Ｂに示すように、ギャップ充填酸化物層１８上に犠牲層２４を堆積することも特に利点となる。本発明により、犠牲層２４は、ギャップ充填酸化物層１８よりも所与のバイアスのＥ／Ｄ比が等しいかまたは大きい（すなわち、スパッタエッチング速度がより速い）。これにより、堆積プロセスの平坦化精度の一基準であるＥ／Ｄ比は、ウェーハ支持体に印加される同じｒｆバイアスパワーのギャップ充填酸化物１８よりも犠牲層２４の方が２倍高くなるという利点がある。犠牲層に使用される材料は、所望のＥ／Ｄ比を示すようなものが選択される。犠牲層２４は、シリコンリッチな酸化物からなることが好ましい。シリコンリッチな酸化物層は、非化学当量のシリコンと酸素含有ガスを反応させて形成される。代替実施形態では、犠牲層２４として純非晶質シリコン層が用いられていもよい。約０．０〜１．０の範囲にある比率が好ましく、１．２よりも小さな酸素対シリコン含有ガスの比率を用いてガスを反応させることが好ましい。犠牲層２４は、約０〜２ミクロンの範囲にある厚みをもつように堆積されることが好ましい。さらに、犠牲層は、低密度酸化物、酸窒化物および低誘電率材料を含む他の適切な材料からなるものであってよい。これらの層はそれぞれ、線の幅がより広い特徴部を選択的に平坦化する能力を高める化学エッチングプロセスと異なるエッチング応答を示す。
【００２０】
犠牲層２４が堆積されると、図１Ｂに示されるように、角のある面２０は後退する。この現象は、図３および図５を参照してより詳細に示される。上述したように、堆積中に層の表面をエッチングイオンがスパッタリングするにつれ、層の角のある面部分は、基板に平行な層の残りの部分よりも高速にエッチングされる。これが生じると、面は両側から内側に広がることによって、図３および図５に示すように、面の大きさと高さが低減する。幅が狭い配線１６では、第２の堆積ステップ中に面は実質的に除去され、これらの配線の上方に実質的に平坦な平面が残る。幅が広い配線１７では、面はかなり減少するが、完全には除去されない。高Ｅ／Ｄ比により面上に犠牲層の堆積が生じないため、面が低減される。従って、面は、プラズマのスパッタリング効果を完全に受けている。
【００２１】
さらに平坦化を行うために、本発明の方法は、図１Ｃに示すように、層２４の表面をエッチングすることにより、犠牲層２４をエッチバックする第３のステップを行う。好適な実施形態では、犠牲層は、スパッタエッチングによりエッチバックされる。このステップでは、堆積は生じない。スパッタエッチングイオンが、ＨＤＰ ＣＶＤリアクタに導入され、ｒｆバイアスパワーを印加することによりウェーハ支持体がバイアスされて、イオンが表面をスパッタエッチングする。本発明の方法に適したスパッタエッチングイオンは、酸素、窒素および不活性ガス、およびそれらの任意の混合物を含む。エッチングイオンは、アルゴン（Ａｒ）であることが好ましいが、他の適切なエッチング種を用いてもよい。例えば、ネオンやＡｒとネオンの混合物をスパッタエッチングガスとして用いてもよい。例示的実施形態では、１Ｗ／ｃｍ2〜１２Ｗ／ｃｍ2の範囲にあるｒｆバイアスパワーで、およそ１〜２分間、Ａｒイオンでスパッタエッチングを行って犠牲層２４を除去する。除去する材料および適切な平坦化に必要とされるエッチング／スパッタリングの化学的性質に応じて、パワー密度は変化させてもよい。
【００２２】
本発明の別の実施形態では、犠牲層は、スパッタエッチングおよび化学エッチングとを組み合わせてエッチバックされる。スパッタエッチングガスと共に適切な化学エッチャントが導入される。適切な化学エッチャントは、フッ素含有ガスと、酸素を付加したフッ素含有ガスを含む。例えば、エッチバックステップの化学成分として、ＣＦ4、ＣＨＦ3、ＮＦ3、ＳＦ6およびそれらの酸素付加物を用いてもよい。
【００２３】
本発明の代替実施形態では、半導体デバイスをさらに平坦化するために、第４のステップが用いられる場合がある。図２に示されているように、ギャップ充填タイプの酸化物であることが好ましい「トップコート」層２８がウェーハ上に堆積される。例示的実施形態では、トップコート層２８は、約０．５〜０．８ミクロンの厚みをもつように堆積される。
【００２４】
従来の技術によると、幅が広い配線（６ミクロンよりも大きい）を平坦化することは困難であり、ＣＭＰおよび他の取り扱いにくい平坦化技術を用いる必要があった。本発明は、ＣＭＰおよび他の従来の平坦化技術の補助を必要とせずに、この問題を解決し、幅の広い配線をインシチュウ（in situ)で平坦化するものである。図５を再度参照すると、６ミクロン幅よりも大きな幅広の配線１７の場合、面２２は低減するが、犠牲層２４の堆積中に完全には広がらないことが示されている。この問題を解決するために、本発明は、「スロット形成」法を用いる。さらに詳しく言えば、図６に示すように、長さおよび／または幅に沿って周期的な位置にある配線の一部を除去することにより、幅広の配線１７にスロット３０が形成される。スロット３０の寸法は、約０．３×０．３ミクロン（または最も小さく分解可能なスロット）であり、配線１７に沿って約２．５μｍ以上の間隔をおいて配置される。正確な寸法は、デバイスのデザインとプロセスによる。スロットは、配線デバインの一部であるため、メタルリソグラフィステップ中にマスク上に現れる。次いで、メタルエッチングプロセス中にこれらはエッチングされる。
【００２５】
図７に示されているように、スロット３０は、堆積している誘電体部分を一連の段が付いた特徴部に効果的に分解し、１つの長く延びた面２２とは異なり、面２０に類似した一連の個々の角のある面３２を生じさせる。次いで、個々の角をもつ面３２は、図１Ａ〜１Ｃに示した本発明のステップおよび図１Ａ〜１Ｃと図２に示した代替実施形態を用いて、容易に平坦化される。
【００２６】
実験
本発明の方法を用いて、配線を含む基板上の層を平坦化するさまざまな実験を行った。０．８ミクロンの高さと５ミクロンまでの幅を有するさまざまな配線が使用された。本発明の方法の例示的実施形態が、以下の表１に示すプロセス条件を用いてＨＰＤ ＣＶＤリアクタで実行された。
【００２７】
【表１】
ここで、ステップ１とラベル付けしたプロセス条件は、図１Ａに示すギャップ充填酸化物堆積ステップのプロセス条件であり、ステップ２とラベル付けしたプロセス条件は、図１Ｂに示す犠牲酸化物堆積ステップのプロセス条件であり、ステップ３とラベル付けしたプロセス条件は、図１Ｃに示すエッチバックステップのプロセス条件であり、本発明のスパッタエッチングの実施形態を用いている。ステップ４は、図２に示すトップコート堆積ステップに相当するものである。
【００２８】
表１に示す本発明の方法の例示的実施形態によると、ギャップ充填酸化物層１８は、表１のステップ１のプロセス条件を用いてＨＰＤ ＣＶＤにより配線上に堆積される。さらに詳しく言えば、層１８は、ウェーハ支持体に印加されるバイアスパワー密度を１０．５Ｗ／ｃｍ2にして、上述したタイプのＨＤＰ ＣＶＤリアクタに堆積された。良好なギャップ充填酸化物を得るために、シランおよび酸素の流量は、それぞれ２００ｓｃｃｍおよび４９０ｓｃｃｍである。本発明の例示的実施形態では、この堆積ステップは約８０秒間行う。
【００２９】
次に、表１のステップ２に示されているように、１０．５Ｗ／ｃｍ2のバイアスパワー密度をウェーハ支持体に印加して、犠牲層２４が堆積される。犠牲層は、シリコンリッチな酸化物層であることが好ましい。シリコンリッチな酸化物層を得るために、酸素の流量を低減し、例示的実施形態では、シランと酸素の流量は、それぞれ２００ｓｃｃｍおよび１５０ｓｃｃｍである。犠牲層は、１１０秒間堆積される。
【００３０】
次いで、犠牲層２４は、表１のステップ３のプロセス条件を用いて、４０秒間堆積され、犠牲層を実質的に除去して、表面を実質的に平坦にする。このステップ中はエッチングのみであるため、堆積物は生じることがなく、従って、シランと酸素の流量は零である。この例では、アルゴンの流量が５２０ｓｃｃｍで、アルゴンイオンが犠牲層の表面をスパッタリングする。また、このステップ中、リアクタの圧力は５ｍｔｏｒｒに低減する。
【００３１】
さらに平坦化を行うために、本発明は、表１のステップ４のプロセス条件を用いて、ウェーハ上にトップコート２８を堆積する。トップコートは、ギャップ充填酸化物のタイプのものが好ましく、シランと酸素の流量が、それぞれ２００ｓｃｃｍと４９０ｓｃｃｍのものを用いて６０秒間堆積される。
【００３２】
上記に一例を挙げたが、本発明の方法では他のプロセス条件を用いてもよいことに留意されたい。例えば、堆積にかける時間は、平坦化する層の下地である配線（または特徴部）の大きさにより変えてもよい。例えば、線幅が５ミクロンよりも小さい配線や、本発明の代替実施形態により配線がスロット状にされる場合では、ステップ２およびステップ３の時間は短縮されるであろう。
【００３３】
特定の実施形態と関連させて本発明を記載してきたが、上述した記載を考慮してさまざまな変更、代用、代替および修正が当業者には明らかであることは明白である。従って、本発明の記載は、このような変更、代用、代替および修正をすべて含むものであり、特許請求の範囲内のものである。
【図面の簡単な説明】
【図１Ａ】 パターン化された配線を有し、本発明の方法の一実施形態による処理ステップを示す半導体ウェーハの断面図である。
【図１Ｂ】 パターン化された配線を有し、本発明の方法の一実施形態による処理ステップを示す半導体ウェーハの断面図である。
【図１Ｃ】 パターン化された配線を有し、本発明の方法の一実施形態による処理ステップを示す半導体ウェーハの断面図である。
【図２】 本発明の代替実施形態によるさらなる処理ステップを示す半導体ウェーハの断面図である。
【図３】 本発明の方法によるもので、１つの配線または特徴部を有し、配線または特徴部上に形成された酸化物層にある角をもつ面の平坦化を示す半導体ウェーハの部分的断面図である。
【図４】 スパッタエッチング速度を、半導体デバイス上の配線全体に堆積された層の地形の依存角の関数として示したグラフである。
【図５】 本発明の方法によるもので、配線上に酸化物層を堆積した１つの幅広の配線を有し、酸化物層の面の平坦化を示す半導体ウェーハの部分的断面図である。
【図６】 本発明の方法の別の実施形態によるスロット領域を有する幅広の配線の平面図である。
【図７】 スロット領域を有する幅広の配線を有し、幅広の配線上に形成された面を示す半導体ウェーハの部分的断面図である。
（技術分野）
本発明は、一般に、半導体デバイスの製造に関する。さらに詳細には、本発明は、高密度プラズマシステムを用いて半導体デバイス上の材料層を平坦化する方法に関する。
【０００２】
（背景技術）
半導体回路でのデバイスの高密度化に伴い、半導体回路の製造がますます複雑になっている。回路の密度が高いと、メタル配線や特徴部（feature)の間隔を狭くして、さらに材料と構造を多層化し、すべてをミクロンまたはサブミクロンで処理する必要が生じる。層の表面は、一般に下層に実質的に合う外形をもつことになる。前の構造および層は、凹凸状の高さ、谷等の領域をもつ表面外形を作り出す。多層になるにつれ、凹凸がよりはっきりとしてくる。このような外形は、リソグラフィに必要な微細パターンの分解能や焦点深度制限、膜の堆積、配線のエッチング、全体的な歩留り、さらには集積回路の特性に悪影響を及ぼす。従って、このような表面の外形の凹凸を最小限に抑えるように層を平坦化することが望まれる。
【０００３】
平坦化とは、ウェーハ上に滑らかで平坦な層を作り出すために用いるプロセスである。多層メタル配線からなる半導体の製造に必要な平坦化には２つのタイプのものがあり、すなわち、局所的平坦化と大域的平坦化である。局所的平坦化は、高密度の配線メタルアレイに堆積した誘電体膜または層を平坦化することを含む。大域的平坦化は、全ウェーハにある誘電体層を平坦化する場合のものである。
【０００４】
大域的平坦化では、化学的機械研磨（ＣＭＰ）が最も広く用いられている平坦化技術であり、研磨パッドをウェーハに当てて擦り表面層を研摩する。研摩パッドは、平坦化を促すための研摩材スラリー溶液で浸されたものであることが多い。広く使用されているスラリーは、水性ＫＯＨ溶液中のコロイドシリカである。ＣＭＰ器具は、当業者に公知のものである。この器具は、ウェーハに取り付ける研磨ホイールを含む。ホイールが回転すると、ウェーハが濡れた研摩表面に押し付けられて、ウェーハ表面が平坦化される。
【０００５】
ＣＭＰには、多くの制限が伴う。これは、特定の目的で使用され、高価な場合が多い装置が必要となる独立したステップである。ＣＭＰの実行中、膜の除去速度を測定する方法がない。ＣＭＰの速度と均一性は、パッドの条件とウェーハにかかる圧力の影響を受ける。さらに、メタル配線または特徴部の段の高さの点で、ＣＭＰで達成される全平坦化は制限される。デバイス外形の縮小化に伴い、このように小さな外形を得るために用いるリソグラフィステッパの焦点深度が減少するため、大域的平坦化への需要が高まっている。
【０００６】
最近、このようなギャップ充填酸化物等の誘電体膜や他の層を堆積するために使用する高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）プロセスが、平坦化層を得る過程で使用可能なものであることが分かってきた。米国特許第５，４９４，８５４号に、このような方法の一例が記載されている。’８５４特許は、ＨＤＰ二酸化シリコンのギャップ充填誘電体層を導電体に堆積して、高アスペクト比の導電体を平坦化するステップが開示されているが、この方法では、必ずしも低アスペクト比の導電体層が平坦化されない。次いで、犠牲（sacrificial）研摩層が堆積され、ＣＭＰプロセスが用いられて、この犠牲層が平坦化される。’８５４特許では、平坦化プロセスを完了するために、ＣＭＰプロセスを用いる必要がある。上述したように、ＣＭＰプロセスには多くの制限があり、このように追加して独立したステップを実行することからコストもかかる。従って、平坦な層を提供し上述した制限を解消する、半導体デバイスまたはウェーハ上の材料層を平坦化する改善方法を提供することが望まれる。さらに詳しく言えば、ＣＭＰやスピンオングラス技術等、さらなるステップおよび／または装置を必要とせず、現場の平坦化を行うことが可能な平坦化方法を提供することが望まれる。
【０００７】
（発明の開示）
従って、本発明の目的は、半導体デバイス上の材料層を平坦化する改善方法を提供することである。
【０００８】
さらに詳しく言えば、本発明の目的は、高密度プラズマシステムを用いて半導体デバイス上の層を平坦化する現場方法を提供することである。
【０００９】
本発明の別の目的は、ギャップ充填層と比較して異なる所望のエッチング速度を有する犠牲層を用いて、層を平坦化する方法を提供することである。
【００１０】
本発明のさらなる目的は、半導体製造プロセスに容易に組込み可能な層を平坦化する方法を提供することである。
【００１１】
本発明のさらなる別の目的は、局所的および大域的平坦化を達成可能な平坦化方法を提供することである。
【００１２】
ｒｆバイアスを印加してスパッタリングエッチングを行うことによりバイアスされるウェーハ支持体を有する高密度プラズマＣＶＤリアクタにおいて、配線特徴部を有する半導体デバイス上に平坦層を形成する本願明細書に開示した方法により、上記および他の目的を達成する。この方法は、配線特徴部および基板上にギャップ充填酸化物層を堆積するステップを具備し、配線特徴部の上方にあるギャップ充填酸化物に角度を有する面が形成される。次に、ギャップ充填酸化物層上に犠牲層が堆積される。犠牲層は、所与のｒｆバイアスでギャップ充填酸化物に等しいかまたは大きいエッチング対堆積比を有し、この第２の堆積ステップ中に、層の残りの部分よりも高速に角がある面がエッチングされることにより、面が実質的に後退する。次いで、実質的に犠牲層を除去するように、犠牲層がエッチングされ、下地メタルの上方に特定の厚みを有するデバイスを実質的に平坦な層にする。一実施形態では、犠牲層は、適切なスパッタエッチング種またはスパッタエッチング種の組合せによりスパッタエッチングされる。第２の実施形態では、犠牲層は、適切なスパッタエッチング種および化学エッチャントをそれぞれ用いるスパッタエッチングおよび科学的エッチングの組合せを用いてエッチングされる。
【００１３】
代替実施形態では、犠牲層のエッチング後、さらに平坦化するために、半導体デバイス上に「トップコート」を堆積してもよい。
【００１４】
本発明の他の目的および利点は、以下に記載する本発明の詳細な説明と図面を参照して明らかになる。
【００１５】
（発明を実施するための最良の形態）
本発明は、高密度プラズマ化学気相堆積（ＨＤＰ ＣＶＤ）技術を用いて、半導体デバイス上の材料層の現場平坦化方法を提供する。メタル配線全体にギャップ充填誘電体層が堆積され、その後に犠牲膜が堆積され、その犠牲膜をエッチバックして実質的に平坦な表面を得る。エッチバックステップは、スパッタエッチングまたはスパッタエッチングと化学的エッチングとの組合せにより実行されるものであってよい。代替実施形態では、表面上にオーバーコート層を堆積して、さらに平坦化を行うものであってよい。本発明の方法は、当業者に公知のＨＤＰ ＣＶＤリアクタで実行されることが好ましいが、ｒｆバイアス可能なウェーハ支持体で低圧動作する他のプラズマアシストＣＶＤリアクタを用いていもよい。本発明を実行するために用いてもよいＨＤＰ ＣＶＤリアクタの一例が、係属特許出願第０８／９０９，５８０号に記載されており、その内容全体を本願明細書に援用する。一般に、ＨＰＤ ＣＶＤプロセスは、高密度プラズマ源を用いて、１０11イオン／ｃｍ3よりも大きいオーダで高密度イオンを用いてプラズマを発生させる比較的新しい技術である。ＨＤＰ ＣＶＤリアクタは、ｒｆバイアスパワーを好適な周波数で支持体に印加して、イオン衝撃から生じるスパッタ速度を高めることによりバイアスをかけてもよいバイアスされたウェーハ支持体を用いる。これにより、ウェーハにバイアス電圧がかかり、ウェーハ支持体により固定されたウェーハまたは基板の表面にイオンを加速させる。ウェーハは、ウェーハの背面にヘリウムを供給して冷却される（「背面ヘリウム」と呼ばれることも多い）。ギャップ充填層等の膜の堆積中、一般に、ウェーハ支持体にバイアスをかけることにより、表面へのイオン打込みを行い、堆積されている材料をスパッタエッチングして除去する。このプロセスにより、ボイドを形成することなく高アスペクト比でギャップの充填が可能な高品質ギャップ充填層が得られる。この現象は、１つにエッチング対堆積比（Ｅ／Ｄ）で特徴付けられる。Ｅ／Ｄは以下の等式で求められる。
【００１６】
Ｅ／Ｄ＝（ＵＢ速度−Ｂ速度）／ＵＢ速度
ここで、ＵＢ速度は、ウェーハ支持体がバイアスされていないときのウェーハ表面上の膜の堆積速度であり、Ｂ速度は、ウェーハ支持体がバイアスされているときのウェーハ表面上の膜の堆積速度である。従って、ＨＤＰ ＣＶＤプロセスには、スパッタエッチング部分と堆積部分がある。本願発明者等により、Ｅ／Ｄ比が、堆積プロセスの平坦化精度の１つの基準となることが分かった。さらに、イオンが層の表面に衝撃を与えるときの層のスパッタエッチング速度は、面形成時にある役割を果たす。スパッタエッチング速度は、ウェーハの外形、特に、層の外形の角度の関数として変化するもので、さらにスパッタエッチング速度は、図４に示すように、約４５〜６０度の範囲の角度で最も大きくなることが知られている。その結果、面２０および２２のエッチング速度（以下図１Ａに記載する）は、基板の表面に対して９０度の層のエッチング速度、すなわち、イオンが表面に入射してスパッタリングする場合の速度の２〜３倍増大することがある。また、本願発明者等は、スパッタエッチング速度が異なる物質毎に変化し、堆積する誘電体膜の組成（または化学当量）によることを発見した。また、プラズマに化学エッチングガスを用いて、前述した面の横方向のエッチング成分を容易にする化学成分をエッチングに生成することも可能である。このような化学エッチング成分により、より大きな特徴部（すなわち、＞１μｍ）の上方にあるトップハットの除去を促進して、大域的平坦化をより完全にし、かつエッチング速度を高めて平坦化時間を短縮することができる。
【００１７】
図面において同一の部品を同一の参照番号で示した図面を参照すると、図１Ａ〜１Ｃは、基板１２と酸化物層（プリメタル堆積層として呼ばれることもある）１４と、酸化物層１４の下側のデバイス構造とを含む半導体デバイスを示す。酸化物層１４は、二酸化シリコンからなることが好ましく、複数の配線または回路特徴部１６および１７が、酸化物層１４上に形成される。配線は、その幅およびアスペクト比が異なることがある。これらの図には、狭い幅の配線１６と広い幅の配線１７が示されている。配線は、特徴部の底面から上面までの段の高さである段１９を含む。回路の特徴部１６および１７は、ポリシリコンゲート、ドレイン、メタルプラグ、低濃度ドープドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）スペーサ、配線等、当業者に公知の任意のタイプのものであってもよい。回路の特徴部は、当業者に公知の製造ステップを用いて形成される。例示的実施形態では、回路の特徴部１６および１７は、メタル配線である。
【００１８】
配線１６および１７の製造後、基板と配線１６および１７上にギャップ充填誘電体酸化物層１８が堆積される。ギャップ充填誘電体層１８は、ＨＤＰ化学気相堆積（ＣＶＤ）で形成されることが好ましい。ギャップ充填酸化物層１８は、配線１６および１７が被覆されるまでか、もしくは配線の上方で層１８が所望の厚みを有するまで形成される。ギャップ充填酸化物は、図１Ａに示すように、下地の配線１６および１７の上方に凹凸状の表面をもつ平坦でない表面外形を有するものとなる場合がある。特に、ギャップ充填酸化物層１８の表面は、配線１６および１７の上方に高くなっている。ギャップ酸化物層１８がＨＤＰ ＣＶＤを用いて堆積される場合、層は、配線１６および１７の上方にそれぞれ面２０および２２を形成する傾向にある。幅が狭い配線１６では、面２０は角のある形状で、配線１６の段の縁で４５度の角度をなす三角形である。この形状は、ＨＤＰ ＣＶＤプロセスと関連するスパッタエッチング成分によりＨＤＰ ＣＶＤ中に生じるものと考えられる。
【００１９】
多層配線および／または回路特徴部を有する半導体デバイスを組み立てるために、本発明の方法は、次のメタル配線層を堆積する前に平坦化表面を提供する。本発明の方法では、図１Ｂに示すように、ギャップ充填酸化物層１８上に犠牲層２４を堆積することも特に利点となる。本発明により、犠牲層２４は、ギャップ充填酸化物層１８よりも所与のバイアスのＥ／Ｄ比が等しいかまたは大きい（すなわち、スパッタエッチング速度がより速い）。これにより、堆積プロセスの平坦化精度の一基準であるＥ／Ｄ比は、ウェーハ支持体に印加される同じｒｆバイアスパワーのギャップ充填酸化物１８よりも犠牲層２４の方が２倍高くなるという利点がある。犠牲層に使用される材料は、所望のＥ／Ｄ比を示すようなものが選択される。犠牲層２４は、シリコンリッチな酸化物からなることが好ましい。シリコンリッチな酸化物層は、非化学当量のシリコンと酸素含有ガスを反応させて形成される。代替実施形態では、犠牲層２４として純非晶質シリコン層が用いられていもよい。約０．０〜１．０の範囲にある比率が好ましく、１．２よりも小さな酸素対シリコン含有ガスの比率を用いてガスを反応させることが好ましい。犠牲層２４は、約０〜２ミクロンの範囲にある厚みをもつように堆積されることが好ましい。さらに、犠牲層は、低密度酸化物、酸窒化物および低誘電率材料を含む他の適切な材料からなるものであってよい。これらの層はそれぞれ、線の幅がより広い特徴部を選択的に平坦化する能力を高める化学エッチングプロセスと異なるエッチング応答を示す。
【００２０】
犠牲層２４が堆積されると、図１Ｂに示されるように、角のある面２０は後退する。この現象は、図３および図５を参照してより詳細に示される。上述したように、堆積中に層の表面をエッチングイオンがスパッタリングするにつれ、層の角のある面部分は、基板に平行な層の残りの部分よりも高速にエッチングされる。これが生じると、面は両側から内側に広がることによって、図３および図５に示すように、面の大きさと高さが低減する。幅が狭い配線１６では、第２の堆積ステップ中に面は実質的に除去され、これらの配線の上方に実質的に平坦な平面が残る。幅が広い配線１７では、面はかなり減少するが、完全には除去されない。高Ｅ／Ｄ比により面上に犠牲層の堆積が生じないため、面が低減される。従って、面は、プラズマのスパッタリング効果を完全に受けている。
【００２１】
さらに平坦化を行うために、本発明の方法は、図１Ｃに示すように、層２４の表面をエッチングすることにより、犠牲層２４をエッチバックする第３のステップを行う。好適な実施形態では、犠牲層は、スパッタエッチングによりエッチバックされる。このステップでは、堆積は生じない。スパッタエッチングイオンが、ＨＤＰ ＣＶＤリアクタに導入され、ｒｆバイアスパワーを印加することによりウェーハ支持体がバイアスされて、イオンが表面をスパッタエッチングする。本発明の方法に適したスパッタエッチングイオンは、酸素、窒素および不活性ガス、およびそれらの任意の混合物を含む。エッチングイオンは、アルゴン（Ａｒ）であることが好ましいが、他の適切なエッチング種を用いてもよい。例えば、ネオンやＡｒとネオンの混合物をスパッタエッチングガスとして用いてもよい。例示的実施形態では、１Ｗ／ｃｍ2〜１２Ｗ／ｃｍ2の範囲にあるｒｆバイアスパワーで、およそ１〜２分間、Ａｒイオンでスパッタエッチングを行って犠牲層２４を除去する。除去する材料および適切な平坦化に必要とされるエッチング／スパッタリングの化学的性質に応じて、パワー密度は変化させてもよい。
【００２２】
本発明の別の実施形態では、犠牲層は、スパッタエッチングおよび化学エッチングとを組み合わせてエッチバックされる。スパッタエッチングガスと共に適切な化学エッチャントが導入される。適切な化学エッチャントは、フッ素含有ガスと、酸素を付加したフッ素含有ガスを含む。例えば、エッチバックステップの化学成分として、ＣＦ4、ＣＨＦ3、ＮＦ3、ＳＦ6およびそれらの酸素付加物を用いてもよい。
【００２３】
本発明の代替実施形態では、半導体デバイスをさらに平坦化するために、第４のステップが用いられる場合がある。図２に示されているように、ギャップ充填タイプの酸化物であることが好ましい「トップコート」層２８がウェーハ上に堆積される。例示的実施形態では、トップコート層２８は、約０．５〜０．８ミクロンの厚みをもつように堆積される。
【００２４】
従来の技術によると、幅が広い配線（６ミクロンよりも大きい）を平坦化することは困難であり、ＣＭＰおよび他の取り扱いにくい平坦化技術を用いる必要があった。本発明は、ＣＭＰおよび他の従来の平坦化技術の補助を必要とせずに、この問題を解決し、幅の広い配線をインシチュウ（in situ)で平坦化するものである。図５を再度参照すると、６ミクロン幅よりも大きな幅広の配線１７の場合、面２２は低減するが、犠牲層２４の堆積中に完全には広がらないことが示されている。この問題を解決するために、本発明は、「スロット形成」法を用いる。さらに詳しく言えば、図６に示すように、長さおよび／または幅に沿って周期的な位置にある配線の一部を除去することにより、幅広の配線１７にスロット３０が形成される。スロット３０の寸法は、約０．３×０．３ミクロン（または最も小さく分解可能なスロット）であり、配線１７に沿って約２．５μｍ以上の間隔をおいて配置される。正確な寸法は、デバイスのデザインとプロセスによる。スロットは、配線デバインの一部であるため、メタルリソグラフィステップ中にマスク上に現れる。次いで、メタルエッチングプロセス中にこれらはエッチングされる。
【００２５】
図７に示されているように、スロット３０は、堆積している誘電体部分を一連の段が付いた特徴部に効果的に分解し、１つの長く延びた面２２とは異なり、面２０に類似した一連の個々の角のある面３２を生じさせる。次いで、個々の角をもつ面３２は、図１Ａ〜１Ｃに示した本発明のステップおよび図１Ａ〜１Ｃと図２に示した代替実施形態を用いて、容易に平坦化される。
【００２６】
実験
本発明の方法を用いて、配線を含む基板上の層を平坦化するさまざまな実験を行った。０．８ミクロンの高さと５ミクロンまでの幅を有するさまざまな配線が使用された。本発明の方法の例示的実施形態が、以下の表１に示すプロセス条件を用いてＨＰＤ ＣＶＤリアクタで実行された。
【００２７】
【表１】
【００２８】
表１に示す本発明の方法の例示的実施形態によると、ギャップ充填酸化物層１８は、表１のステップ１のプロセス条件を用いてＨＰＤ ＣＶＤにより配線上に堆積される。さらに詳しく言えば、層１８は、ウェーハ支持体に印加されるバイアスパワー密度を１０．５Ｗ／ｃｍ2にして、上述したタイプのＨＤＰ ＣＶＤリアクタに堆積された。良好なギャップ充填酸化物を得るために、シランおよび酸素の流量は、それぞれ２００ｓｃｃｍおよび４９０ｓｃｃｍである。本発明の例示的実施形態では、この堆積ステップは約８０秒間行う。
【００２９】
次に、表１のステップ２に示されているように、１０．５Ｗ／ｃｍ2のバイアスパワー密度をウェーハ支持体に印加して、犠牲層２４が堆積される。犠牲層は、シリコンリッチな酸化物層であることが好ましい。シリコンリッチな酸化物層を得るために、酸素の流量を低減し、例示的実施形態では、シランと酸素の流量は、それぞれ２００ｓｃｃｍおよび１５０ｓｃｃｍである。犠牲層は、１１０秒間堆積される。
【００３０】
次いで、犠牲層２４は、表１のステップ３のプロセス条件を用いて、４０秒間堆積され、犠牲層を実質的に除去して、表面を実質的に平坦にする。このステップ中はエッチングのみであるため、堆積物は生じることがなく、従って、シランと酸素の流量は零である。この例では、アルゴンの流量が５２０ｓｃｃｍで、アルゴンイオンが犠牲層の表面をスパッタリングする。また、このステップ中、リアクタの圧力は５ｍｔｏｒｒに低減する。
【００３１】
さらに平坦化を行うために、本発明は、表１のステップ４のプロセス条件を用いて、ウェーハ上にトップコート２８を堆積する。トップコートは、ギャップ充填酸化物のタイプのものが好ましく、シランと酸素の流量が、それぞれ２００ｓｃｃｍと４９０ｓｃｃｍのものを用いて６０秒間堆積される。
【００３２】
上記に一例を挙げたが、本発明の方法では他のプロセス条件を用いてもよいことに留意されたい。例えば、堆積にかける時間は、平坦化する層の下地である配線（または特徴部）の大きさにより変えてもよい。例えば、線幅が５ミクロンよりも小さい配線や、本発明の代替実施形態により配線がスロット状にされる場合では、ステップ２およびステップ３の時間は短縮されるであろう。
【００３３】
特定の実施形態と関連させて本発明を記載してきたが、上述した記載を考慮してさまざまな変更、代用、代替および修正が当業者には明らかであることは明白である。従って、本発明の記載は、このような変更、代用、代替および修正をすべて含むものであり、特許請求の範囲内のものである。
【図面の簡単な説明】
【図１Ａ】 パターン化された配線を有し、本発明の方法の一実施形態による処理ステップを示す半導体ウェーハの断面図である。
【図１Ｂ】 パターン化された配線を有し、本発明の方法の一実施形態による処理ステップを示す半導体ウェーハの断面図である。
【図１Ｃ】 パターン化された配線を有し、本発明の方法の一実施形態による処理ステップを示す半導体ウェーハの断面図である。
【図２】 本発明の代替実施形態によるさらなる処理ステップを示す半導体ウェーハの断面図である。
【図３】 本発明の方法によるもので、１つの配線または特徴部を有し、配線または特徴部上に形成された酸化物層にある角をもつ面の平坦化を示す半導体ウェーハの部分的断面図である。
【図４】 スパッタエッチング速度を、半導体デバイス上の配線全体に堆積された層の地形の依存角の関数として示したグラフである。
【図５】 本発明の方法によるもので、配線上に酸化物層を堆積した１つの幅広の配線を有し、酸化物層の面の平坦化を示す半導体ウェーハの部分的断面図である。
【図６】 本発明の方法の別の実施形態によるスロット領域を有する幅広の配線の平面図である。
【図７】 スロット領域を有する幅広の配線を有し、幅広の配線上に形成された面を示す半導体ウェーハの部分的断面図である。
Claims (27)
- ＲＦバイアスがかけられるウェーハ支持体を有する高密度プラズマ化学気相堆積リアクタを用いてスパッタエッチングを行い、メタル配線を有する半導体基板上に平坦な誘電体層を形成する方法であって、
前記基板の面に対して角度をもつ凸状の面であって互いに分離された複数の凸状の面を生じさせるために、前記メタル配線の一部を除去することにより、前記メタル配線をその長さ方向に沿って、２．５〜４ミクロン毎に間隔をおいてスロットを形成するスロット形成ステップと、
スロットが形成されたメタル配線および基板の上にギャップ充填酸化物層を堆積して、前記基板の面に対して角度をもつ凸状の面を有する酸化物層を該メタル配線の上方に形成する堆積ステップと、
前記酸化物層の凸状の面がエッチングされて除去されるプロセス条件下で、犠牲層を該ギャップ充填酸化物層の上に堆積する堆積ステップと、
前記犠牲層をエッチングして除去し、前記半導体基板上の層を平坦にするエッチングステップと、
を含む方法。 - 前記半導体上の前記平坦な層上にトップコート酸化物を堆積するステップをさらに含む請求項１記載の方法。
- 前記犠牲層が、シリコンリッチな酸化物層からなる請求項１記載の方法。
- 前記犠牲層の堆積ステップが、 酸素対シリコン含有ガスの比率を１．２よりも小さくして、シリコン含有ガスと酸素含有ガスを反応させるステップをさらに含む請求項１記載の方法。
- 酸素対シリコン含有ガスの比率が、０〜１．０の範囲にある請求項４記載の方法。
- 酸素対シリコン含有ガスの比率が、０．５〜１．０の範囲にある請求項４記載の方法。
- 前記メタル配線の幅が、０．１〜５．０ミクロンの範囲にある請求項１記載の方法。
- 前記エッチングステップが、前記犠牲層の化学エッチングとスパッタエッチングとの組合せを含む請求項１記載の方法。
- 前記エッチングステップが、前記犠牲層のスパッタエッチングを含む請求項１記載の方法。
- 前記化学エッチングステップが、フッ素含有ガスおよび酸素を付加したフッ素含有ガスからなる群から選択される化学エッチャントを用いる請求項８記載の方法。
- 前記スパッタエッチングが、酸素、窒素、不活性ガスおよびそれらの混合物からなる群から選択されるスパッタエッチングガスを用いる請求項９記載の方法。
- 前記スパッタエッチングが、アルゴンを用いる請求項９記載の方法。
- 前記犠牲層のエッチング対堆積比が、少なくとも７５：１である請求項１記載の方法。
- 前記犠牲層が、酸有機材料、ポリシリコン、低密度酸化物、酸窒化物および低誘電率を有する材料からなる群から選択される請求項１記載の方法。
- 前記リアクタに化学エッチャントを注入して、犠牲層を化学的にエッチングするステップをさらに含む請求項１記載の方法。
- メタル配線を有する半導体基板上に平坦な誘電体層を形成する方法において、ＲＦバイアスを用いたスパッタエッチングを含むプラズマ強化形ＣＶＤにより前記層が形成されることを含む方法であって、
前記基板の面に対して角度をもつ凸状の面であって互いに分離された複数の凸状の面を生じさせるために、前記メタル配線の一部を除去することにより、前記メタル配線を長さ方向に沿って、２．５ミクロン毎に間隔をおいてスロットを形成するスロット形成ステップと、
スロットが形成されたメタル配線および基板の上にギャップ充填酸化物層を堆積して、前記基板の面に対して角度をもつ凸状の面を有する酸化物層を該メタル配線の上方に形成する堆積ステップと、
前記酸化物層の凸状の面がエッチングされて除去されるプロセス条件下で、シリコンリッチな酸化物犠牲層を前記ギャップ充填酸化物層の上に堆積する堆積ステップと、
前記犠牲層をエッチングして、前記半導体基板上の層を平坦にするエッチングステップと、
を含む方法。 - 前記リッチな酸化物犠牲層を堆積するステップが、酸素対シリコンの比率を１．２よりも小さくしてシリコン含有ガスと酸素含有ガスを反応させて、ガス充填酸化物の上にシリコンリッチな犠牲層を堆積するステップをさらに含む請求項１６記載の方法。
- 酸素対シリコン含有ガスの比率が、０．０〜１．０の範囲にある請求項１７記載の方法。
- 酸素対シリコン含有ガスの比率が、０．５〜１．０の範囲にある請求項１７記載の方法。
- 前記メタル配線の幅が、０．１〜６．０ミクロンの範囲にある請求項１６記載の方法。
- 前記メタル配線の幅が、６ミクロンよりも大きい請求項１６記載の方法。
- 前記エッチングステップが、犠牲層の化学エッチングとスパッタエッチングとの組合せを含む請求項１６記載の方法。
- 前記エッチングステップが、犠牲層のスパッタエッチングを含む請求項１６記載の方法。
- 前記化学エッチングステップが、フッ素含有ガスおよび酸素を付加したフッ素含有ガスからなる群から選択される化学エッチャントを用いる請求項２２記載の方法。
- 前記スパッタエッチングが、酸素、窒素、不活性ガスおよびそれらの混合物からなる群から選択されるスパッタエッチングガスを用いる請求項２３記載の方法。
- 前記スパッタエッチングが、アルゴンを用いる請求項２３記載の方法。
- 化学エッチャントを前記リアクタ内に注入して、犠牲層を化学的にエッチングするステップをさらに含む請求項１６記載の方法。
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