KR100555539B1 - 고밀도 플라즈마 화학기상증착 공정에 의한 갭 충전방법및 그 충전방법을 포함하는 집적 회로 소자의 제조방법 - Google Patents

고밀도 플라즈마 화학기상증착 공정에 의한 갭 충전방법및 그 충전방법을 포함하는 집적 회로 소자의 제조방법 Download PDF

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Abstract

향상된 갭 충전 특성을 나타낼 뿐만 아니라 허파 결함을 유발하지 않는 집적회로 소자의 갭 충전방법에 대하여 개시한다. 본 발명에 따른 갭 충전방법을 포함하는 집적회로 소자의 제조방법에 의하면, 먼저 집적회로 기판의 소정 영역을 식각하여 얕은 트렌치 소자 분리 영역을 형성한 다음, 이 얕은 트렌치 소자 분리 영역을 고밀도플라즈마 산화물로 충전하여 고밀도플라즈마 산화막을 형성하도록, 불소기가 함유된 가스, 실레인 가스 및 산소를 포함하는 제1 공정가스를 사용하는 HDP-CVD 공정을 수행한다. 그리고, 수소 및 산소를 포함하는 제2 공정가스를 사용하여 충전된 고밀도플라즈마 산화막을 플라즈마 처리한다.
HDP-CVD, 허파 결함, 덴트, 갭 충전

Description

고밀도 플라즈마 화학기상증착 공정에 의한 갭 충전방법 및 그 충전방법을 포함하는 집적 회로 소자의 제조방법{Gap-fill method using high density plasma chemical vapor deposition process and manufacturing method for integrated circuits device comprising the gap-fill method}
도 1a는 종래 기술에 따라 충전된 HDP 산화막에 유발된 허파 결함을 보여주는 SEM사진이다.
도 1b는 종래 기술에 따라 충전된 HDP 산화막을 습식 식각할 경우에 나타나는 덴트를 보여주기 위한 개략적인 단면도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 집적 회로 소자의 제조방법을 공정 순서에 따라 도시한 개략적인 단면도이다.
도 3은 본 발명의 실시예에 따라 충전된 HDP 산화막에 대한 SEM사진이다.
도 4는 종래 기술에 따라 충전된 HDP 산화막과 본 발명의 실시예에 따라 충전된 HDP 산화막에 대한 FTIR 스펙트럼을 비교 도시한 그래프이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 집적 회로 소자의 제조방법을 공정 순서에 따라 도시한 개략적인 단면도이다.
본 발명은 집적 회로 소자의 제조방법에 관한 것으로서, 보다 구체적으로는 고밀도플라즈마 화학기상증착(High Density Plasma - Chemical Vapor Deposition, HDP-CVD) 공정을 사용하여 갭을 충전하는 방법 및 그 방법을 이용하여 집적 회로 소자를 제조하는 방법에 관한 것이다.
집적 회로 소자의 고성능화 및 고집적화를 위해서는 패턴의 미세화(scale down)가 필수적이다. 그러나, 패턴이 미세화될수록 인접한 구조물 사이에 존재하는 갭(gap)의 어스펙트비(aspect ratio)가 증가하게 된다. 그 결과, 보이드(void)를 유발하지 않고 상기 갭의 내부를 완전히 충전(fill)하기가 점점 더 어려워지고 있다. 본 명세서에서 "갭(gap)"이란, 서로 인접한 구조물 사이에 존재하는 오목부를 지칭하는 것으로서, 예컨대 얕은 트렌치 소자 격리(Shallow Trench Isolation, STI)를 위한 트렌치나 인접한 게이트 라인 구조물의 측벽에 의하여 한정되는 공간을 말한다.
갭 충전 특성을 향상시킨 증착공정 중의 하나는 HDP-CVD 공정이다. HDP-CVD 공정은 챔버 내부에 고밀도의 플라즈마를 발생시킨 다음에, 피처리 기판 상에 소정의 물질막을 증착하는 공정이다. HDP-CVD 공정은 물질막의 증착과 스퍼터링이 동시에 진행되기 때문에, 갭 충전 특성이 상대적으로 우수하다. 또한, HDP-CVD 공정은 열 버짓(thermal budget)이 적고, HDP-CVD 공정의 결과물인 HDP산화막 등은 습식 식각율이 작은 장점도 있다. 따라서, 0.17㎛ 이하의 디자인 룰을 갖는 집적 회로 소자에서 얕은 소자 격리용 트렌치와 같이 큰 어스펙트비를 갖는 갭을 충전하는 공 정에서는 HDP-CVD 공정이 널리 사용되고 있다.
기존의 HDP 산화막 증착공정에서는 예컨대, 소스 가스로서 실레인(SiH4)과 산소(O2)를, 캐리어 가스로는 아르곤(Ar)을 사용한다. 그러나, 이 방법은 패턴이 미세화가 진전되어 어스펙트비가 계속 증가하면서, 갭 충전 특성에 한계를 보이기 시작하였다. 예를 들어, 폭이 0.15㎛이고 어스펙트비가 4.5이상이 되는 수직벽을 갖는 갭에 대해서는 아르곤 가스를 캐리어 가스로 사용하는 HDP-CVD 공정을 실시하더라도 보이드를 유발하지 않고 갭을 완전히 충전하기가 용이하지 않은 것으로 밝혀졌다. HDP-CVD 공정에서 나타나는 이러한 갭 충전 특성의 한계는, 스퍼터링에 의한 재증착(redeposition) 현상 때문이다. 재증착 현상이란, 스퍼터링된 물질막이 갭의 반대편 벽에 퇴적되는 현상을 말한다. 재증착 현상이 과도하게 발생하면 갭이 완전히 충전되기 전에 재증착된 물질막에 의하여 갭의 입구가 막혀버려서, 충전된 물질막 내에 보이드 등을 유발하게 된다.
이러한 갭 충전 특성의 한계를 극복하기 위한 한 가지 방안은 캐리어 가스로서 원자량이 작은 가스를 사용하는 방법이 있다. 그리고, 다른 한 가지 방안은 HDP-CVD 공정을 실시한 후에 습식 에치 백(wet etch back)을 실시하는 방법이다. 전자에 의하면, 캐리어 가스로서 아르곤 가스만을 사용하지 않고, 헬륨(He) 및/또는 수소(H2)를 첨가하여 사용한다. 이 방법에 의하면, 캐리어 가스의 분자량이 작기 때문에 스퍼터링에 의한 재증착율을 감소시킬 수가 있고, 그 결과 갭 충전 특성을 개선시킬 수가 있다. 반면, 후자에 의하면 습식 에치 백으로 재증착된 막을 일부 제거해주기 때문에, 갭 충전 특성을 개선시킬 수가 있다. 그러나, 상기한 2가지 방안들은 모두 공정 시간을 증가시켜서 생산비용을 증가시킬 뿐만이 아니라, 양산 공정에 적용하기 어려운 단점이 있다.
HDP-CVD 공정에서 나타나는 갭 충전 특성의 한계를 극복하기 위한 다른 한 가지 방법은 기존의 HDP-CVD 공정에 화학 식각용 가스를 캐리어 가스에 더 추가하는 방법이다. 화학 식각용 가스로는 불소가 함유된 가스 예컨대 삼불화질소(NF3)를 사용한다. 상기 방법에 의하면, 증착된 HDP 산화막이 화학 식각용 가스에 의하여 화학적으로 식각되는 양이 증가하는 반면, 스퍼터링에 의한 물리적 식각은 감소한다. 따라서, 재증착 현상을 억제할 수가 있고, 그 결과 갭 충전 특성이 향상된다.
그런데, 화학 식각용 가스를 사용하는 방법은 소위 '허파 결함(lung defect)'이 발생하는 단점이 있다. 허파 결함이란 HDP 산화막 등과 같은 갭 충전 절연막에 불순물 가스가 포함되어 있어서, 그것의 막질이 열화되는 현상을 말한다. 삼불화질소를 사용한 HDP-CVD 공정의 경우에는 불소기가 포함되어서 HDP 산화막 내에 실리콘-불소 결합이 존재한다. 도 1a에는 허파 결함을 보여주는 SEM 사진이 도시되어 있는데, 허파 결함이 존재하는 부분이 점선 원으로 표시되어 있다. 허파 결함이 존재하게 되면, 후속 습식 식각이나 세정 공정 등에 의하여 HDP 산화막의 표면에 덴트(dent)나 그루브(groove)가 생기는 문제점이 있다. 이러한 문제점은 재증착된 HDP 산화막에 불소기가 함유되어 있어서 그 부분의 습식 식각율(wet etch rate)이 다른 부분보다 더 크기 때문에 발생한다. 도 1b에는 허파 결함에 의하여 발생한 덴트를 보여주고 있다. 도 1b를 참조하면, 덴트 등은 주로 증착된 HDP 산화막 등의 측벽에 발생하는 것을 알 수 있다.
그러므로, 향상된 갭 충전 특성을 나타낼 뿐만이 아니라 허파 결함이 유발되는 것을 방지할 수 있는 HDP-CVD 공정이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 갭 충전 특성이 우수할 뿐만이 아니라 허파 결함이 생기는 것을 방지할 수 있는 HDP-CVD 공정에 의한 갭 충전 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 갭 충전 특성이 우수할 뿐만이 아니라 허파 결함이 생기는 것을 방지할 수 있는 HDP-CVD 공정을 포함하는 집적 회로 소자의 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명은 HDP-CVD 공정에 의하여 갭 충전된 절연막에 불소기가 함유되어 있는 경우에, 수소를 포함하는 공정가스로 상기 절연막을 플라즈마 처리하는 것을 특징으로 한다. 상기 플라즈마 처리에 의하여 상기 공정가스의 수소와 상기 불소기가 반응하여 불화수소가 생성되기 때문에, 상기 절연막으로부터 불소기를 제거할 수 있다. 따라서, 상기 절연막 내에는 허파 결함이 유발되지 않으며, 세정이나 습식식각 공정을 실시해도 상기 절연막에는 덴트 등이 생기지 않는다.
상기한 본 발명의 일 실시예는 집적회로 기판에 형성된 갭을 절연물질로 충 전하는 방법이다. 상기 실시예에 의하면, 먼저 집적회로 기판을 HDP-CVD용 공정 챔버에 로딩한 다음, 불소기가 함유된 가스 및 실레인 가스를 포함하는 제1 공정가스를 상기 공정 챔버에 공급하면서 상기 갭을 상기 절연물질로 충전하는 HDP-CVD 공정을 실시한다. 그리고, 수소(H2)가 포함된 제2 공정가스를 상기 공정 챔버에 공급하면서 상기 집적회로 기판을 플라즈마 처리한다.
상기 실시예의 일 측면에 의하면, 상기 불소기가 함유된 가스는 삼불화질소(NF3)일 수 있고, 상기 제2 공정가스는 산소(O2)를 더 포함할 수 있다.
상기 실시예의 다른 측면에 의하면, 상기 갭 충전 단계와 상기 플라즈마 처리 단계는 인-시츄(in-situ)로 연속적으로 수행할 수 있다. 이 경우, 상기 갭 충전 단계와 상기 플라즈마 처리 단계는 각각 1회만 수행하거나 또는 각각 2회 이상 반복적으로 수행할 수도 있다.
상기 실시예의 또 다른 측면에 의하면, 상기 갭 충전 단계와 상기 플라즈마 처리 단계 사이에는 상기 공정 챔버의 외부에서 상기 집적회로 기판에 소정의 공정을 실시하는 단계를 더 포함될 수도 있다. 즉, 상기 플라즈마 처리 단계는 반드시 인-시츄로 진행할 필요는 없다.
상기한 본 발명의 다른 실시예는 HDP-CVD 공정을 포함하는 집적회로 소자의 제조방법이다. 상기 실시예에 의하면, 먼저 집적회로 기판의 소정 영역을 식각하여 얕은 트렌치 소자 분리 영역을 형성한다. 계속해서, 상기 얕은 트렌치 소자 분리 영역을 고밀도플라즈마 산화물로 충전하여 고밀도플라즈마 산화막을 형성하도록, 불소기가 함유된 가스, 실레인 가스 및 산소를 포함하는 제1 공정가스를 사용하는 HDP-CVD 공정을 실시한다. 그리고, 수소를 포함하는 제2 공정가스를 사용하여 상기 집적회로 기판을 플라즈마 처리한다.
상기한 실시예의 일 측면에 의하면, 상기 플라즈마 처리 단계 이후에는 상기 집적 회로 기판을 습식 식각하는 공정이나 세정하는 공정을 더 실시할 수도 있다.
상기한 본 발명의 또 다른 실시예는 HDP-CVD 공정을 포함하는 집적회로 소자의 제조방법이다. 상기 실시예에 의하면, 먼저 집적회로 기판의 소정 영역을 식각하여 얕은 트렌치 소자 분리 영역을 형성한다. 계속해서, 상기 얕은 트렌치 소자 분리 영역을 고밀도플라즈마 산화물로 충전하여 고밀도플라즈마 산화막을 형성하도록, 삼불화질소 가스, 실레인 가스 및 산소를 포함하는 제1 공정가스를 사용하는 HDP-CVD 공정을 실시한다. 그리고, 상기 고밀도플라즈마 산화막 형성 단계와 인-시츄로 수소 및 산소를 포함하는 제2 공정가스를 사용하여 상기 집적회로 기판을 플라즈마 처리한다.
상기 실시예의 일 측면에 의하면, 상기 고밀도플라즈마 산화막 형성 단계 이전에, 상기 얕은 트렌치 소자 분리 영역의 내측벽 및 바닥에 제2 패드 산화막을 형성한 다음, 상기 제2 패드 산화막이 형성된 결과물 전면에 질화막을 형성하는 단계를 더 포함할 수도 있다. 그리고, 상기 플라즈마 처리 단계 이후에, 상기 고밀도플라즈마 산화막을 평탄화하고, 상기 질화막을 제거하는 단계를 더 포함할 수도 있다.
상기한 본 발명의 또 다른 실시예는 HDP-CVD 공정을 포함하는 집적회로 소자 의 제조방법이다. 상기 실시예에 의하면, 집적회로 기판의 소정 영역을 식각하여 얕은 트렌치 소자 분리 영역을 형성한다. 계속해서, 상기 얕은 트렌치 소자 분리 영역의 내측벽 및 바닥에 제2 패드 산화막을 형성하고, 상기 제2 패드 산화막이 형성된 결과물 전면에 질화막을 형성한다. 그리고, 상기 얕은 트렌치 소자 분리 영역을 고밀도플라즈마 산화물로 충전하여 고밀도플라즈마 산화막을 형성하도록, 삼불화질소 가스, 실레인 가스 및 산소를 포함하는 제1 공정가스를 사용하는 HDP-CVD 공정을 실시한다. 그리고, 수소 및 산소가 포함된 제2 공정가스를 사용하여 상기 집적회로 기판을 플라즈마 처리한다.
상기 실시예의 일 측면에 의하면, 상기 플라즈마 처리 단계 이전에, 상기 고밀도플라즈마 산화막을 평탄화한 다음, 상기 질화막을 제거하는 단계를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 도면에 있어서, 층의 두께 및 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸 다.
본 발명의 실시예에 따른 갭 충전방법에서는 불소기가 함유된 가스가 포함된 공정가스를 사용하는 HDP-CVD 공정에, 수소를 사용하는 플라즈마 처리 단계를 더 추가함으로써, 허파 결함이 발생하는 것을 방지한다. 이러한 본 발명의 갭 충전방법은 소자 격리용 트렌치에 HDP 산화막을 증착하는 경우나 게이트라인 구조물이나 비트라인 구조물 사이의 공간에 절연 물질을 증착하는 경우와 같이 큰 어스펙트비를 가지는 갭을 충전하는 공정에 적용이 가능하다. 이하에서는 집적회로 소자의 얕은 트렌치 소자 격리 구조를 제조하는 방법을 예로 하여, 본 발명의 실시예를 상세하게 설명한다.
도 2a 내지 도 2g에는 본 발명의 제1 실시예에 따른 갭 충전방법 및 상기 갭 충전방법을 이용하여 집적회로 소자의 얕은 트렌치 소자 격리 구조를 형성하는 과정이 공정 순서에 따라 도시되어 있다.
도 2a를 참조하면, 집적 회로 기판(100), 예컨대 실리콘 기판 상에 제1 패드 산화막(104)과 하드 마스크용 질화막(108)을 순차적으로 형성한다. 이어서 질화막(108) 상에 유기 반사 방지막(Anti-Reflection Coating, ARC)(미도시) 및 포토레지스트(112)를 도포한다. 제1 패드 산화막(104)은 기판(100)과 질화막(108) 사이의 응력을 감소시키기 위해 형성하는 것으로, 약 20 내지 200Å 두께, 바람직하기로는 약 100Å 정도의 두께로 형성한다. 질화막(108)은 STI 영역 형성을 위한 식각 공정에서 하드 마스크로 사용하는 것으로, 실리콘질화물을 약 500 내지 2000Å 정도의 두께, 바람직하기로는 800 내지 850Å 정도의 두께로 증착하여 형성한다. 증착방법으로는 통상적인 방법, 예컨대 화학기상증착(CVD)법, 저압화학기상증착(LPCVD)법 또는 플라즈마강화 화학기상증착(PECVD)법 등을 사용할 수 있다.
도 2b를 참조하면, 활성 영역을 정의하는 포토레지스트 패턴(120a)을 형성한다. 이후, 포토레지스트 패턴(120a)을 식각 마스크로 사용하여 질화막(108)과 제1 패드 산화막(104)을 이방성 건식 식각한다. 그 결과, 질화막 패턴(108a)과 제1 패드 산화막 패턴(104a)으로 이루어진 패드 마스크(110a)를 형성한다. 질화막(108)을 식각할 때에 식각 가스로 CxFy계 가스나 CaHbFc 계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 예를 들어, CF4, CHF3, C2F6, C4 F8, CH2F2, CH3F, CH4, C2H 2, C4F6 등과 같은 가스 또는 이들의 혼합 가스를 식각 가스로 사용할 수 있다. 이 때, 분위기 가스로는 Ar 가스를 사용할 수 있다.
도 2c를 참조하면, 포토레지스트 패턴(112a)을 제거한 다음, 패드 마스크(110a)를 식각 마스크로 사용하여 노출된 기판(100)을 이방성 건식 식각한다. 그 결과, 활성 영역을 한정하는 얕은 트레치 소자 격리용 트렌치(116)를 형성한다. 식각 공정을 수행하고 나면, 통상적인 방법 예컨대 산소 플라즈마를 사용하여 애슁(ashing)한 다음 유기 스트립 공정을 수행하여 포토레지스트 패턴(112a)을 제거한다. 얕은 트렌치 소자 격리용 트렌치(116)의 깊이(d)는 소자 격리에 충분한 크기로 형성하여야 하며, 반면 고집적화를 위해서는 얕은 트렌치 소자 격리용 트렌치(116)의 폭(w)은 계속 줄어들기 때문에, 어스펙트비(d : w)는 계속 증가하는 추 세이다.
도 2d를 참조하면, 얕은 트렌치 소자 격리용 트렌치(116)가 형성된 결과물에 제2 패드 산화막(120) 및 라이너 질화막(122)을 형성한다. 제2 패드 산화막(120) 및 라이너 질화막(122)에 의하여 얕은 트렌치 소자 격리용 트렌치(116a)의 폭은 더욱 좁아진다. 제2 패드 산화막(120)은 얕은 트렌치 소자 격리용 트렌치(116)를 형성하기 위한 식각 공정에서, 실리콘 기판(100)에 발생한 손상을 치유하고, 라이너 질화막(122)에 의한 응력을 완화하기 위하여 형성한다. 이를 위하여 제2 패드 산화막(120)은 적어도 얕은 트렌치 소자 격리용 트렌치(116)의 내측벽 및 바닥에는 형성한다. 제2 패드 산화막(120)은 열산화 공정이나 CVD 공정을 사용하여 형성할 수 있는데, 도 2d에는 열산화 공정에 의하여 형성된 제2 패드 산화막(120)이 도시되어 있다. 상기 열산화 공정의 결과, 마스크 패턴(110b)의 제1 패드 산화막 패턴(104b) 두께는 약간 증가할 수도 있다. 라이너 질화막(122)은 후속 열공정에서 산소 이온 등이 실리콘 기판(100)에 침투하여 산화되는 것을 방지하는 역할을 한다. 라이너 질화막(122)은 통상적인 CVD법을 사용하여 형성할 수 있다. 라이너 질화막(122) 형성 공정의 결과, 마스크 패턴(110b)의 질화막 패턴(108b) 두께도 약간 증가할 수 있다.
도 2e를 참조하면, 얕은 트렌치 소자 격리용 트렌치(116a)를 HDP 산화막(130)으로 충전한다. HDP 산화막(130)을 충전하기 위하여 종래 기술에 의한 HDP-CVD 공정을 수행한다. 여기서 종래 기술에 의한 HDP-CVD 공정은 불소기를 함유하는 가스를 공정 가스로 사용하는 HDP-CVD 공정이다. 예를 들어, 상기 HDP-CVD 공 정에서는 실레인과 산소를 증착 가스로서 HDP-CVD 공정 챔버 내로 공급하고, 삼불화질소를 공정 챔버 내로 공급한다. 공급된 증착 가스와 삼불화질소의 일부는 공정 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 집적 회로 기판이 로딩된 공정 챔버 내의 웨이퍼척(예컨대, 정전척)에는 고주파의 바이어스 파워가 인가되기 때문에 이온화된 증착 가스 및 삼불화질소는 집적 회로 기판의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘산화막을 형성하고, 가속된 삼불화질소 이온은 상기 실리콘산화막을 화학적으로 식각함과 동시에 약한 스퍼터링 식각 효과도 발생시킬 수 있다.
이와 같이, 삼불화질소와 같은 불소기를 함유하는 가스를 공정 가스로 공급하면, HDP 산화막(130)의 갭 충전 특성을 향상시킬 수 있다. 그러나, 종래 기술에 의하여 충전된 HDP 산화막에는 다수의 실리콘-불소 결합이 존재할 수 있으며, 그 결과 HDP 산화막에는 허파 결함이 유발될 수도 있다.
도 2f를 참조하면, 수소 및 산소 가스를 사용하여 증착된 HDP 산화막(130)을 플라즈마 처리한다. 수소 및 산소 가스를 사용한 플라즈마 처리 공정은 HDP 산화막에 존재하는 다수의 실리콘-불소 결합을 제거하기 위한 것이다. 이러한 플라즈마 처리 공정은 HDP-CVD 공정을 완료하여 얕은 트렌치 소자 격리용 트렌치를 완전히 충전한 후에 실시하거나 HDP-CVD 공정의 도중에 실시할 수 있다. 그리고, 상기 플라즈마 처리 공정은 HDP-CVD 공정과 인-시츄로 수행하는 것이 바람직하다. 상기한 두 공정을 인-시츄로 수행하는 경우에, 플라즈마 처리 공정은 HDP-CVD 공정을 완료한 후에 단 1회만 수행할 수 있다. 또한, HDP 산화막(130)이 완전히 충전될 때까지 HDP-CVD 공정에 의한 HDP 산화막 증착 단계와 플라즈마 처리 단계를 2회 이상 교대로 반복하여 수행할 수도 있다.
본 실시예에 따른 플라즈마 처리 공정은 수소를 포함하는 공정 가스를 사용한다. 여기서, 수소는 HDP 산화막 내에 존재하는 불소기를 제거하기 위한 물질이다. 수소를 사용하면, 플라즈마 처리를 위하여 소정의 바이어스 파워를 인가하여도 피처리 물질막에 스퍼터링에 의한 손상이 거의 생기지 않는다. 수소의 유량은 약 100 내지 1000sccm 정도일 수 있으며, 약 700 내지 800sccm 정도인 것이 보다 바람직하다. 그리고, 상기 공정 가스로서 산소를 추가할 수 있는데, 이 경우 산소는 캐리어 가스의 역할을 한다. 산소의 유량은 약 100 내지 300sccm 정도일 수 있는데, 스퍼터링 효과를 억제하기 위해서는 가능한 산소의 유량은 작은 것이 바람직하다.
상기 플라즈마 처리 시에 인가하는 소스 파워와 바이어스 파워의 세기는 공정 시간을 단축시켜 생산성을 최대한 증가시키는 반면, 피처리막이 스퍼터링에 의하여 손상이 생기지 않도록 적정한 수준에서 결정된다. 예를 들어, 소스 파워는 약 2000 내지 7000와트 정도로 인가하는 것이 바람직하며, 약 6000와트 정도로 인가하는 것이 보다 바람직하다. 그리고, 바이어스 파워는 약 1000 내지 4000와트 정도로 인가하는 것이 바람직하며, 약 2000와트 정도로 인가하는 것이 보다 바람직하다.
본 실시예를 적용하여 제조된 HDP 산화막이 충전된 집적 회로 기판에 대한 SEM사진은 도 3에 도시되어 있다. 도 3을 참조하면, 도 1a에 도시된 사진과 달리 충전된 HDP 산화막의 측벽에 허파 결함이 존재하지 않는다는 것을 알 수 있다. 본 실시예에 의할 경우, 플라즈마 처리 단계에서 공급되는 수소 가스에 의하여 HDP 산 화막 내에 존재하는 실리콘-불소 결합이 파괴되기 때문에, 허파 결함이 유발되지 않는다.
이러한 실리콘-불소 결합의 부존재는 퓨리어 트랜스폼 적외선 분광기(Fourier Transform Infra-Red spectroscopy)를 사용하여 측정한 FTIR 스펙트럼을 통해서도 확인할 수 있다. 도 4에는 종래 기술에 따라 충전된 HDP 산화막에 대한 FTIR 스펙트럼과 본 실시예에 따른 HDP 산화막에 대한 FTIR 스펙트럼이 비교 도시되어 있다. 도 4를 참조하면, 본 실시예에 의할 경우에는 파수(wave number)가 930(cm-1)일 때, 흡수율이 종래 기술에 의한 HDP 산화막의 흡수율보다 현저히 감소하며, 흡수율이 거의 0.00에 가까운 것을 알 수 있다.
도 2g를 참조하면, HDP 산화막(130)을 식각하여 패드 마스크(110b)의 상부 표면과 실질적으로 동일한 레벨로 평탄화한다. 평탄화는 CMP 공정 또는 에치백으로 진행할 수 있다. 평탄화 공정에서는 질화막 패턴(108b)을 평탄화 정지막으로 사용한다. 예를 들어, CMP를 사용하여 HDP 산화막(130)을 평탄화할 경우, 질화막 패턴(108b)은 CMP 정지막(stopper)으로 기능한다. CMP에서 사용하는 슬러니는 질화막 패턴(108b)보다 HDP 산화막(130)을 보다 빨리 식각할 수 있는 것을 선택하는 것이 바람직하다. 따라서, 세리아 계열의 연마제를 포함하는 슬러리를 사용할 수 있다.
그리고, 패드 마스크(110b)를 제거하여 HDP 산화막(130a)으로 충전된 STI 구조(130a)를 완성한다. 패드 마스크(110b) 중에서 질화막 패턴(108b)은 인산을 적용 하여 제거한다. 그리고, 패드 산화막 패턴(104b)은 희석된 불화수소, 불화암모늄 또는 완충 산화막 식각액(Buffered Oxide Etchant, BOE)을 사용하여 제거한다. 계속해서, 세정 공정을 실시하여 파티클이나 자연 산화막 등의 불순물을 제거한다.
이후, 통상의 제조 공정을 사용하여 STI 구조(150a)가 완성된 집적 회로 기판(100)의 활성 영역에 트랜지스터 등의 능동 소자와 커패시터 등의 수동 소자를 형성하여 집적 회로 소자를 완성한다.
이하에서는, 본 발명의 제2 실시예에 대하여 설명하기로 한다. 제2 실시예는 제1 실시예와 차이나는 점에 대해서만 설명하기로 한다. 도 5a 내지 도 5c에는 본 발명의 제2 실시예에 따른 갭 충전방법 및 상기 갭 충전방법을 이용하여 집적회로 소자의 얕은 트렌치 소자 격리 구조를 형성하는 과정이 공정 순서에 따라 도시되어 있다.
도 5a에는 얕은 트렌치 소자 격리용 트렌치가 HDP 산화막(230)으로 충전된 집적 회로 소자에 대한 단면도가 도시되어 있다. 도 5a 단계까지는 전술한 제1 실시예와 동일한 제조 공정을 적용할 수 있다. 도 5a를 참조하면, 집적 회로 기판(200)에는 얕은 트렌치 소자 격리용 트렌치가 형성되어 있다. 집적 회로 기판(200)의 활성 영역 상에는 제1 패드 산화막 패턴(204b) 및 패드 질화막 패턴(208b)으로 구성된 패드 마스크(210b)가 형성되어 있다. 그리고, 상기 얕은 트렌치 소자 격리용 트렌치의 내벽에는 제2 패드 산화막(220) 및 라이너 질화막(222)이 형성되어 있다. 그리고, 트렌치 내부 및 패드 마스크(210b) 상에는 HDP 산화막(230)이 증착되어 있다. 상기 HDP 산화막(230)은 제1 실시예와 마찬가지로 삼불화질소를 사용한 HDP-CVD 공정으로 증착한 막이다.
도 5b를 참조하면, HDP 산화막(230)을 식각하여 패드 마스크(210b)의 상부 표면과 실질적으로 동일한 레벨로 평탄화한다. 평탄화는 CMP 공정 또는 에치백으로 진행할 수 있다. 평탄화 공정에서는 질화막 패턴(208b)을 평탄화 정지막으로 사용한다. 예를 들어, CMP를 사용하여 HDP 산화막(230)을 평탄화할 경우, 질화막 패턴(208b)은 CMP 정지막으로 기능한다. CMP에서 사용하는 슬러니는 질화막 패턴(208b)보다 HDP 산화막(230)을 보다 빨리 식각할 수 있는 것을 선택하는 것이 바람직하다. 따라서, 세리아 계열의 연마제를 포함하는 슬러리를 사용할 수 있다. 그리고, 질화막 패턴(208b)은 인산을 적용하여 제거한다.
도 5c를 참조하면, 상기 결과물에 대하여 수소 및 산소 가스를 사용하여 HDP 산화막(230a)에 대하여 플라즈마 처리를 한다. 상기 플라즈마 처리 단계에서는 전술한 제1 실시예와 동일한 공정 조건을 사용할 수 있다.
계속해서 도면에 도시하지는 않았지만, 패드 산화막 패턴(204b)은 희석된 불화수소, 불화암모늄 또는 완충 산화막 식각액을 사용하여 제거하고, 세정 공정을 실시하여 파티클이나 자연 산화막 등의 불순물을 제거한다. 이후, 통상의 제조 공정을 사용하여 STI 구조(150a)가 완성된 집적 회로 기판(100)의 활성 영역에 트랜지스터 등의 능동 소자와 커패시터 등의 수동 소자를 형성하여 집적 회로 소자를 완성한다.
상기한 본 발명의 실시예들에 따르면, HDP 산화막에 대한 습식 식각 및/또는 세정 공정을 실시하기 전에 수소 및 산소를 사용하는 플라즈마 처리 공정을 추가적 으로 실시한다. 그리고, 상기 플라즈마 처리 공정으로 HDP 산화막 내에 존재하는 실리콘-불소 결합을 제거할 수 있기 때문에, 플라즈마 처리 이후에 습식 식각 및/또는 세정 공정을 실시해도 HDP 산화막에는 덴트나 그루브가 생기지 않는다.
본 발명에 의하면, HDP 산화막으로 갭을 충전할 때, 불소기가 함유된 가스를 공정 가스로서 사용한다. 그러므로, 스퍼터링 가스로서 불활성 가스 및/또는 수소 가스만을 사용하는 HDP-CVD 공정을 사용하는 갭 충전방법 보다 갭 충전 특성이 향상된다. 아울러, 수소 가스 등을 사용한 플라즈마 처리 공정을 추가적으로 수행하기 때문에 충전된 HDP 산화막에 허파 결함이 유발되는 것을 방지할 수가 있다.
그리고, 상기한 플라즈마 처리 공정은 동일한 HDP-CVD 공정 장치를 사용하여 HDP-CVD 공정과 인-시츄로 수행할 수 있기 때문에, 추가적인 공정 설비를 설치할 필요도 없다.

Claims (23)

  1. 서로 인접한 구조물에 의하여 한정되는 갭을 포함하는 집적회로 기판을 준비하는 단계;
    상기 갭을 절연 물질로 충전하여 절연막을 형성하도록, 불소기가 함유된 가스 및 실레인(SiH4) 가스를 포함하는 제1 공정가스를 사용하여 HDP-CVD 공정을 실시하는 단계; 및
    수소(H2)가 포함된 제2 공정가스를 사용하여 상기 절연막을 플라즈마 처리하는 단계를 포함하는 HDP-CVD 공정에 의한 갭 충전 방법.
  2. 제1항에 있어서,
    상기 불소기가 함유된 가스는 삼불화질소(NF3)인 것을 특징으로 하는 HDP-CVD 공정에 의한 갭 충전 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 공정가스는 산소(O2)를 더 포함하는 것을 특징으로 하는 HDP-CVD 공정에 의한 갭 충전 방법.
  4. 제3항에 있어서,
    상기 플라즈마 처리 단계에서 상기 수소의 유량은 100 내지 1000sccm 사이이고, 상기 산소의 유량은 100 내지 300sccm사이인 것을 특징으로 하는 HDP-CVD 공정에 의한 갭 충전 방법.
  5. 제3항에 있어서,
    상기 플라즈마 처리 단계에서 소스 동력은 2000 내지 7000와트(W) 사이이고, 바이어스 동력은 1000 내지 4000와트(W) 사이인 것을 특징으로 하는 HDP-CVD 공정 에 의한 갭 충전 방법.
  6. 제1항에 있어서,
    상기 HDP-CVD 단계 및 상기 플라즈마 처리 단계는 인-시츄(in-situ)로 수행하는 것을 특징으로 하는 HDP-CVD 공정에 의한 갭 충전 방법.
  7. 제6항에 있어서,
    상기 HDP-CVD 단계 및 상기 플라즈마 처리 단계는 각각 2회 이상 교대로 반복하여 수행하는 것을 특징으로 하는 HDP-CVD 공정에 의한 갭 충전 방법.
  8. 제6항에 있어서,
    상기 플라즈마 처리 단계는 1토르(Torr) 이하의 압력에서 수행하는 것을 특징으로 하는 HDP-CVD 공정에 의한 갭 충전방법.
  9. 제1항에 있어서,
    상기 HDP-CVD 단계와 상기 플라즈마 처리 단계 사이에는 플라즈마 공정 챔버의 외부에서 상기 집적회로 기판에 소정의 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 HDP-CVD 공정에 의한 갭 충전 방법.
  10. 집적회로 기판의 소정 영역을 식각하여 얕은 트렌치 소자 분리 영역을 형성 하는 단계;
    상기 얕은 트렌치 소자 분리 영역을 고밀도플라즈마 산화물로 충전하여 고밀도플라즈마 산화막을 형성하도록, 불소기가 함유된 가스, 실레인 가스 및 산소를 포함하는 제1 공정가스를 사용하는 HDP-CVD 공정을 실시하는 단계; 및
    수소를 포함하는 제2 공정가스를 사용하여 상기 집적회로 기판을 플라즈마 처리하는 단계를 포함하는 집적회로 소자의 제조방법.
  11. 제10항에 있어서,
    상기 HDP-CVD 공정 실시 단계 및 상기 플라즈마 처리 단계는 인-시츄(in-situ)로 수행하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  12. 제11항에 있어서,
    상기 HDP-CVD 공정 실시 단계 및 상기 플라즈마 처리 단계는 각각 2회 이상 교대로 반복하여 수행하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  13. 제11항에 있어서,
    상기 플라즈마 처리 단계 이후에 상기 집적회로 기판을 습식 식각하거나 세정하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  14. 집적회로 기판의 소정 영역을 식각하여 얕은 트렌치 소자 분리 영역을 형성 하는 단계;
    상기 얕은 트렌치 소자 분리 영역을 고밀도플라즈마 산화물로 충전하여 고밀도플라즈마 산화막을 형성하도록, 삼불화질소 가스, 실레인 가스 및 산소를 포함하는 제1 공정가스를 사용하는 HDP-CVD 공정을 수행하는 단계; 및
    상기 고밀도플라즈마 산화막 형성 단계와 인-시츄로 수소 및 산소를 포함하는 제2 공정가스를 사용하여 상기 집적회로 기판을 플라즈마 처리하는 단계를 포함하는 집적회로 소자의 제조방법.
  15. 제14항에 있어서,
    상기 플라즈마 처리 단계에서 상기 수소의 유량은 100 내지 1000sccm 사이이고, 상기 산소의 유량은 100 내지 300sccm사이인 것을 특징으로 하는 집적회로 소자의 제조방법.
  16. 제14항에 있어서,
    상기 플라즈마 처리 단계에서 소스 동력은 2000 내지 7000와트(W) 사이이고, 바이어스 동력은 1000 내지 4000와트(W) 사이인 것을 특징으로 하는 집적회로 소자의 제조방법.
  17. 제14항에 있어서, 상기 얕은 트렌치 소자 분리 영역을 형성하는 단계는,
    상기 집적회로 기판 상에 제1 패드 산화막 패턴과 질화막 패턴이 적층된 패 드 마스크를 형성하는 단계; 및
    상기 패드 마스크를 식각 마스크로 사용하여 상기 집적회로 기판을 식각하여 상기 얕은 트렌치 소자 분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  18. 제14항에 있어서, 상기 고밀도플라즈마 산화막 형성 단계 이전에,
    상기 얕은 트렌치 소자 분리 영역의 내측벽 및 바닥에 제2 패드 산화막을 형성하는 단계; 및
    상기 제2 패드 산화막상에 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 소자의 제조방법.
  19. 제18항에 있어서, 상기 플라즈마 처리 단계 이후에,
    상기 고밀도플라즈마 산화막을 평탄화하는 단계; 및
    상기 라이너 질화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  20. 집적회로 기판의 소정 영역을 식각하여 얕은 트렌치 소자 분리 영역을 형성하는 단계;
    상기 얕은 트렌치 소자 분리 영역의 내측벽 및 바닥에 제2 패드 산화막을 형성하는 단계; 및
    상기 제2 패드 산화막 상에 라이너 질화막을 형성하는 단계;
    상기 얕은 트렌치 소자 분리 영역을 고밀도플라즈마 산화물여 고밀도플라즈마 산화막을 형성하도록, 삼불화질소 가스, 실레인 가스 및 산소를 포함하는 제1 공정가스를 사용하는 HDP-CVD 공정을 수행하는 단계; 및
    수소 및 산소가 포함된 제2 공정가스를 사용하여 상기 집적회로 기판을 플라즈마 처리하는 단계를 포함하는 집적회로 소자의 제조방법.
  21. 제20항에 있어서, 상기 플라즈마 처리 단계 이전에,
    상기 고밀도플라즈마 산화막을 평탄화하는 단계; 및
    상기 라이너 질화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  22. 집적회로 기판 상에 다수의 도전 라인 구조물을 형성하는 단계;
    상기 도전 라인 구조물 사이의 영역을 고밀도플라즈마 산화물로 충전하여 고밀도플라즈마 산화막을 형성하도록, 삼불화질소 가스, 실레인 가스 및 산소가 포함되어 있는 제1 공정가스를 사용하는 HDP-CVD 공정을 수행하는 단계; 및
    수소 및 산소가 포함된 제2 공정가스를 사용하여 상기 집적회로 기판을 플라즈마 처리하는 단계를 포함하는 집적회로 소자의 제조방법.
  23. 제22항에 있어서,
    상기 도전라인 구조물은 게이트 라인 구조물, 비트라인 구조물 또는 금속 배선 라인 중 어느 하나인 것을 특징으로 하는 집적회로 소자의 제조방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332409B2 (en) * 2004-06-11 2008-02-19 Samsung Electronics Co., Ltd. Methods of forming trench isolation layers using high density plasma chemical vapor deposition
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
KR100900073B1 (ko) 2005-03-16 2009-05-28 가부시키가이샤 히다치 고쿠사이 덴키 기판처리방법 및 기판처리장치
US7211525B1 (en) * 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
US20080166854A1 (en) * 2005-09-09 2008-07-10 Dong-Suk Shin Semiconductor devices including trench isolation structures and methods of forming the same
US20080258238A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated Semiconductor Device Manufactured Using an Oxygenated Passivation Process During High Density Plasma Deposition
KR20090054518A (ko) 2007-11-27 2009-06-01 삼성전자주식회사 트렌치 갭필 방법
US20090261105A1 (en) * 2007-11-27 2009-10-22 Rubbermaid Incorporated Waste can
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
DE102010030760B4 (de) * 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
CN104282614B (zh) * 2013-07-01 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种形成浅沟槽隔离结构的方法
KR102201092B1 (ko) * 2014-09-16 2021-01-11 삼성전자주식회사 반도체 장치 제조 방법
CN105514021B (zh) * 2014-10-17 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种形成harp层间介质层的方法
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4816098A (en) * 1987-07-16 1989-03-28 Texas Instruments Incorporated Apparatus for transferring workpieces
US6077764A (en) * 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
US6372301B1 (en) * 1998-12-22 2002-04-16 Applied Materials, Inc. Method of improving adhesion of diffusion layers on fluorinated silicon dioxide
JP3827056B2 (ja) * 1999-03-17 2006-09-27 キヤノンマーケティングジャパン株式会社 層間絶縁膜の形成方法及び半導体装置
TW461026B (en) * 2000-07-21 2001-10-21 Macronix Int Co Ltd Method for forming a conductor in fluorinated silicate glass (FSG) layer
US6740601B2 (en) * 2001-05-11 2004-05-25 Applied Materials Inc. HDP-CVD deposition process for filling high aspect ratio gaps
US6846745B1 (en) * 2001-08-03 2005-01-25 Novellus Systems, Inc. High-density plasma process for filling high aspect ratio structures
US6878214B2 (en) * 2002-01-24 2005-04-12 Applied Materials, Inc. Process endpoint detection in processing chambers
KR100470973B1 (ko) * 2003-02-26 2005-03-10 삼성전자주식회사 고밀도 플라즈마 화학기상증착 공정
US20050059233A1 (en) * 2003-09-12 2005-03-17 Ming-Tsong Wang Process for forming metal damascene structure to prevent dielectric layer peeling
US20050136684A1 (en) * 2003-12-23 2005-06-23 Applied Materials, Inc. Gap-fill techniques

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