JPH07135252A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH07135252A
JPH07135252A JP6126235A JP12623594A JPH07135252A JP H07135252 A JPH07135252 A JP H07135252A JP 6126235 A JP6126235 A JP 6126235A JP 12623594 A JP12623594 A JP 12623594A JP H07135252 A JPH07135252 A JP H07135252A
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film
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semiconductor integrated
circuit device
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Tadashi Terasaki
正 寺崎
Hide Yamaguchi
日出 山口
Hiroki Nezu
広樹 根津
Nobuo Owada
伸郎 大和田
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Abstract

(57)【要約】 【目的】 下層配線の段差に依らない平坦な層間絶縁膜
を形成する技術を提供する。 【構成】 ＣＶＤ法による成膜とスパッタエッチングと
を同時に進行させながら配線１７上に酸化シリコン膜２
０ａを堆積し、配線１７の段差に起因して酸化シリコン
膜２０ａの表面に形成される突起形状の裾部分の寸法
（l') を配線の線幅（ｌ）よりも小さくする。その後、
酸化シリコン膜２０ａ上にスピンオングラス膜を被着
し、次いでスピンオングラス膜の少なくとも一部をエッ
チバックすることにより平坦な層間絶縁膜を得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、配線上に堆積される層間絶縁膜
の平坦化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化、高速化、高機能化に
伴い、半導体素子上の配線段差が増大の一途を辿ってい
ることから、下層の配線と上層の配線とを絶縁する層間
絶縁膜の平坦化技術がＬＳＩの製造歩留り、信頼性を確
保する上で必須の技術となっている。
【０００３】層間絶縁膜の平坦化技術には種々のものが
開発されているが、通常、一層の酸化シリコン膜のみで
は充分な平坦化は期待できないことから、スピンオング
ラス(Spin On Glass) 膜のような回転塗布膜を積層した
り、エッチバックを行ったりするなど、他の技術を併用
して平坦化を図っているのが現状である。
【０００４】特開平３−７２６９３号公報には、プラズ
マＣＶＤ法で酸化シリコン膜を堆積した後、その上に中
間層のスピンオングラス(Spin On Glass) 膜を回転塗布
し、これを熱処理によって緻密化した後、エッチバック
によりその表面を平坦化し、さらにこのスピンオングラ
ス膜の上に第２の酸化シリコン膜をプラズマＣＶＤ法で
堆積する技術が記載されている。
【０００５】特開平４−１９２５２２号公報には、配線
層の上に酸化シリコン膜と有機膜（ポリスチレンやフォ
トレジストなど）とを順次堆積した後、有機膜をエッチ
バックで除去して平坦な層間絶縁膜を形成する技術が記
載されている。
【０００６】また、上記公報には、配線が太く、かつ長
いような場合でも上記有機膜のエッチバックを良好に行
えるようにするため、配線層の上にバイアスＥＣＲ（電
子サイクロトロン共鳴）を利用したプラズマＣＶＤ法で
酸化シリコン膜を堆積し、配線の側壁に対応する酸化シ
リコン膜の側壁に緩やかな傾斜角を設けることによっ
て、有機膜の表面を平滑化する技術が記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、酸化シ
リコン膜とスピンオングラス膜などの回転塗布膜とを組
み合わせる従来の平坦化技術は、配線のスペースが１０
μｍ以下と微細になってくると、配線のスペース領域で
酸化シリコン膜同士のブリッジが発生し、このスペース
領域での酸化シリコン膜の膜質やスピンオングラス膜の
埋込み特性が劣化するという問題が生じる。
【０００８】また、一般に単位面積あたりに含まれる回
転塗布膜の総量は、下地のパターン形状に依らずに一定
であるという法則が成り立つため、微細な配線が密集し
た領域と配線が疎な領域とが存在すると、これらの領域
間で回転塗布膜の膜厚に差が生じ、配線段差の解消が困
難となる。
【０００９】層間絶縁膜の平坦性が局所的に低下する
と、配線段差上に引き回された上層配線の配線長が長く
なり、信号伝達速度が低下する。また、配線の応力集中
が起こり易くなり、ストレスマイグレーション（ＳＭ
Ｄ）耐性やエレクトロマイグレーション（ＥＭＤ）耐性
が低下する。
【００１０】また、配線段差が解消できないと、高段差
部に開孔される接続孔のアスペクト比が大きくなり、接
続孔の内部で断線が生じ易くなる。逆に段差の低い領域
では、下層配線と上層配線との距離が短くなり過ぎるた
め、配線間容量が増大して信号伝達速度の低下を招く危
険性がある。
【００１１】本発明の目的は、下層配線の段差に依らな
い平坦な層間絶縁膜を形成することのできる技術を提供
することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】(1) 本発明の半導体集積回路装置の製造方
法は、半導体集積回路の下層配線と上層配線とを絶縁す
る層間絶縁膜を堆積するに際し、次の工程(a),(b) を含
むものである。
【００１５】(a) 下層配線を形成した半導体基板上に、
ＣＶＤ法による成膜とスパッタエッチングとを同時に進
行させながら酸化シリコン膜を形成する工程、(b) 前記
酸化シリコン膜の上に塗布膜を形成する工程。
【００１６】(2) 本発明の半導体集積回路装置の製造方
法は、前記酸化シリコン膜をＥＣＲ−ＣＶＤ法、ヘリカ
ル−ＣＶＤ法またはヘリコン−ＣＶＤ法のいずれかによ
って形成するものである。
【００１７】(3) 本発明の半導体集積回路装置の製造方
法は、前記塗布膜をスピンオングラス膜またはレジスト
で構成するものである。
【００１８】(4) 本発明の半導体集積回路装置の製造方
法は、前記工程(b) の後、前記塗布膜をエッチバックす
るものである。
【００１９】(5) 本発明の半導体集積回路装置の製造方
法は、前記塗布膜をエッチバックした後、第２の酸化シ
リコン膜をプラズマ−ＣＶＤ法で形成するものである。
【００２０】(6) 本発明の半導体集積回路装置の製造方
法は、前記酸化シリコン膜を前記下層配線の膜厚よりも
厚く形成するものである。
【００２１】(7) 本発明の半導体集積回路装置の製造方
法は、半導体集積回路の下層配線と上層配線とを絶縁す
る層間絶縁膜を堆積するに際し、次の工程(a),(b) を含
むものである。
【００２２】(a) 下層配線を形成した半導体基板上に、
ＣＶＤ法による成膜とスパッタエッチングとを同時に進
行させながら酸化シリコン膜を形成する工程、(b) 前記
酸化シリコン膜の表面をＣＭＰ法で研磨する工程。
【００２３】(8) 本発明の半導体集積回路装置の製造方
法は、半導体基板上の下層配線と上層配線とを絶縁する
層間絶縁膜を堆積する際、まず、ＣＶＤ法による成膜と
スパッタエッチングとを同時に進行させながら下層配線
上に酸化シリコン膜を堆積することによって、前記下層
配線の段差に起因して前記酸化シリコン膜の表面に形成
される突起形状の裾部分の寸法が前記下層配線の線幅よ
りも小さくなるようにし、続いて、前記酸化シリコン膜
上にスピンオングラス膜を被着した後、前記スピンオン
グラス膜の少なくとも一部をエッチバックするものであ
る。
【００２４】(9) 本発明の半導体集積回路装置の製造方
法は、前記酸化シリコン膜の成膜をＥＣＲ−ＣＶＤ法、
ヘリカル−ＣＶＤ法またはヘリコン−ＣＶＤ法によって
行うものである。
【００２５】(10)本発明の半導体集積回路装置の製造方
法は、前記下層配線の段差を反映していない領域のスピ
ンオングラス膜をエッチバックによって完全に除去する
ものである。
【００２６】(11)本発明の半導体集積回路装置の製造方
法は、前記下層配線が配置された配線層の低段差部にス
ピンオングラス膜を残すようにするものである。
【００２７】(12)本発明の半導体集積回路装置の製造方
法は、前記スピンオングラス膜をエッチバックした後、
第２の酸化シリコン膜を堆積するものである。
【００２８】(13)本発明の半導体集積回路装置の製造方
法は、前記下層配線が配置された配線層には、前記下層
配線が密に配置された領域と疎に配置された領域とが存
在しているものである。
【００２９】(14)本発明の半導体集積回路装置の製造方
法は、前記下層配線の配線幅が１０μm 以下とされてい
るものである。
【００３０】(15)本発明の半導体集積回路装置の製造方
法は、前記下層配線の配線幅が５μm以下とされている
ものである。
【００３１】(16)本発明の半導体集積回路装置の製造方
法は、前記半導体基板上に３層以上の配線層が設けられ
ているものである。
【００３２】(17)本発明の半導体集積回路装置の製造方
法は、前記半導体基板上に５層以上の配線層が設けられ
ているものである。
【００３３】(18)本発明の半導体集積回路装置の製造方
法は、前記下層配線の配線スペースが、その配線膜厚の
1.５倍以下とされているものである。
【００３４】(19)本発明の半導体集積回路装置の製造方
法は、前記下層配線の配線スペースが、その配線膜厚の
1.２倍以下とされているものである。
【００３５】(20)本発明の半導体集積回路装置の製造方
法は、前記半導体基板上にはメモリ機能部と論理機能部
とが形成され、下層配線は、前記メモリ機能部のメモリ
セルを構成する半導体素子間の結線に用いられるもので
ある。
【００３６】(21)本発明の半導体集積回路装置の製造方
法は、前記下層配線が論理機能用の信号配線とされてい
るものである。
【００３７】(22)本発明の半導体集積回路装置の製造方
法は、前記(21)の製造方法において、論理機能用の信号
配線が自動配置配線システムによって配置されるもので
ある。
【００３８】(23)本発明の半導体集積回路装置の製造方
法は、前記(21)の製造方法において、論理機能用の信号
配線が配置される配線層には、前記信号配線が密に配置
された領域と疎に配置された領域とが存在しているもの
である。
【００３９】(24)本発明の半導体集積回路装置の製造方
法は、前記(21)の製造方法において、論理機能用の信号
配線の配置を組み替えることによって、複数種の異なる
論理機能を持たせるようにしたものである。
【００４０】
【作用】上記した手段によれば、成膜とスパッタエッチ
ングとを同時に進行させながら酸化シリコン膜を形成す
ることにより、下層配線の段差に起因して下層配線上の
酸化シリコン膜に生じる成膜のカドが４５度に削られる
ので、下層配線の配線スペース領域の成膜速度がこのス
ペースの大小によらず一定になる。その後、この酸化シ
リコン膜の上に流動性を有するスピンオングラス膜を形
成し、下層配線上の酸化シリコン膜に生じた突起を平坦
化することにより、下層配線の段差に依らない平坦な層
間絶縁膜を形成することができる。
【００４１】また、上記した手段によれば、酸化シリコ
ン膜の表面に形成される突起形状の裾部分の寸法を下層
配線の線幅よりも小さくすることにより、下層配線の配
線スペースが微細な場合でも、このスペース領域へのス
ピンオングラス膜の流入量を充分に確保することが可能
となり、これにより、配線の密度が高い領域と低い領域
との間のスピンオングラス膜の膜厚差を低減することが
できる。
【００４２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００４３】（実施例１）以下、本発明の一実施例を図
１〜図６を用いて説明する。図１〜図５は、層間絶縁膜
の形成方法を工程順に示す半導体基板の要部断面図、図
６は、本実施例の層間絶縁膜の平坦化効果を示す説明図
である。
【００４４】まず、図１に示すように、半導体基板１０
１の主面上に素子分離用のフィールド絶縁膜１０２を形
成し、図示しない活性領域に半導体素子を形成した後、
下層配線１０３を形成する。下層配線１０３は、アルミ
ニウム合金あるいはＷ（タングステン）のような高融点
金属で構成し、例えば0.９〔μｍ〕程度の膜厚で、1.０
〜5.０〔μｍ〕程度の配線幅で形成する。
【００４５】次に、図２に示すように、下層配線１０３
の上を含む半導体基板１０１の全面に酸化シリコン膜１
０４を形成する。この酸化シリコン膜１０４は、ＣＶＤ
法による成膜とスパッタエッチングとを同時に進行させ
ながら堆積し、例えばＥＣＲ−ＣＶＤ法により1.４〔μ
ｍ〕の膜厚で形成する。
【００４６】このように、ＣＶＤ法による成膜とスパッ
タエッチングとを併用して酸化シリコン膜１０４を形成
することにより、図２に示すように、下層配線１０３の
段差に起因して下層配線１０３上の酸化シリコン膜１０
４に生じる成膜のカドが４５度に削られる。その結果、
下層配線１０３の配線スペース領域における成膜速度が
このスペースの大小によらず一定になるので、図６に示
すように、プラズマＣＶＤ法で形成した酸化シリコン膜
に比べて標高差（Δｄ）を大幅に低減することができ
る。
【００４７】次に、図３に示すように、半導体基板１０
１の全面にスピンオングラス膜１０５を形成する。スピ
ンオングラス膜１０５は、例えば回転塗布法により２度
の重ね塗布を行い、酸化シリコン膜１０４の平坦部分に
５５０〔ｎｍ〕程度の膜厚で形成する。
【００４８】次に、図４に示すように、スピンオングラ
ス膜１０５をエッチバックし、下層配線１０３上の酸化
シリコン膜１０４に生じた突起を平坦化する。また、こ
のエッチバックにより、層間絶縁膜に上層配線と下層配
線（１０３）とを接続するための接続孔を開孔する際、
この接続孔の側壁に耐水性の低いスピンオングラス膜
（１０５）が露出するのを防止する。
【００４９】上記エッチバックは、例えば反応性イオン
エッチングにより行う。この反応性イオンエッチング
は、例えばＣＨＦ3 とＣＦ4 の混合ガスを使用し、その
混合比を制御することによって酸化シリコン膜１０４と
スピンオングラス膜１０５のエッチング選択比を〔スピ
ンオングラス膜／酸化シリコン膜＝0.６〜1.０〕とし、
６００〔ｎｍ〕程度の膜厚のエッチングを行う。
【００５０】このように、酸化シリコン膜１０４の上に
流動性を有するスピンオングラス膜１０５を形成し、こ
れをエッチバックして下層配線１０３上の酸化シリコン
膜１０４に生じた突起を平坦化することにより、下地段
差に依らない平坦な層間絶縁膜を形成することができ
る。
【００５１】その後、図５に示すように、半導体基板１
０１の全面に第２の酸化シリコン膜１０６を形成する。
この酸化シリコン膜１０６は、例えばプラズマＣＶＤ法
で形成し、６００〔ｎｍ〕程度の膜厚で堆積する。この
酸化シリコン膜１０６の形成により、酸化シリコン膜１
０４、スピンオングラス膜１０５および酸化シリコン膜
１０６を順次積層した３層構造の層間絶縁膜１０７が完
成する。
【００５２】なお、本実施例は上記した態様に限定され
るものではない。例えば、図７に示すように、酸化シリ
コン膜１０４上に堆積したスピンオングラス膜１０５を
エッチバックし、下層配線１０３上の酸化シリコン膜１
０４に生じた突起を平坦化する際、このスピンオングラ
ス膜１０５が完全に無くなるまでエッチバックしてもよ
い。また、エッチバックしたスピンオングラス膜１０５
の表面の膜質に問題がある場合は、その後、図８に示す
ように、スピンオングラス膜１０５の上に第２の酸化シ
リコン膜１０６を堆積してもよい。
【００５３】また、本実施例では、酸化シリコン膜１０
４の上に流動性を有するスピンオングラス膜１０５を形
成し、これをエッチバックして下層配線１０３上の酸化
シリコン膜１０４に生じた突起を平坦化したが、例えば
酸化シリコン膜１０４を比較的厚く堆積した後、ＣＭＰ
(chemical mechanical polishing) 法を用いて下層配線
１０３上の酸化シリコン膜１０４に生じた突起を平坦化
してもよい。
【００５４】また、酸化シリコン膜上に形成する塗布膜
は、スピンオングラス膜に限定されるものではなく、例
えばレジストを用いてもよい。
【００５５】（実施例２）図９に示すように、ゲートア
レイ方式を採用する本実施例の半導体集積回路装置は、
平面がほぼ正方形状の半導体基板１上に形成されてい
る。この半導体基板１の各辺に沿った素子形成面の周辺
領域には複数個の外部端子（ボンディングパッド）２が
配置されている。
【００５６】上記外部端子２よりも内側で、かつそれに
近接した領域には、外部端子２の配列に対応（例えば１
対１対応）してバッファ回路３が配置されている。この
バッファ回路３には、入力バッファ回路セルおよび出力
バッファ回路セルが配置されている。
【００５７】入力バッファ回路セルには、例えば入力初
段回路を構成する相補型ＭＩＳＦＥＴ、静電気破壊防止
回路を構成する抵抗素子、クランプ用ＭＩＳＦＥＴなど
が配置されている。この入力バッファ回路セルは、その
各半導体素子間を結線することにより、入力バッファ回
路を構成している。また、出力バッファ回路セルには、
例えば最終出力段回路を構成する相補型ＭＩＳＦＥＴ、
バイポーラトランジスタなどが配置されている。この出
力バッファ回路セルは、その各半導体素子間を結線する
ことにより、出力バッファ回路を構成している。
【００５８】上記バッファ回路３によって周囲を囲まれ
た領域の内側、すなわち素子形成面の中央部分には回路
領域が配置されている。この回路領域には、行方向およ
び列方向に沿ってそれぞれ複数個の基本セル４が配置さ
れている。
【００５９】基本セル４は、特に限定はされないが、１
組または複数組の相補型ＭＩＳＦＥＴと抵抗素子とで構
成されている。基本セル４は、１個または複数個の半導
体素子を使用し、各半導体素子間の結線を組み替えるこ
とによって、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、Ｅ
ＯＲ回路などの論理回路や、フリップフロップ回路、半
加算器などの機能回路を構成している。
【００６０】本実施例のゲートアレイ方式を採用する半
導体集積回路装置は、あらかじめ設けられた配線チャネ
ル領域を除いた回路領域のほぼ全域に上記基本セル４を
配置する、いわゆる敷き詰め方式で構成されている。
【００６１】次に、上記ゲートアレイ方式を採用する半
導体集積回路装置の具体的な構造および製造方法につい
て、図１０〜図１５を用いて説明する。
【００６２】図１０に示すように、本実施例の半導体集
積回路装置は、単結晶シリコンからなるｐ- 型の半導体
基板１の主面に形成されている。半導体基板１の主面の
一部の領域にはｎ型ウエル領域５が形成され、他の領域
にはｐ型ウエル６が形成されている。
【００６３】前述した基本セル４の一部を構成する相補
型ＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴＱｎは、酸
化シリコン膜からなるフィールド絶縁膜７およびその下
部のｐ型チャネルストッパ領域８で周囲を囲まれた領域
内のｐ型ウエル６の主面に形成されている。このｎチャ
ネル型ＭＩＳＦＥＴＱｎは、主としてゲート絶縁膜９、
ゲート電極１０、ソース領域およびドレイン領域である
一対のｎ+ 型半導体領域１１，１１で構成されている。
ゲート電極１０は、例えば多結晶シリコン膜、高融点金
属膜もしくは高融点金属シリサイド膜などの単層膜、あ
るいは多結晶シリコン膜上に高融点金属膜もしくは高融
点金属シリサイド膜を積層した複合膜で構成されてい
る。
【００６４】基本セル４の一部を構成する相補型ＭＩＳ
ＦＥＴのｐチャネル型ＭＩＳＦＥＴＱｐは、フィールド
絶縁膜７で周囲を囲まれた領域内のｎ型ウエル領域５の
主面に形成されている。このｐチャネル型ＭＩＳＦＥＴ
Ｑｐは、主としてゲート絶縁膜９、ゲート電極１０、ソ
ース領域およびドレイン領域である一対のｐ+ 型半導体
領域１２，１２で構成されている。
【００６５】基本セル４を構成する相補型ＭＩＳＦＥＴ
などの半導体素子の上層には、特に限定はされないが、
６層の配線層が形成されている。
【００６６】半導体基板１の主面側に最も近い第１層目
配線層には配線１３が配置されている。配線１３は、酸
化シリコン膜からなる絶縁膜１４に開孔された接続孔１
５を通じて基本セル４内の半導体素子間を電気的に接続
している。具体的には、配線１３は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのゲート電極１０、ｎ+ 型半導体領域１
１、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０、
ｐ+ 型半導体領域１２のいずれかに接続されている。配
線１３は、基本的に基本セル４内の半導体素子間や隣接
する基本セル４間などを結線する、いわゆる基本セル内
配線として構成されている。
【００６７】上記第１層目配線層の配線１３は、ＣＶＤ
法で堆積されたＷ（タングステン）膜で構成されてい
る。ＷはＡｌ（アルミニウム）に比べて抵抗値が２〜３
倍程度大きいが、配線１３は基本セル内配線として構成
され、長距離を引き回すことはないので、配線抵抗を大
幅に低減する必要はない。他方、Ｗはエレクトロマイグ
レーション耐性およびストレスマイグレーション耐性が
大きく、許容電流密度はＡｌの少なくとも３倍以上であ
る。また、Ｗは高融点金属であるため、半導体素子、例
えばソース領域やドレイン領域のシリコンとの接触領域
において熱安定性が高く、アロイスパイク現象を発生し
難い。特に、ＣＶＤ法で堆積されるＷ膜は、スパッタ法
で堆積されるそれに比べてステップカバレージが良好な
ため、微細な開孔寸法の接続孔１５内への埋込みを確実
に行うことができる。
【００６８】なお、配線１３はＷ膜に限らず、Ｍｏ膜な
どの高融点金属膜、ＷＳｉX 膜、ＭｏＳｉX 膜などの高
融点金属シリサイド膜、多結晶シリコン膜膜上に高融点
金属膜もしくは高融点金属シリサイド膜を堆積した複合
膜などで構成してもよい。配線１３は、Ｗ膜で構成した
場合、配線幅／配線ピッチ共1.０μm 以下、膜厚0.５μ
m 以下で形成される。
【００６９】上記配線１３の上層には第１層目の層間絶
縁膜１６が形成されている。この層間絶縁膜１６は、酸
化シリコン膜１６ａ、スピンオングラス膜１６ｂ、酸化
シリコン膜１６ｃを順次堆積した複合膜で構成されてい
る。
【００７０】この層間絶縁膜１６を形成するには、まず
周知のプラズマＣＶＤ法で膜厚0.７μm 程度の酸化シリ
コン膜１６ａを堆積した後、その上に回転塗布法で膜厚
0.５μm 程度のスピンオングラス膜１６ｂを堆積する。
このスピンオングラス膜１６ｂは、例えばシリコンに水
酸基（−ＯＨ）、メチル基（−ＣＨ3)、酸素（−Ｏ−）
などを結合させた分子を有機溶媒に溶かしたもので、回
転塗布後にベーク処理を施して固形膜とする。
【００７１】次に、上記スピンオングラス膜１６ｂをエ
ッチバックする。このエッチバックは、配線１３の上部
のスピンオングラス膜１６ｂが完全に除去されるまで行
い、配線１３と配線１３のスペース領域のみにスピンオ
ングラス膜１６ｂが残るようにする。その後、プラズマ
ＣＶＤ法で膜厚0.６μm 程度の酸化シリコン膜１６ｃを
堆積する。
【００７２】なお、上記酸化シリコン膜１６ａ，１６ｃ
の中間に堆積する回転塗布膜には、上記スピンオングラ
ス膜１６ｂのような有機系の材料に代えて無機系の回転
塗布膜を使用することもできる。あるいは、ベーク処理
の過程でスピンオングラス膜１６ｂの表面層を無機化す
る処理を行ってもよい。これらの場合は、回転塗布膜を
エッチバックすることなく、その上に酸化シリコン膜１
６ｃを堆積してもよい。
【００７３】上記第１層目の層間絶縁膜１６の上には、
第２層目配線層の配線１７が配置されている。配線１７
は層間絶縁膜１６に開孔された接続孔１８に埋め込んだ
埋込み導電層１９を介して第１層目配線層の配線１３と
電気的に接続されている。
【００７４】配線１７は基本的に比較的近い位置に配置
された基本セル４間、もしくは基本セル４で形成される
回路間を結線する、いわゆる基本セル内配線として構成
されており、Ｘ方向またはＹ方向に沿って自動配置され
ている。従って、図示のように、層間絶縁膜１６の上に
は、所望の論理機能に対応して配線１７の密度が高い領
域と低い領域とが生じている。
【００７５】本実施例において、配線１７はスパッタ法
で堆積したＴｉＷ膜、スパッタ法で堆積したＡｌ−Ｃｕ
−Ｓｉ膜、スパッタ法で堆積したＴｉＷ膜を順次積層し
た複合膜で構成されている。上下層のＴｉＷ膜は主とし
てバリヤメタル膜として構成されている。また、これら
のＴｉＷ膜はエレクトロマイグレーション耐性やストレ
スマイグレーション耐性が大きいことから、Ａｌ−Ｃｕ
−Ｓｉ膜が断線した場合の補強用配線として機能してい
る。さらに、上層のＴｉＷ膜は、製造プロセスのフォト
リソグラフィ工程（配線のパターニング工程）でのハレ
ーション現象を低減する目的で使用されている。
【００７６】Ａｌ−Ｃｕ−Ｓｉ膜は、実質的な信号伝達
経路として構成されている。Ａｌ−Ｃｕ−Ｓｉ膜は、Ｃ
ｕが例えば0.５〜４％程度添加され、エレクトロマイグ
レーション耐性やストレスマイグレーション耐性が向上
されると共に、シリコン領域との相互拡散を抑制するた
めに、シリコンが例えば0.６〜２％程度添加されてい
る。なお、バリヤメタル膜としては、ＴｉＷ膜の他、例
えばＴｉＮ膜などのアロイスパイクを防止できる膜を使
用してもよい。また、Ａｌ−Ｃｕ−Ｓｉ膜に代えてＡｌ
−Ｓｉ膜を使用してもよい。
【００７７】上記配線１７は、第１層目配線層の配線１
３に比べて、信号伝達経路の主体となるＡｌ−Ｃｕ−Ｓ
ｉ膜の許容電流密度が小さいので、配線幅および膜厚を
大きくしてある。配線１７は、ＴｉＷ膜、Ａｌ−Ｃｕ−
Ｓｉ膜、ＴｉＷ膜の複合膜で構成した場合、配線幅／配
線ピッチ共1.０μm 程度、膜厚0.９μm 程度で形成され
る。
【００７８】また、配線１７は、下層の配線１３に比べ
て、配線長方向の単位長さあたりの電流降下が小さくな
る条件で形成される。配線１７は、上下層にＴｉＷ膜を
重ねた分、Ａｌ−Ｃｕ−Ｓｉ膜の断面積が縮小されて抵
抗値などが増加するが、エレクトロマイグレーション耐
性やストレスマイグレーション耐性は向上する。
【００７９】配線１７と下層の配線１３とを接続する埋
込み導電層１９は、例えば選択ＣＶＤ法で堆積されたＷ
膜で構成されている。埋込み導電層１９は、例えば層間
絶縁膜１６上の全面にＣＶＤ法でＷ膜を堆積し、このＷ
膜の全面にエッチバック処理を施して接続孔１８内にの
み残存させる方法で形成することもできる。埋込み導電
層１９をＷ膜で構成することにより、下層の配線１３を
構成するＷ膜、および上層の配線１７の一部を構成する
ＴｉＷ膜のそれぞれとの接続信頼性を向上することがで
きる。
【００８０】上記配線１７の上層には第２層目の層間絶
縁膜２０が形成されている。本実施例では、この層間絶
縁膜２０を以下の方法で形成する。
【００８１】まず、図１１に示すように、配線１７の上
を含む層間絶縁膜１６上の全面に、プラズマＣＶＤ法に
よる成膜とスパッタエッチングとを同時に進行させなが
ら、膜厚1.５μm 程度の酸化シリコン膜２０ａを堆積す
る。
【００８２】上記酸化シリコン膜２０ａの堆積は、例え
ばＣＶＤ法による酸化シリコン膜の成膜のためのプラズ
マ源とは別に、ウエハを設置するサセプタ側にもプラズ
マイオンによるスパッタエッチのためのプラズマ源を設
けたプラズマＣＶＤ装置を使用して行う。この２種類の
プラズマ源のうち、サセプタ側に印加するのは数百Hz〜
数ＭHzの高周波である。成膜用のプラズマ源としては、
ＥＣＲ型、ヘリカル型あるいはヘリカル型が適用可能で
ある。また、成膜用のプロセスガスには、モノシラン
（ＳｉＨ4)＋酸素（Ｏ2)＋アルゴン（Ａｒ）の混合ガス
を使用し、全ガス量は数十〜数百sccm、全ガス圧は数mT
orr 〜数十mTorr とする。
【００８３】通常、プラズマＣＶＤ装置による成膜で
は、サセプタ側に印加する高周波パワーとプラズマ成膜
用のパワーとの比率や、全ガス圧／流量比などのプロセ
スパラメータを調整することによって膜の表面形状を制
御することができる。本実施例では、成膜速度を相対的
に低下させ、イオン衝撃によるスパッタエッチング速度
を相対的に増加させることによって、図１１に示すよう
に、配線１７の段差に起因して形成される酸化シリコン
膜２０ａの突起形状の裾部分の寸法（l') が配線１７の
幅（l)よりも小さくなるように成膜を行う。
【００８４】次に、図１２に示すように、酸化シリコン
膜２０ａ上の全面にスピンオングラス膜２０ｂを回転塗
布する。このスピンオングラス膜２０ｂは、前記第１層
目の層間絶縁膜１６の一部を構成するスピンオングラス
膜１６ｂと同種のものを使用し、その膜厚は0.５μm 程
度とする。
【００８５】本実施例では、酸化シリコン膜２０ａの突
起形状の裾部分の寸法（l') を配線１７の幅（l)よりも
小さくしたので、配線１７と配線１７とのスペースが微
細な場合でも、このスペース領域へのスピンオングラス
膜２０ｂの流入量を充分に確保することができる。これ
により、配線１７の密度が高い領域と低い領域との間の
スピンオングラス膜２０ｂの膜厚差を低減することがで
きる。
【００８６】次に、図１３に示すように、スピンオング
ラス膜２０ｂおよびその下層の酸化シリコン膜２０ａを
エッチバックして酸化シリコン膜２０ａの表面を平坦化
する。このエッチバックは、スピンオングラス膜２０ｂ
と酸化シリコン膜２０ａの選択比がほぼ1.０となるよう
なエッチング条件で行う。
【００８７】エッチバック量は、配線１７とその上層
（第３層目配線層）の配線とを接続する接続孔の形成領
域からスピンオングラス膜２０ｂが完全に除去される程
度に設定する。その際、下地の段差を反映しない平坦な
領域においては、スピンオングラス膜２０ｂを完全に除
去してもよい。また、下地段差が大きい領域に局部的に
スピンオングラス膜２０ｂを残存させて平坦性を確保す
るようにしてもよい。
【００８８】次に、図１４に示すように、酸化シリコン
膜２０ａ上の全面に、例えばプラズマＣＶＤ法などによ
って酸化シリコン膜２０ｃを堆積する。この酸化シリコ
ン膜２０ｃを堆積することにより、層間絶縁膜２０の平
坦性をさらに向上させることができる。また、下地段差
が大きい領域に局部的にスピンオングラス膜２０ｂを残
存させた場合には、耐水性の乏しいスピンオングラス膜
２０ｂが酸化シリコン膜２０ｃで覆われるので、層間絶
縁膜２０の信頼性を向上させることができる。
【００８９】上記層間絶縁膜２０の上には、第３層目配
線層の配線２１が配置されている。配線２１は、層間絶
縁膜２０に開孔された接続孔２２を通じて第２層目配線
層の配線１７と電気的に接続されている。配線２１は、
配線１７と同様、ＴｉＷ膜、Ａｌ−Ｃｕ−Ｓｉ膜、Ｔｉ
Ｗ膜の複合膜で構成され、配線幅／配線ピッチおよび膜
厚は配線１７と同一である。また、接続孔２２内には、
Ｗ膜で構成された埋込み導電層２３が設けられている。
【００９０】上記配線２１は、配線１７と同様、論理機
能部分の信号配線を構成している。配線２１は、配線１
７と直交する方向に沿って自動配置されており、比較的
近い位置に配置された基本セル４間もしくは回路間を結
線している。従って、層間絶縁膜２０上には、層間絶縁
膜１６上と同様、所望の論理機能に対応して配線２１の
密度が高い領域と低い領域とが生じている。
【００９１】上記配線２１の上層には第３層目の層間絶
縁膜２４が形成されている。本実施例では、この層間絶
縁膜２４を前記層間絶縁膜２０と同様の方法で形成す
る。
【００９２】すなわち、配線２１の上を含む層間絶縁膜
２０上の全面に、プラズマＣＶＤ法による成膜とスパッ
タエッチングとを同時に進行させながら酸化シリコン膜
２４ａを堆積し、配線２１の段差に起因して形成される
酸化シリコン膜２４ａの突起形状の裾部分の寸法を配線
２１の幅よりも小さくする。
【００９３】次に、酸化シリコン膜２４ａ上の全面にス
ピンオングラス膜を回転塗布する。本実施例では、酸化
シリコン膜２４ａの突起形状の裾部分の寸法を配線２１
の幅よりも小さくするので、配線２１と配線２１とのス
ペースが微細な場合でも、このスペース領域へのスピン
オングラス膜の流入量を充分に確保することができ、配
線２１の密度が高い領域と低い領域との間のスピンオン
グラス膜の膜厚差を低減することができる。
【００９４】次に、スピンオングラス膜およびその下層
の酸化シリコン膜２４ａをエッチバックして酸化シリコ
ン膜２４ａの表面を平坦化した後、酸化シリコン膜２４
ａ上の全面に、例えばプラズマＣＶＤ法などによって酸
化シリコン膜２４ｃを堆積する。
【００９５】上記層間絶縁膜２４の上には、第４層目配
線層の配線２５が配置されている。配線２５は、層間絶
縁膜２４に開孔された接続孔２６を通じて第３層目配線
層の配線２１と電気的に接続されている。配線２５は、
下層の配線２１と直交する方向に沿って自動配置されて
おり、基本的に比較的中距離に位置する基本セル４間も
しくは基本セル４で形成される回路間を結線する基本セ
ル間配線として形成されている。
【００９６】上記配線２５は、例えばスパッタ法で堆積
したＡｌ−Ｃｕ−Ｓｉ膜の単層で構成されている。この
配線２５のＡｌ−Ｃｕ−Ｓｉ膜は、信号伝送経路として
極力抵抗値を低減する目的で、Ａｌ−Ｃｕ−Ｓｉ膜の上
下にＴｉＷ膜を積層せずに、このＴｉＷ膜に相当する
分、配線幅方向の断面積を大きくしてある。配線２５
は、例えば配線幅が2.５μm 程度、膜厚が1.０μm 程
度、配線ピッチが4.０μm 程度で形成される。
【００９７】また、配線２５は、接続孔２６の開孔寸法
が下層の接続孔１８のそれに比べて大きく形成され、ア
スペクト比が小さくなるので、埋込み導電層を介するこ
となく第３層目配線層の配線２１に直接接続されてい
る。なお、配線２５と配線２１との接続に際しては、配
線２１とその下層の配線１７との接続と同様、埋込み導
電層を介して行ってもよい。
【００９８】図１５は、上述した第２〜第４層目配線層
の配線１７、２１、２５のレイアウトを示す平面図であ
る。図には、これらの信号配線の密度が高い領域（Ａ）
と疎な領域（Ｂ）とが示してある。上述した本実施例の
層間絶縁膜（２０、２４）の形成方法によれば、これら
の信号配線の疎密に起因した段差の発生を従来技術と比
較して大幅に低減することができる。
【００９９】上記配線２５の上層には第４層目の層間絶
縁膜２７が形成されている。この層間絶縁膜２７は、前
記層間絶縁膜２０、２４の形成方法と同じ方法で堆積す
ればよい。しかし、ＣＶＤ法による成膜とスパッタエッ
チングとを同時に進行させる成膜方法は、通常のＣＶＤ
法に比較して成膜のスループットが低い。従って、層間
絶縁膜２７の下地段差があまり問題にならないような場
合には、従来のプラズマＣＶＤ法とスピンオングラス膜
の回転塗布とを併用した平坦化技術を利用してもよい。
【０１００】本実施例の場合、上記層間絶縁膜２７は、
プラズマＣＶＤ法で堆積した膜厚0.８μm 程度の酸化シ
リコン膜２７ａと、この酸化シリコン膜２７ａの上に回
転塗布した膜厚0.５μm のスピンオングラス膜２７ｂ
と、このスピンオングラス膜２７ｂの上にプラズマＣＶ
Ｄ法で堆積した膜厚0.６μm 程度の酸化シリコン膜２７
ｃとで構成されている。スピンオングラス膜２７ｂは有
機系のものでも無機系のものでもよいが、有機系のもの
を使用する場合はエッチバックを行う。
【０１０１】上記層間絶縁膜２７の上には、第５層目配
線層の配線２８が配置されている。配線２８は、層間絶
縁膜２７に開孔された接続孔２９を通じて第４層目配線
層の配線２５と電気的に接続されている。配線２８は、
下層の配線２５と実質的に同様に構成され、比較的中距
離に位置する基本セル間もしくは回路間を結線する基本
セル間配線として形成されている。また、この配線２８
および下層の配線２５のそれぞれの一部は、電源配線と
しても使用されている。
【０１０２】上記配線２８の上層には第５層目の層間絶
縁膜３０が形成されている。この層間絶縁膜３０は、第
４層目の層間絶縁膜２７と同様、プラズマＣＶＤ法で堆
積した酸化シリコン膜３０ａと、この酸化シリコン膜３
０ａの上に回転塗布したスピンオングラス膜３０ｂと、
このスピンオングラス膜３０ｂの上にプラズマＣＶＤ法
で堆積した酸化シリコン膜３０ｃとで構成されている。
【０１０３】最上の配線層である第６層目配線層には、
配線３１が配置されている。配線３１は、層間絶縁膜３
０に開孔された接続孔３２を通じて第５層目配線層の配
線２８と電気的に接続されている。配線３１は、基本的
に、長距離に位置する基本セル４間もしくは基本セル４
で構成される回路間を結線する基本セル間配線として形
成されている。また、配線３１は、外部端子（ボンディ
ングパッド）、電源幹線、特に高速回路動作を要求され
るクロック信号配線もしくはクリティカルパス配線とし
ても使用される。
【０１０４】上記配線３１は、スパッタ法で堆積したＣ
ｒ膜もしくはＮｉ膜、スパッタ法で堆積したＣｕ膜もし
くはＣｕ合金膜のそれぞれを積層した複合膜で構成され
ている。配線３１の下層のＣｒ膜もしくはＮｉ膜は、バ
リアメタル膜として使用され、配線３１のＣｕ膜もしく
はＣｕ合金膜と第５層目配線層の配線２８のＡｌとの相
互拡散を抑制する目的で使用されている。
【０１０５】配線３１の上層のＣｕ膜もしくはＣｕ合金
膜は、Ａｌに比べて低い抵抗値と高いエレクトロマイグ
レーション耐性とを有しており、信号伝達経路として極
力抵抗値を低減する目的で構成されている。また、Ｃｕ
膜もしくはＣｕ合金膜は、熱抵抗値が小さいので放熱特
性も期待できる。配線３１は、Ｃｕ膜もしくはＣｕ合金
膜を主体に形成されるので、ウェットエッチングでのパ
ターニングが主流となり、微細加工は期待できないが、
上層の配線層になるに従って配線の本数が減少されるの
で、大電流を流せる最も大きな断面積で構成できる。
【０１０６】配線３１は、例えば電源幹線の場合、配線
幅が２０μm 程度、膜厚が2.０μm程度で形成される。
なお、配線３１は、バリアメタル膜に相当するＣｒ膜も
しくはＮｉ膜を使用しないで、Ｃｕ膜もしくはＣｕ合金
膜の単層で形成してもよい。また、配線３１は、接続孔
３２の開孔寸法が下層の接続孔２９のそれに比べて大き
く形成できるので、第５層目配線層の配線２８に直接接
続されている。
【０１０７】上記第６層目配線層の配線上を含む半導体
基板の全面上には、ファイナルパッシベーション膜が堆
積されている。このファイナルパッシベーション膜の外
部端子に相当する配線上にはボンディングパッドが形成
されている。ボンディングパッド上には、ボンディング
ワイヤの一端がボンディングされている。
【０１０８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１０９】前記実施例では、ゲートアレイ方式を採用
する半導体集積回路装置に適用した場合について説明し
たが、これに限定されるものではなく、例えばメモリセ
ルを構成する半導体素子間の結線に用いられる配線上に
堆積する層間絶縁膜の平坦化などに適用することもでき
る。
【０１１０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１１１】(1).本発明によれば、下層配線の段差に依
らない平坦な層間絶縁膜を形成することができるので、
上層配線の配線長が長くなることによる信号伝達速度の
低下を抑制することができる。
【０１１２】(2).本発明によれば、上層配線の応力集中
を緩和することができ、ストレスマイグレーションやエ
レクトロマイグレーションによる断線不良を防止するこ
とができる。
【０１１３】(3).本発明によれば、配線が密な領域と粗
な領域との間の標高差を低減することができるので、上
層配線や接続孔の加工が容易になり、配線の接続信頼性
を向上させることができる。
【０１１４】(4).本発明によれば、下層配線と上層配線
間の距離が均一となり、配線間容量による信号伝達速度
の低下を抑制することができる。
【０１１５】(5).本発明によれば、配線の多層化を促進
することができるので、高速で高集積な集積回路を実現
することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図６】層間絶縁膜の平坦化効果を示す説明図である。
【図７】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施例である半導体集積回路装置
を示す半導体基板の平面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施例における第２〜第４層目
配線層の配線のレイアウトを示す平面図である。
【符号の説明】
１ 半導体基板 ２ 外部端子（ボンディングパッド） ３ バッファ回路 ４ 基本セル ５ ｎ型ウエル領域 ６ ｐ型ウエル領域 ７ フィールド絶縁膜 ８ ｐ型チャネルストッパ領域 ９ ゲート絶縁膜 １０ ゲート電極 １１ ｎ+ 型半導体領域 １２ ｐ+ 型半導体領域 １３ 配線 １４ 絶縁膜 １５ 接続孔 １６ 層間絶縁膜 １６ａ 酸化シリコン膜 １６ｂ スピンオングラス膜 １６ｃ 酸化シリコン膜 １７ 配線 １８ 接続孔 １９ 埋込み導電層 ２０ 層間絶縁膜 ２０ａ 酸化シリコン膜 ２０ｃ 酸化シリコン膜 ２１ 配線 ２２ 接続孔 ２３ 埋込み導電層 ２４ 層間絶縁膜 ２４ａ 酸化シリコン膜 ２４ｃ 酸化シリコン膜 ２５ 配線 ２６ 接続孔 ２７ 層間絶縁膜 ２７ａ 酸化シリコン膜 ２７ｂ スピンオングラス膜 ２７ｃ 酸化シリコン膜 ２８ 配線 ２９ 接続孔 ３０ 層間絶縁膜 ３０ａ 酸化シリコン膜 ３０ｂ スピンオングラス膜 ３０ｃ 酸化シリコン膜 ３１ 配線 ３２ 接続孔 １０１ 半導体基板 １０２ フィールド絶縁膜 １０３ 下層配線 １０４ 酸化シリコン膜 １０５ スピンオングラス膜（塗布膜） １０６ 酸化シリコン膜 １０７ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大和田 伸郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路の下層配線と上層配線と
    を絶縁する層間絶縁膜を堆積するに際し、次の工程(a),
    (b) を含むことを特徴とする半導体集積回路装置の製造
    方法。 (a) 下層配線を形成した半導体基板上に、ＣＶＤ法によ
    る成膜とスパッタエッチングとを同時に進行させながら
    酸化シリコン膜を形成する工程、 (b) 前記酸化シリコン膜の上に塗布膜を形成する工程。
  2. 【請求項２】 前記酸化シリコン膜をＥＣＲ−ＣＶＤ
    法、ヘリカル−ＣＶＤ法またはヘリコン−ＣＶＤ法のい
    ずれかによって形成することを特徴とする請求項１記載
    の半導体集積回路装置の製造方法。
  3. 【請求項３】 前記塗布膜がスピンオングラス膜または
    レジストであることを特徴とする請求項１記載の半導体
    集積回路装置の製造方法。
  4. 【請求項４】 前記工程(b) の後、前記塗布膜をエッチ
    バックすることを特徴とする請求項１記載の半導体集積
    回路装置の製造方法。
  5. 【請求項５】 前記塗布膜をエッチバックした後、第２
    の酸化シリコン膜をプラズマ−ＣＶＤ法で形成すること
    を特徴とする請求項４記載の半導体集積回路装置の製造
    方法。
  6. 【請求項６】 前記酸化シリコン膜を前記下層配線の膜
    厚よりも厚く形成することを特徴とする請求項１記載の
    半導体集積回路装置の製造方法。
  7. 【請求項７】 半導体集積回路の下層配線と上層配線と
    を絶縁する層間絶縁膜を堆積するに際し、次の工程(a),
    (b) を含むことを特徴とする半導体集積回路装置の製造
    方法。 (a) 下層配線を形成した半導体基板上に、ＣＶＤ法によ
    る成膜とスパッタエッチングとを同時に進行させながら
    酸化シリコン膜を形成する工程、 (b) 前記酸化シリコン膜の表面をＣＭＰ法で研磨する工
    程。
  8. 【請求項８】 半導体基板上の下層配線と上層配線とを
    絶縁する層間絶縁膜を堆積する際、次の工程(a),(b) を
    含むことを特徴とする半導体集積回路装置の製造方法。 (a) ＣＶＤ法による成膜とスパッタエッチングとを同時
    に進行させながら下層配線上に酸化シリコン膜を堆積
    し、前記下層配線の段差に起因して前記酸化シリコン膜
    の表面に形成される突起形状の裾部分の寸法を前記下層
    配線の線幅よりも小さくする工程、 (b) 前記酸化シリコン膜上にスピンオングラス膜を被着
    し、次いで前記スピンオングラス膜の少なくとも一部を
    エッチバックする工程。
  9. 【請求項９】 前記酸化シリコン膜の成膜をＥＣＲ−Ｃ
    ＶＤ法、ヘリカル−ＣＶＤ法またはヘリコン−ＣＶＤ法
    によって行うことを特徴とする請求項８記載の半導体集
    積回路装置の製造方法。
  10. 【請求項１０】 前記下層配線の段差を反映していない
    領域の前記スピンオングラス膜を前記エッチバックによ
    って完全に除去することを特徴とする請求項８記載の半
    導体集積回路装置の製造方法。
  11. 【請求項１１】 前記下層配線が配置された配線層の低
    段差部に前記スピンオングラス膜を残すことを特徴とす
    る請求項８記載の半導体集積回路装置の製造方法。
  12. 【請求項１２】 前記スピンオングラス膜をエッチバッ
    クした後、第２の酸化シリコン膜を堆積することを特徴
    とする請求項８記載の半導体集積回路装置の製造方法。
  13. 【請求項１３】 前記下層配線が配置された配線層に
    は、前記下層配線が密に配置された領域と疎に配置され
    た領域とが存在することを特徴とする請求項８記載の半
    導体集積回路装置の製造方法。
  14. 【請求項１４】 前記下層配線の配線幅は、１０μm 以
    下であることを特徴とする請求項８記載の半導体集積回
    路装置の製造方法。
  15. 【請求項１５】 前記下層配線の配線幅は、５μm 以下
    であることを特徴とする請求項８記載の半導体集積回路
    装置の製造方法。
  16. 【請求項１６】 前記半導体基板上には、３層以上の配
    線層が設けられることを特徴とする請求項８記載の半導
    体集積回路装置の製造方法。
  17. 【請求項１７】 前記半導体基板上には、５層以上の配
    線層が設けられることを特徴とする請求項８記載の半導
    体集積回路装置の製造方法。
  18. 【請求項１８】 前記下層配線の配線スペースは、その
    配線膜厚の1.５倍以下であることを特徴とする請求項８
    記載の半導体集積回路装置の製造方法。
  19. 【請求項１９】 前記下層配線の配線スペースは、その
    配線膜厚の1.２倍以下であることを特徴とする請求項８
    記載の半導体集積回路装置の製造方法。
  20. 【請求項２０】 前記半導体基板上にはメモリ機能部と
    論理機能部とが形成され、前記下層配線は、前記メモリ
    機能部のメモリセルを構成する半導体素子間の結線に用
    いられることを特徴とする請求項８記載の半導体集積回
    路装置の製造方法。
  21. 【請求項２１】 前記下層配線は、論理機能用の信号配
    線であることを特徴とする請求項８記載の半導体集積回
    路装置の製造方法。
  22. 【請求項２２】 前記論理機能用の信号配線は、自動配
    置配線システムによって配置されることを特徴とする請
    求項２１記載の半導体集積回路装置の製造方法。
  23. 【請求項２３】 前記論理機能用の信号配線が配置され
    る配線層には、前記信号配線が密に配置された領域と疎
    に配置された領域とが存在することを特徴とする請求項
    ２１記載の半導体集積回路装置の製造方法。
  24. 【請求項２４】 前記論理機能用の信号配線の配置を組
    み替えることによって、複数種の異なる論理機能を持た
    せることを特徴とする請求項２１記載の半導体集積回路
    装置の製造方法。
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