JP4031148B2 - コンタクトプラグを含む集積回路の形成方法 - Google Patents
コンタクトプラグを含む集積回路の形成方法 Download PDFInfo
- Publication number
- JP4031148B2 JP4031148B2 JP12774699A JP12774699A JP4031148B2 JP 4031148 B2 JP4031148 B2 JP 4031148B2 JP 12774699 A JP12774699 A JP 12774699A JP 12774699 A JP12774699 A JP 12774699A JP 4031148 B2 JP4031148 B2 JP 4031148B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- contact plug
- integrated circuit
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは、集積回路にコンタクトプラグを形成し、同時に基板表面を平坦化する新たな方法に関するものである。
【０００２】
【従来の技術】
集積回路装置がより複雑になり、もっと多くの配線レベル(interconnect level)が装置のいろいろ部分を連結するように要求される。一般にコンタクトビア(contactvia)が配線レベルの間に形成されて１のレベルと他のレベルを連結する。多重配線膜がこのような方式で使用されるとき、下部配線レベルによって、平坦ではないトポグラフィー模様が生じる。その結果、上部配線レベルとコンタクトビアを形成することが難しくなる。従って、配線レベルのトポグラフィーは集積回路装置の安定的な製造に影響を与える。
【０００３】
多重配線レベルの平坦ではないトポグラフィー模様は、各々の膜上にいろいろ配線膜(interconnect layer)を形成しながら生じ、結果的に装置の表面上に丘(hill)と谷(valley)が生成される。技術的に熟達された人々は、平坦ではないトポグラフィーを交差(crossing over)するとき、一定の断面を維持するように上部配線膜を形成することが難しいことが分かる。一定の断面を維持できないことにより、電子が移動しにくいという問題を生じ、これに起因して、装置不良を発生し、配線ラインに高電流密度を有する部分が生じることにもなる。このような段差問題は、配線ラインそのものにあるボイド(void)や他の欠陥による可能性もあるし、配線ラインの間に形成されたコンタクトビアにあるボイドや他の欠陥による可能性もある。
【０００４】
配線ラインにおける他の欠陥の一例として、配線ラインの中に発生される断線(open)回路、又は短絡(short)回路がある。即ち、種々の多重膜構造において配線膜によって発生されるトポグラフィー（平坦ではない）により、その配線膜上に形成された他の配線膜において、上述の断線回路や短絡回路が発生する。
【０００５】
配線ラインにおける他の欠陥の例として、コンタクトプラグを形成するための非常に厚い絶縁膜が下部領域（又は半導体基板）上に成長させたり、蒸着させるコンタクトプラグ形成のための一般的な方法が使用されることである。この方法によると、コンタクトプラグは、導電膜がコンタクトホールを充填するように蒸着された後、又はビアが非常に厚い絶縁膜を貫通して形成された後、すぐに行われるＣＭＰ(Chemical Mechanical Polishing)工程で形成される。
【０００６】
絶縁膜は、コンタクトプラグを形成するためのＣＭＰ工程を考慮して非常に厚く形成される。コンタクトホールとビアが非常に厚い絶縁膜を貫通して形成されるとき、それの縦横比が増加される。これによって、次のような２つ欠陥を発生させる。第一、導電膜がコンタクトホールとビアを充電しながら、絶縁膜上に蒸着される間、ボイドが発生し得る。第二、絶縁膜が非常に厚いため、ＣＭＰ工程の時間を増加させる。
【０００７】
【発明が解決しようとする課題】
本発明は、上述の諸般問題を解決するために提案されたものとして、ボイドやその他の欠陥のないコンタクトビアを形成するための方法を提供することによって、もっと平坦なトポグラフィーを形成することを目的とする。又、製造工程の複雑さを増加させない方法を提供することも重要である。
【０００８】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、コンタクト形成と同時に基板表面を平坦化する方法は、多数の拡散領域を有する半導体基板上に導電構造を形成する段階と、導電構造を含んで半導体基板全面に導電構造が形成されない２番目領域より導電構造が形成された１番目領域よりもっと高いステップを有する第１絶縁膜を形成する段階と、コンタクトホールを形成するためコンタクトホール形成用マスクを使用して第１絶縁膜をエッチングする段階と、導電膜でコンタクトホールを充填しながら第１絶縁膜上に導電膜を形成する段階と、第１絶縁膜の上部表面が露出されるときまで導電膜をエッチングする段階と、第１絶縁膜全面に第２絶縁膜を形成する段階と、コンタクトプラグを形成し、同時に２番目領域第２絶縁膜の一部を残すことによって第１、第２絶縁膜を平坦化エッチングすることによって基板表面が平坦化される段階とを含む。
【０００９】
障壁膜は、導電膜形成前にコンタクトホールの側面と底全部を含んで第１絶縁膜上に形成される。又導電構造形成前に酸化膜が導電構造と半導体基板との間に形成されることができる。
【００１０】
後述される工程段階と構造は、集積回路を製造するための完全な工程流れではない。本発明は、技術的に現在使用される集積回路製造と結合して実用化されることができ、本発明の理解のため必要な程度の普通の実用される工程段階だけが含まれている。製造過程のうち、集積回路の部分的な断面を表現する図面は実際尺度に示すものではない。本発明の重要な事項を説明するために必要なものだけを示している。
【００１１】
【発明の実施の形態】
（第１実施の形態）
図１乃至図４を参照すると、改善された第１実施の形態は、２の導電膜が電気的に連結されるようにその間に挟まれた層間絶縁膜にコンタクトプラグが形成され、同時に基板表面が製造過程で平坦化される。より詳しくは、図１を参照すると、一般的にポリシリコンで形成される導電膜１１０は、集積回路にコンタクトホール１０８を貫通して、下部領域１００上に形成される。下部領域１００は、半導体基板または配線ラインにすることができる。導電膜１１０が半導体基板１００にあるコンタクトホール１０８を通して充填される場合、基板１００は、図１に示すように活性領域と非活性領域に区分される装置隔離領域１０２を有することができる。例えば、装置隔離領域１０２は、ＳＴＩ(Shallow Trench Isolation)法で形成される。
【００１２】
半導体メモリのワードライン(word line)で使用されることができるゲート電極１０４は、ゲート電極と基板との間に成長、又は蒸着されたゲート酸化膜（未図示）を有する基板１００上に形成される。図面に示さなかったが、例えばメモリ装置のソースとドレーン領域の拡散領域は、ゲート電極１０４両側にある活性領域内にあり得る。ＣＭＰ工程時間を減少させることができる程度の適当な厚さを有する第１絶縁膜１０６がゲート電極１０４を含んで基板１００全面に蒸着される。
【００１３】
ここに、この実施の形態に２つの重要事項がある。その１つは、第１絶縁膜１０６がコンタクトプラグ形成が行われるようにＣＭＰ工程のための固有の厚さを有することである。蒸着する過程で、第１絶縁膜１０６がコンタクトプラグ形成のための後続ＣＭＰ工程を考慮して厚く形成しなければならない。その理由は、第１絶縁膜１０６がコンタクトプラグが形成されるように第１絶縁膜形成後直ぐに平坦化エッチングされないためである。コンタクトプラグは、多層構造で上部と下部の配線ライン、又は各々の拡散領域と配線ラインを電気的に連結するように使用される。
【００１４】
第１絶縁膜１０６は、一般にシリコン酸化膜ＳｉＯ2で形成されるが、ＣＶＤ(Chemical Vapor Deposition)、リフロー(reflow)、蒸着／エッチング、そしてＨＤＰ(High Density Plasma)法のうちの１つを使用してＵＳＧ(Undoped Silicate Glass)、ＢＰＳＧ(Boron Phosphorous Silicate Glass)、ＰＳＧ（Phosphorous Silicate Glass)、ＳｉＮ、ＳｉＯＮ、ＳｉＯＦ、またはそれらの混合物からなるものから選択して形成することができる。第１絶縁膜１０６は、又スピン−コーティング(spin-coating)法を使用して、ＳＯＧ、ＦＯＸ(flowable oxide)、ポリマー(polymer)、またはそれらの混合物からなるものから選択して形成することができる。
【００１５】
再び、図１を参照すると、フォトレジストマスク（未図示）が第１絶縁膜１０６上に蒸着され、パターン形成される。そしてコンタクトプラグ１１０ａが形成される第１絶縁膜１０６を貫通するオープニング（コンタクトホール１０８）を形成するためオープニング形成用マスクとしてパターンされたフォトレジストマスクを使用してエッチング工程が行われる。一般に、ポリシリコンで形成される導電膜１１０がコンタクトホール１０８を充填しながら、第１絶縁膜１０６上に蒸着される。
【００１６】
導電膜１１０は、ポリシリコンの代わりにＣＶＤ、ＰＶＤ（Physical Vapor Deposition)、リフロー(reflow)、又はフォースフィル(force fill)法を使用してＷ、Ａｌ、Ｃｕ、Ｔ、ＴｉＮ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉで構成されたことのうち１つで形成されることができる。実施の形態では、導電性ポリシリコン膜が１つの例として以後に続いて説明する。
【００１７】
図２は、平坦化エッチング工程がポリシリコンコンタクトプラグ１１０ａが形成されるように行われた後、集積回路を説明するするための図である。導電性ポリシリコン膜１１０が第１絶縁膜１０６の上部表面が完全に露出されるときまで、湿式、又は乾式平坦化エッチングされ、それによってポリシリコンコンタクトプラグ１１０ａが形成される。ここに従来技術に説明したようにゲート電極１０４が形成された領域‘Ａ’はゲート電極１０４が形成されない領域‘Ｂ’より高い（凸凹な表面）。これは、基板１００表面の平坦ではないトポグラフィー、即ち基板表面上に丘と谷が生成される結果を催す。
【００１８】
詳しくは、領域‘Ｂ’の第１絶縁膜１０６が領域‘Ａ’の第１絶縁膜１０６より薄いためトポグラフィー（平坦ではない）が領域‘Ａ’と‘Ｂ’との間に発生される。実施の形態によると、基板１００表面の平坦ではないトポグラフィーを除去するため絶縁膜の蒸着と平坦化が図３と図４によって第１絶縁膜１０６上に行われなければならない。
【００１９】
言い換えて、導電性ポリシリコン膜１１０が過エッチングされることができる。それによって形成されたポリシリコンコンタクトプラグ１１０ａが第１絶縁膜１０６よりさらに深く掘られなければならない。それから、平坦化のためのＣＭＰ工程が行われる。
図３を参照すると、第２絶縁膜１１２がポリシリコンコンタクトプラグ１１０ａを含んで第１絶縁膜１０６上に蒸着される。第２絶縁膜１１２は、第１絶縁膜１０６、又はその上に形成される層間絶縁膜のような物質で形成される。
【００２０】
最後に、図４を参照すると、技術的によく知られたＣＭＰ工程がポリシリコンコンタクトプラグ１１０ａの上部が露出されるときまで行われ、それによって第２絶縁膜１１２の一部が谷が位置している‘Ｂ’領域に残るようにする。ＣＭＰ工程には、第１、第２絶縁膜１０６、１１２と導電性ポリシリコン膜１１０とが１０：１から１：１０までの間のエッチング選択比を有するスラリー(slurry)が研磨剤(polishing)として使用される。コンタクトプラグ１１０ａは、ＣＭＰ工程のうち、エッチング停止役割を果たす。ここで、平坦ではない基板１００表面の谷が第２絶縁膜１１２で充填された後、ＣＭＰ工程がコンタクトプラグ１１０ａを形成するように行われることが重要である。
【００２１】
その結果、本発明によると、コンタクトプラグ１１０ａが完全に形成され、同じ時間に基板表面が‘Ｂ’領域に残っている第２絶縁膜の一部分１１２ａによって平坦化される。
【００２２】
又、コンタクトプラグ１１０ａ形成のため後続ＣＭＰ工程を考慮して第１絶縁膜１０６を厚く形成させる必要がない。即ち、本発明の第１絶縁膜１０６は、適当な厚さを有して形成されることができ、従来技術と比較して厚くなく形成されることができる。従って、コンタクトプラグ１１０ａ形成のため必要なＣＭＰ工程の時間が減少される。
さらに、第１絶縁膜１０６が割と薄く形成されるためコンタクトホール１０８とビアの縦横比が減少される。ボイドのないコンタクトプラグ１１０ａが形成されることができる。
【００２３】
（第２実施の形態）
図５乃至図８は、本発明の第２実施の形態によって集積でコンタクトプラグ２０８ａの形成と同時に基板表面を平坦化するための新たな方法を説明する図である。図５を参照すると、例えば集積回路で金属からなる配線ライン２０２が下部領域２００上に形成される。下部領域２００は、半導体基板及び配線ラインのうち１つになることができる。厚さを有する第１絶縁膜２０４が配線ライン２０２を含んで下部領域２００全面に蒸着される。第１絶縁膜２０４は、第１実施の形態のように後続ＣＭＰ工程時間を減少させるためできるだけ固有の厚さを有する。
【００２４】
配線ライン２０２は、多重レベル(multi-level)配線ラインを電気的に連結するように使用されるが、一例として下部領域２００上に形成されるコンタクトプラグ２０８ａを有する下部領域２００がある。第１絶縁膜２０４は、一般にシリコン酸化膜ＳｉＯ2で形成されるが、ＣＶＤ、リフロー、蒸着／エッチング、そしてＨＤＰ方法によってＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＦ、またはそれらの混合物からなるものから選択して形成することができる。第１絶縁膜２０４は、又スピン−コーティング方法で、ＳＯＧ、ＦＯＸ、ポリマー、またはそれらの混合物からなるものから選択して形成することができる。
【００２５】
ここに、この実施の形態の一番重要な事項がある。それは、第１絶縁膜２０４がコンタクトプラグ２０８ａを形成するように行われるＣＭＰ工程のための固有の厚さを有することである。蒸着する過程で、第１絶縁膜２０４がコンタクトプラグ２０８ａ形成のための後続ＣＭＰ工程を考慮して厚く形成されなければならない。その理由は、第１絶縁膜２０４がコンタクトプラグ２０８ａが形成されるように第１絶縁膜２０４形成後、直ぐ平坦化エッチングされないためである。
【００２６】
再び、図５を参照すると、フォトレジストマスク（未図示）が第１絶縁膜２０４上に蒸着され、パターン形成される。そしてコンタクトプラグ２０８ａが形成される第１絶縁膜２０４を貫通するビア（コンタクトホール２０６）を形成するようにオープニング形成用マスクとしてパターンされたフォトレジストマスクを使用してエッチング工程が行われる。コンタクトホール１０６が第１絶縁膜２０４を貫通して配線ライン２０２上に形成される。
【００２７】
一般に、ＴｉＮからなる障壁膜２０７が後に形成されるコンタクトプラグ２０８ａが有するコンタクト抵抗を改善し、配線ライン２０２とコンタクトプラグ２０８ａとの間の反応を抑制し、コンタクトプラグ２０８ａに附着を改善するようにコンタクトホール２０６の側面と底全部を含んで第１絶縁膜２０４上に形成される。障壁膜２０７は、ＴｉＮの代わりにＴｉ、Ｔａ、ＴａＮ、ＷＮ、そしてＴｉＳｉＮからなるものから選択して形成されることができる。
【００２８】
一般に、タングステンＷからなる導電膜２０８がコンタクトホール２０６を充填しながら第１絶縁膜２０４上にコーティングされる。タングステンの代わりに導電膜２０８は、ＣＶＤ、ＰＶＤ、リフロー、又はフォースフィル方法を使用してＡｌ、Ｃｕ、Ｔｉ、ＴｉＮ、ポリシリコン、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、そして、Ａｌ−Ｃｕ−Ｓｉからなるものいずれか１つで形成されることができる。実施の形態では、導電性タングステン膜２０８が一例として後述されるはずである。
【００２９】
図６は、平坦化エッチング工程がコンタクトプラグ２０８ａを形成するように行われた後の集積回路を説明する図である。導電性タングステン膜２０８が湿式、又は乾式平坦化エッチングされながら、ＴｉＮ障壁膜２０７も除去される。平坦化エッチング工程は、第１絶縁膜２０４の上部表面が完全に露出されるときまで続いて行われ、それによってタングステンコンタクトプラグ２０８ａが形成される。平坦化エッチング工程で、ＴｉＮ障壁膜２０７の一部が相対的に低いステップ（‘Ｄ’領域）にむしろ残っていない。
【００３０】
第１絶縁膜２０４は、図５に示したように隣接な配線ライン２０２の間の間隙の長い領域‘Ｄ’と比較して隣接な配線ライン２０２の間隙の短い領域‘Ｃ’より高い。又、領域‘Ｄ’の第１絶縁膜２０４が領域‘Ｃ’の第１絶縁膜２０４よりもっと薄いため、トポグラフィー（平坦ではない）が領域‘Ｃ’と‘Ｄ’との間に発生される。それで、基板表面の平坦ではないフォトグラフィを除去するように絶縁膜の蒸着と平坦化が図７と図８に示したように第１絶縁膜２０４上に行われる。
【００３１】
図７を参照すると、導電性タングステン膜２０８とＴｉＮ障壁膜２０７の平坦化エッチングが行われた後、第２絶縁膜２１０がコンタクトプラグ２０８ａを含んで第１絶縁膜２０４上に蒸着される。第２絶縁膜２１０は、第１絶縁膜２０４の物質、又は後にその上に形成される絶縁膜の物質のようなもので形成されることができる。
【００３２】
第２絶縁膜２１０の平坦化後、図８に示したように装置構造が形成される。図８に示したように装置構造は、基板表面が平坦化されている図４から示した装置構造と同じである。第２絶縁膜２１０のこのような平坦化は、技術的によく知られたＣＭＰ工程によって成し、コンタクトプラグ２０８ａの上部表面が露出されるときまで、続けて行われる。ＣＭＰ工程には、第２絶縁膜２１０と導電性タングステンプラグ２０８ａを同時に研磨する程度の低い選択比を有するスラリーが使用される。
【００３３】
結果的に、第２絶縁膜２１０の一部２１０ａがコンタクトプラグ２０８ａの割りに相対的に低いステップに位置している‘Ｃ’と‘Ｄ’領域に残っている。それで、コンタクトプラグ２０８ａが完全に形成され、同時に基板表面が第２絶縁膜２１０が残っている一部分２１０ａによって平坦化される。ここで、平坦ではない基板表面の谷が第２絶縁膜２１０で充填された後、ＣＭＰ工程がコンタクトプラグ２０８ａを形成するように行われることが重要である。
【００３４】
【発明の効果】
本発明は、ゲートコンタクトプラグとコンタクトビアを形成する時、発生可能性のあるボイドと他の欠陥を最小化することができる効果がある。そしてその結果で電極及び配線ライン等の装置が形成された領域と形成されない領域との間のトポグラフィー（平坦ではない）を平坦なトポグラフィーにして回路の断線と短絡を防止することができる効果がある。又、層間絶縁膜の厚さを最小化することができるため、コンタクトホールとコンタクトビアの縦横比を減らし、平坦化エッチング工程時間を減らすことができる効果がある。
【図面の簡単な説明】
【図１】 本発明の第１実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図２】 本発明の第１実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図３】 本発明の第１実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図４】 本発明の第１実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図５】 本発明の第２実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図６】 本発明の第２実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図７】 本発明の第２実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図８】 本発明の第２実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【符号の説明】
１００，２００ 基板
１０２ 装置隔離膜
１０４ ゲート電極
１０６，１０６ａ，２０４ 第１絶縁膜
１０８，２０６ コンタクトホール
１１０，２０８ 導電膜
２０７ 障壁膜
１１２，１１２ａ，２１０，２１０ａ 第２絶縁膜
２０２ 配線ライン
１１０ａ，２０８ａ コンタクトプラグ
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは、集積回路にコンタクトプラグを形成し、同時に基板表面を平坦化する新たな方法に関するものである。
【０００２】
【従来の技術】
集積回路装置がより複雑になり、もっと多くの配線レベル(interconnect level)が装置のいろいろ部分を連結するように要求される。一般にコンタクトビア(contactvia)が配線レベルの間に形成されて１のレベルと他のレベルを連結する。多重配線膜がこのような方式で使用されるとき、下部配線レベルによって、平坦ではないトポグラフィー模様が生じる。その結果、上部配線レベルとコンタクトビアを形成することが難しくなる。従って、配線レベルのトポグラフィーは集積回路装置の安定的な製造に影響を与える。
【０００３】
多重配線レベルの平坦ではないトポグラフィー模様は、各々の膜上にいろいろ配線膜(interconnect layer)を形成しながら生じ、結果的に装置の表面上に丘(hill)と谷(valley)が生成される。技術的に熟達された人々は、平坦ではないトポグラフィーを交差(crossing over)するとき、一定の断面を維持するように上部配線膜を形成することが難しいことが分かる。一定の断面を維持できないことにより、電子が移動しにくいという問題を生じ、これに起因して、装置不良を発生し、配線ラインに高電流密度を有する部分が生じることにもなる。このような段差問題は、配線ラインそのものにあるボイド(void)や他の欠陥による可能性もあるし、配線ラインの間に形成されたコンタクトビアにあるボイドや他の欠陥による可能性もある。
【０００４】
配線ラインにおける他の欠陥の一例として、配線ラインの中に発生される断線(open)回路、又は短絡(short)回路がある。即ち、種々の多重膜構造において配線膜によって発生されるトポグラフィー（平坦ではない）により、その配線膜上に形成された他の配線膜において、上述の断線回路や短絡回路が発生する。
【０００５】
配線ラインにおける他の欠陥の例として、コンタクトプラグを形成するための非常に厚い絶縁膜が下部領域（又は半導体基板）上に成長させたり、蒸着させるコンタクトプラグ形成のための一般的な方法が使用されることである。この方法によると、コンタクトプラグは、導電膜がコンタクトホールを充填するように蒸着された後、又はビアが非常に厚い絶縁膜を貫通して形成された後、すぐに行われるＣＭＰ(Chemical Mechanical Polishing)工程で形成される。
【０００６】
絶縁膜は、コンタクトプラグを形成するためのＣＭＰ工程を考慮して非常に厚く形成される。コンタクトホールとビアが非常に厚い絶縁膜を貫通して形成されるとき、それの縦横比が増加される。これによって、次のような２つ欠陥を発生させる。第一、導電膜がコンタクトホールとビアを充電しながら、絶縁膜上に蒸着される間、ボイドが発生し得る。第二、絶縁膜が非常に厚いため、ＣＭＰ工程の時間を増加させる。
【０００７】
【発明が解決しようとする課題】
本発明は、上述の諸般問題を解決するために提案されたものとして、ボイドやその他の欠陥のないコンタクトビアを形成するための方法を提供することによって、もっと平坦なトポグラフィーを形成することを目的とする。又、製造工程の複雑さを増加させない方法を提供することも重要である。
【０００８】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、コンタクト形成と同時に基板表面を平坦化する方法は、多数の拡散領域を有する半導体基板上に導電構造を形成する段階と、導電構造を含んで半導体基板全面に導電構造が形成されない２番目領域より導電構造が形成された１番目領域よりもっと高いステップを有する第１絶縁膜を形成する段階と、コンタクトホールを形成するためコンタクトホール形成用マスクを使用して第１絶縁膜をエッチングする段階と、導電膜でコンタクトホールを充填しながら第１絶縁膜上に導電膜を形成する段階と、第１絶縁膜の上部表面が露出されるときまで導電膜をエッチングする段階と、第１絶縁膜全面に第２絶縁膜を形成する段階と、コンタクトプラグを形成し、同時に２番目領域第２絶縁膜の一部を残すことによって第１、第２絶縁膜を平坦化エッチングすることによって基板表面が平坦化される段階とを含む。
【０００９】
障壁膜は、導電膜形成前にコンタクトホールの側面と底全部を含んで第１絶縁膜上に形成される。又導電構造形成前に酸化膜が導電構造と半導体基板との間に形成されることができる。
【００１０】
後述される工程段階と構造は、集積回路を製造するための完全な工程流れではない。本発明は、技術的に現在使用される集積回路製造と結合して実用化されることができ、本発明の理解のため必要な程度の普通の実用される工程段階だけが含まれている。製造過程のうち、集積回路の部分的な断面を表現する図面は実際尺度に示すものではない。本発明の重要な事項を説明するために必要なものだけを示している。
【００１１】
【発明の実施の形態】
（第１実施の形態）
図１乃至図４を参照すると、改善された第１実施の形態は、２の導電膜が電気的に連結されるようにその間に挟まれた層間絶縁膜にコンタクトプラグが形成され、同時に基板表面が製造過程で平坦化される。より詳しくは、図１を参照すると、一般的にポリシリコンで形成される導電膜１１０は、集積回路にコンタクトホール１０８を貫通して、下部領域１００上に形成される。下部領域１００は、半導体基板または配線ラインにすることができる。導電膜１１０が半導体基板１００にあるコンタクトホール１０８を通して充填される場合、基板１００は、図１に示すように活性領域と非活性領域に区分される装置隔離領域１０２を有することができる。例えば、装置隔離領域１０２は、ＳＴＩ(Shallow Trench Isolation)法で形成される。
【００１２】
半導体メモリのワードライン(word line)で使用されることができるゲート電極１０４は、ゲート電極と基板との間に成長、又は蒸着されたゲート酸化膜（未図示）を有する基板１００上に形成される。図面に示さなかったが、例えばメモリ装置のソースとドレーン領域の拡散領域は、ゲート電極１０４両側にある活性領域内にあり得る。ＣＭＰ工程時間を減少させることができる程度の適当な厚さを有する第１絶縁膜１０６がゲート電極１０４を含んで基板１００全面に蒸着される。
【００１３】
ここに、この実施の形態に２つの重要事項がある。その１つは、第１絶縁膜１０６がコンタクトプラグ形成が行われるようにＣＭＰ工程のための固有の厚さを有することである。蒸着する過程で、第１絶縁膜１０６がコンタクトプラグ形成のための後続ＣＭＰ工程を考慮して厚く形成しなければならない。その理由は、第１絶縁膜１０６がコンタクトプラグが形成されるように第１絶縁膜形成後直ぐに平坦化エッチングされないためである。コンタクトプラグは、多層構造で上部と下部の配線ライン、又は各々の拡散領域と配線ラインを電気的に連結するように使用される。
【００１４】
第１絶縁膜１０６は、一般にシリコン酸化膜ＳｉＯ2で形成されるが、ＣＶＤ(Chemical Vapor Deposition)、リフロー(reflow)、蒸着／エッチング、そしてＨＤＰ(High Density Plasma)法のうちの１つを使用してＵＳＧ(Undoped Silicate Glass)、ＢＰＳＧ(Boron Phosphorous Silicate Glass)、ＰＳＧ（Phosphorous Silicate Glass)、ＳｉＮ、ＳｉＯＮ、ＳｉＯＦ、またはそれらの混合物からなるものから選択して形成することができる。第１絶縁膜１０６は、又スピン−コーティング(spin-coating)法を使用して、ＳＯＧ、ＦＯＸ(flowable oxide)、ポリマー(polymer)、またはそれらの混合物からなるものから選択して形成することができる。
【００１５】
再び、図１を参照すると、フォトレジストマスク（未図示）が第１絶縁膜１０６上に蒸着され、パターン形成される。そしてコンタクトプラグ１１０ａが形成される第１絶縁膜１０６を貫通するオープニング（コンタクトホール１０８）を形成するためオープニング形成用マスクとしてパターンされたフォトレジストマスクを使用してエッチング工程が行われる。一般に、ポリシリコンで形成される導電膜１１０がコンタクトホール１０８を充填しながら、第１絶縁膜１０６上に蒸着される。
【００１６】
導電膜１１０は、ポリシリコンの代わりにＣＶＤ、ＰＶＤ（Physical Vapor Deposition)、リフロー(reflow)、又はフォースフィル(force fill)法を使用してＷ、Ａｌ、Ｃｕ、Ｔ、ＴｉＮ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉで構成されたことのうち１つで形成されることができる。実施の形態では、導電性ポリシリコン膜が１つの例として以後に続いて説明する。
【００１７】
図２は、平坦化エッチング工程がポリシリコンコンタクトプラグ１１０ａが形成されるように行われた後、集積回路を説明するするための図である。導電性ポリシリコン膜１１０が第１絶縁膜１０６の上部表面が完全に露出されるときまで、湿式、又は乾式平坦化エッチングされ、それによってポリシリコンコンタクトプラグ１１０ａが形成される。ここに従来技術に説明したようにゲート電極１０４が形成された領域‘Ａ’はゲート電極１０４が形成されない領域‘Ｂ’より高い（凸凹な表面）。これは、基板１００表面の平坦ではないトポグラフィー、即ち基板表面上に丘と谷が生成される結果を催す。
【００１８】
詳しくは、領域‘Ｂ’の第１絶縁膜１０６が領域‘Ａ’の第１絶縁膜１０６より薄いためトポグラフィー（平坦ではない）が領域‘Ａ’と‘Ｂ’との間に発生される。実施の形態によると、基板１００表面の平坦ではないトポグラフィーを除去するため絶縁膜の蒸着と平坦化が図３と図４によって第１絶縁膜１０６上に行われなければならない。
【００１９】
言い換えて、導電性ポリシリコン膜１１０が過エッチングされることができる。それによって形成されたポリシリコンコンタクトプラグ１１０ａが第１絶縁膜１０６よりさらに深く掘られなければならない。それから、平坦化のためのＣＭＰ工程が行われる。
図３を参照すると、第２絶縁膜１１２がポリシリコンコンタクトプラグ１１０ａを含んで第１絶縁膜１０６上に蒸着される。第２絶縁膜１１２は、第１絶縁膜１０６、又はその上に形成される層間絶縁膜のような物質で形成される。
【００２０】
最後に、図４を参照すると、技術的によく知られたＣＭＰ工程がポリシリコンコンタクトプラグ１１０ａの上部が露出されるときまで行われ、それによって第２絶縁膜１１２の一部が谷が位置している‘Ｂ’領域に残るようにする。ＣＭＰ工程には、第１、第２絶縁膜１０６、１１２と導電性ポリシリコン膜１１０とが１０：１から１：１０までの間のエッチング選択比を有するスラリー(slurry)が研磨剤(polishing)として使用される。コンタクトプラグ１１０ａは、ＣＭＰ工程のうち、エッチング停止役割を果たす。ここで、平坦ではない基板１００表面の谷が第２絶縁膜１１２で充填された後、ＣＭＰ工程がコンタクトプラグ１１０ａを形成するように行われることが重要である。
【００２１】
その結果、本発明によると、コンタクトプラグ１１０ａが完全に形成され、同じ時間に基板表面が‘Ｂ’領域に残っている第２絶縁膜の一部分１１２ａによって平坦化される。
【００２２】
又、コンタクトプラグ１１０ａ形成のため後続ＣＭＰ工程を考慮して第１絶縁膜１０６を厚く形成させる必要がない。即ち、本発明の第１絶縁膜１０６は、適当な厚さを有して形成されることができ、従来技術と比較して厚くなく形成されることができる。従って、コンタクトプラグ１１０ａ形成のため必要なＣＭＰ工程の時間が減少される。
さらに、第１絶縁膜１０６が割と薄く形成されるためコンタクトホール１０８とビアの縦横比が減少される。ボイドのないコンタクトプラグ１１０ａが形成されることができる。
【００２３】
（第２実施の形態）
図５乃至図８は、本発明の第２実施の形態によって集積でコンタクトプラグ２０８ａの形成と同時に基板表面を平坦化するための新たな方法を説明する図である。図５を参照すると、例えば集積回路で金属からなる配線ライン２０２が下部領域２００上に形成される。下部領域２００は、半導体基板及び配線ラインのうち１つになることができる。厚さを有する第１絶縁膜２０４が配線ライン２０２を含んで下部領域２００全面に蒸着される。第１絶縁膜２０４は、第１実施の形態のように後続ＣＭＰ工程時間を減少させるためできるだけ固有の厚さを有する。
【００２４】
配線ライン２０２は、多重レベル(multi-level)配線ラインを電気的に連結するように使用されるが、一例として下部領域２００上に形成されるコンタクトプラグ２０８ａを有する下部領域２００がある。第１絶縁膜２０４は、一般にシリコン酸化膜ＳｉＯ2で形成されるが、ＣＶＤ、リフロー、蒸着／エッチング、そしてＨＤＰ方法によってＵＳＧ、ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＦ、またはそれらの混合物からなるものから選択して形成することができる。第１絶縁膜２０４は、又スピン−コーティング方法で、ＳＯＧ、ＦＯＸ、ポリマー、またはそれらの混合物からなるものから選択して形成することができる。
【００２５】
ここに、この実施の形態の一番重要な事項がある。それは、第１絶縁膜２０４がコンタクトプラグ２０８ａを形成するように行われるＣＭＰ工程のための固有の厚さを有することである。蒸着する過程で、第１絶縁膜２０４がコンタクトプラグ２０８ａ形成のための後続ＣＭＰ工程を考慮して厚く形成されなければならない。その理由は、第１絶縁膜２０４がコンタクトプラグ２０８ａが形成されるように第１絶縁膜２０４形成後、直ぐ平坦化エッチングされないためである。
【００２６】
再び、図５を参照すると、フォトレジストマスク（未図示）が第１絶縁膜２０４上に蒸着され、パターン形成される。そしてコンタクトプラグ２０８ａが形成される第１絶縁膜２０４を貫通するビア（コンタクトホール２０６）を形成するようにオープニング形成用マスクとしてパターンされたフォトレジストマスクを使用してエッチング工程が行われる。コンタクトホール１０６が第１絶縁膜２０４を貫通して配線ライン２０２上に形成される。
【００２７】
一般に、ＴｉＮからなる障壁膜２０７が後に形成されるコンタクトプラグ２０８ａが有するコンタクト抵抗を改善し、配線ライン２０２とコンタクトプラグ２０８ａとの間の反応を抑制し、コンタクトプラグ２０８ａに附着を改善するようにコンタクトホール２０６の側面と底全部を含んで第１絶縁膜２０４上に形成される。障壁膜２０７は、ＴｉＮの代わりにＴｉ、Ｔａ、ＴａＮ、ＷＮ、そしてＴｉＳｉＮからなるものから選択して形成されることができる。
【００２８】
一般に、タングステンＷからなる導電膜２０８がコンタクトホール２０６を充填しながら第１絶縁膜２０４上にコーティングされる。タングステンの代わりに導電膜２０８は、ＣＶＤ、ＰＶＤ、リフロー、又はフォースフィル方法を使用してＡｌ、Ｃｕ、Ｔｉ、ＴｉＮ、ポリシリコン、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、そして、Ａｌ−Ｃｕ−Ｓｉからなるものいずれか１つで形成されることができる。実施の形態では、導電性タングステン膜２０８が一例として後述されるはずである。
【００２９】
図６は、平坦化エッチング工程がコンタクトプラグ２０８ａを形成するように行われた後の集積回路を説明する図である。導電性タングステン膜２０８が湿式、又は乾式平坦化エッチングされながら、ＴｉＮ障壁膜２０７も除去される。平坦化エッチング工程は、第１絶縁膜２０４の上部表面が完全に露出されるときまで続いて行われ、それによってタングステンコンタクトプラグ２０８ａが形成される。平坦化エッチング工程で、ＴｉＮ障壁膜２０７の一部が相対的に低いステップ（‘Ｄ’領域）にむしろ残っていない。
【００３０】
第１絶縁膜２０４は、図５に示したように隣接な配線ライン２０２の間の間隙の長い領域‘Ｄ’と比較して隣接な配線ライン２０２の間隙の短い領域‘Ｃ’より高い。又、領域‘Ｄ’の第１絶縁膜２０４が領域‘Ｃ’の第１絶縁膜２０４よりもっと薄いため、トポグラフィー（平坦ではない）が領域‘Ｃ’と‘Ｄ’との間に発生される。それで、基板表面の平坦ではないフォトグラフィを除去するように絶縁膜の蒸着と平坦化が図７と図８に示したように第１絶縁膜２０４上に行われる。
【００３１】
図７を参照すると、導電性タングステン膜２０８とＴｉＮ障壁膜２０７の平坦化エッチングが行われた後、第２絶縁膜２１０がコンタクトプラグ２０８ａを含んで第１絶縁膜２０４上に蒸着される。第２絶縁膜２１０は、第１絶縁膜２０４の物質、又は後にその上に形成される絶縁膜の物質のようなもので形成されることができる。
【００３２】
第２絶縁膜２１０の平坦化後、図８に示したように装置構造が形成される。図８に示したように装置構造は、基板表面が平坦化されている図４から示した装置構造と同じである。第２絶縁膜２１０のこのような平坦化は、技術的によく知られたＣＭＰ工程によって成し、コンタクトプラグ２０８ａの上部表面が露出されるときまで、続けて行われる。ＣＭＰ工程には、第２絶縁膜２１０と導電性タングステンプラグ２０８ａを同時に研磨する程度の低い選択比を有するスラリーが使用される。
【００３３】
結果的に、第２絶縁膜２１０の一部２１０ａがコンタクトプラグ２０８ａの割りに相対的に低いステップに位置している‘Ｃ’と‘Ｄ’領域に残っている。それで、コンタクトプラグ２０８ａが完全に形成され、同時に基板表面が第２絶縁膜２１０が残っている一部分２１０ａによって平坦化される。ここで、平坦ではない基板表面の谷が第２絶縁膜２１０で充填された後、ＣＭＰ工程がコンタクトプラグ２０８ａを形成するように行われることが重要である。
【００３４】
【発明の効果】
本発明は、ゲートコンタクトプラグとコンタクトビアを形成する時、発生可能性のあるボイドと他の欠陥を最小化することができる効果がある。そしてその結果で電極及び配線ライン等の装置が形成された領域と形成されない領域との間のトポグラフィー（平坦ではない）を平坦なトポグラフィーにして回路の断線と短絡を防止することができる効果がある。又、層間絶縁膜の厚さを最小化することができるため、コンタクトホールとコンタクトビアの縦横比を減らし、平坦化エッチング工程時間を減らすことができる効果がある。
【図面の簡単な説明】
【図１】 本発明の第１実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図２】 本発明の第１実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図３】 本発明の第１実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図４】 本発明の第１実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図５】 本発明の第２実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図６】 本発明の第２実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図７】 本発明の第２実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【図８】 本発明の第２実施の形態によって集積回路にコンタクトホールを形成し、同時に基板表面を平坦化するための新たな方法を示した断面図である。
【符号の説明】
１００，２００ 基板
１０２ 装置隔離膜
１０４ ゲート電極
１０６，１０６ａ，２０４ 第１絶縁膜
１０８，２０６ コンタクトホール
１１０，２０８ 導電膜
２０７ 障壁膜
１１２，１１２ａ，２１０，２１０ａ 第２絶縁膜
２０２ 配線ライン
１１０ａ，２０８ａ コンタクトプラグ
Claims (9)
- 集積回路でコンタクトプラグを形成するための方法において、
多数の拡散領域を有する半導体基板上に導電構造を形成する段階と、
前記導電構造を含んで前記半導体基板全面に前記導電構造が形成されない２番目領域Ｂ、Ｄよりも前記導電構造が形成された１番目領域Ａ、Ｃにもっと高い上面を有する第１絶縁膜を形成する段階と、
コンタクトホールを形成するためのコンタクトホール形成用マスクを使用して前記第１絶縁膜をエッチングする段階と、
前記コンタクトホールを導電膜で充填しながら前記第１絶縁膜上に前記導電膜を形成する段階と、
前記第１絶縁膜の上部表面が露出されるときまで前記導電膜をエッチングする段階と、
前記第１絶縁膜全面に第２絶縁膜を形成する段階と、
前記コンタクトホールに充填された前記導電膜を露出させてコンタクトプラグを形成し、同時に２番目領域Ｂ、Ｄにある前記第２絶縁膜の一部を残すことによって前記基板表面を平坦化するように前記第２絶縁膜と前記第１絶縁膜を平坦化エッチングすることを特徴とするコンタクトプラグを含む集積回路の形成方法。 - 前記コンタクトホールは、前記第１絶縁膜を貫通して前記基板表面に形成されることを特徴とする請求項１に記載のコンタクトプラグを含む集積回路の形成方法。
- 前記コンタクトホールは、前記基板表面にある各々の前記拡散領域上に形成されることを特徴とする請求項２に記載のコンタクトプラグを含む集積回路の形成方法。
- 前記コンタクトホールは、前記第１絶縁膜を貫通して導電構造上に形成されることを特徴とする請求項１に記載のコンタクトプラグを含む集積回路の形成方法。
- 前記導電膜形成前に前記コンタクトホールの側面と底全部を含んで前記第１絶縁膜上に障壁膜が形成されることを特徴とする請求項４に記載のコンタクトプラグを含む集積回路の形成方法。
- 前記障壁膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ、ＴｉＳｉＮまたはそれらの混合物からなるものから選択して形成することを特徴とする請求項５に記載のコンタクトプラグを含む集積回路の形成方法。
- 前記コンタクトホールは、前記導電構造と前記半導体基板にある各々の前記拡散領域に形成されることを特徴とする請求項１に記載のコンタクトプラグを含む集積回路の形成方法。
- 前記第２絶縁膜は、前記第１絶縁膜と同一の物質で形成されることを特徴とする請求項１に記載のコンタクトプラグを含む集積回路の形成方法。
- 前記導電構造形成前に、前記導電構造と前記半導体基板との間に酸化膜を形成することを特徴とする請求項１に記載のコンタクトプラグを含む集積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980016333A KR100268459B1 (ko) | 1998-05-07 | 1998-05-07 | 반도체 장치의 콘택 플러그 형성 방법 |
| KR199816333 | 1998-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003915A JP2000003915A (ja) | 2000-01-07 |
| JP4031148B2 true JP4031148B2 (ja) | 2008-01-09 |
Family
ID=19537111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12774699A Expired - Fee Related JP4031148B2 (ja) | 1998-05-07 | 1999-05-07 | コンタクトプラグを含む集積回路の形成方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6218291B1 (ja) |
| JP (1) | JP4031148B2 (ja) |
| KR (1) | KR100268459B1 (ja) |
| CN (1) | CN1114942C (ja) |
| DE (1) | DE19920970C2 (ja) |
| FR (1) | FR2782841B1 (ja) |
| GB (1) | GB2337161B (ja) |
| NL (1) | NL1011933C2 (ja) |
| TW (1) | TW444373B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474537B1 (ko) * | 2002-07-16 | 2005-03-10 | 주식회사 하이닉스반도체 | 산화막용 ｃｍｐ 슬러리 조성물 및 이를 이용한 반도체소자의 제조 방법 |
| US6818555B2 (en) * | 2002-10-07 | 2004-11-16 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for metal etchback with self aligned etching mask |
| JP4679277B2 (ja) * | 2005-07-11 | 2011-04-27 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7964502B2 (en) | 2008-11-25 | 2011-06-21 | Freescale Semiconductor, Inc. | Multilayered through via |
| US9716035B2 (en) * | 2014-06-20 | 2017-07-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Combination interconnect structure and methods of forming same |
| CN105336676B (zh) * | 2014-07-29 | 2018-07-10 | 中芯国际集成电路制造(上海)有限公司 | 接触插塞的形成方法 |
| WO2018031926A1 (en) * | 2016-08-11 | 2018-02-15 | Tokyo Electron Limited | Method for etch-based planarization of a substrate |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
| JPH01108746A (ja) * | 1987-10-21 | 1989-04-26 | Toshiba Corp | 半導体装置の製造方法 |
| US4879257A (en) * | 1987-11-18 | 1989-11-07 | Lsi Logic Corporation | Planarization process |
| DE69034137D1 (de) * | 1990-10-01 | 2004-06-03 | St Microelectronics Srl | Herstellung von Kontaktanschlüssen bei der alles überdeckenden CVD-Abscheidung und Rückätzen |
| US5143867A (en) * | 1991-02-13 | 1992-09-01 | International Business Machines Corporation | Method for depositing interconnection metallurgy using low temperature alloy processes |
| JP3216104B2 (ja) * | 1991-05-29 | 2001-10-09 | ソニー株式会社 | メタルプラグ形成方法及び配線形成方法 |
| JPH05190684A (ja) * | 1992-01-16 | 1993-07-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5618381A (en) * | 1992-01-24 | 1997-04-08 | Micron Technology, Inc. | Multiple step method of chemical-mechanical polishing which minimizes dishing |
| JP2756887B2 (ja) * | 1992-03-02 | 1998-05-25 | 三菱電機株式会社 | 半導体装置の導電層接続構造およびその製造方法 |
| US5250472A (en) * | 1992-09-03 | 1993-10-05 | Industrial Technology Research Institute | Spin-on-glass integration planarization having siloxane partial etchback and silicate processes |
| US5312512A (en) * | 1992-10-23 | 1994-05-17 | Ncr Corporation | Global planarization using SOG and CMP |
| US5268330A (en) * | 1992-12-11 | 1993-12-07 | International Business Machines Corporation | Process for improving sheet resistance of an integrated circuit device gate |
| US5328553A (en) * | 1993-02-02 | 1994-07-12 | Motorola Inc. | Method for fabricating a semiconductor device having a planar surface |
| JP3326698B2 (ja) * | 1993-03-19 | 2002-09-24 | 富士通株式会社 | 集積回路装置の製造方法 |
| US5356513A (en) * | 1993-04-22 | 1994-10-18 | International Business Machines Corporation | Polishstop planarization method and structure |
| JPH07106419A (ja) * | 1993-10-05 | 1995-04-21 | Toshiba Corp | 半導体装置の製造方法 |
| US5496774A (en) * | 1993-12-01 | 1996-03-05 | Vlsi Technology, Inc. | Method improving integrated circuit planarization during etchback |
| US5545581A (en) * | 1994-12-06 | 1996-08-13 | International Business Machines Corporation | Plug strap process utilizing selective nitride and oxide etches |
| US5786273A (en) * | 1995-02-15 | 1998-07-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and associated fabrication method |
| JP2638546B2 (ja) * | 1995-02-28 | 1997-08-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5527736A (en) * | 1995-04-03 | 1996-06-18 | Taiwan Semiconductor Manufacturing Co. | Dimple-free tungsten etching back process |
| US5747383A (en) * | 1995-09-05 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company Ltd | Method for forming conductive lines and stacked vias |
| US5665657A (en) * | 1995-09-18 | 1997-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd | Spin-on-glass partial etchback planarization process |
| US5847464A (en) * | 1995-09-27 | 1998-12-08 | Sgs-Thomson Microelectronics, Inc. | Method for forming controlled voids in interlevel dielectric |
| US5861342A (en) * | 1995-12-26 | 1999-01-19 | Vlsi Technology, Inc. | Optimized structures for dummy fill mask design |
| US5830804A (en) * | 1996-06-28 | 1998-11-03 | Cypress Semiconductor Corp. | Encapsulated dielectric and method of fabrication |
| US6025269A (en) * | 1996-10-15 | 2000-02-15 | Micron Technology, Inc. | Method for depositioning a substantially void-free aluminum film over a refractory metal nitride layer |
| KR100243272B1 (ko) * | 1996-12-20 | 2000-03-02 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| KR100266749B1 (ko) * | 1997-06-11 | 2000-09-15 | 윤종용 | 반도체 장치의 콘택 플러그 형성 방법 |
| US5961617A (en) * | 1997-08-18 | 1999-10-05 | Vadem | System and technique for reducing power consumed by a data transfer operations during periods of update inactivity |
-
1998
- 1998-05-07 KR KR1019980016333A patent/KR100268459B1/ko not_active IP Right Cessation
-
1999
- 1999-04-20 TW TW88106277A patent/TW444373B/zh not_active IP Right Cessation
- 1999-04-23 GB GB9909486A patent/GB2337161B/en not_active Expired - Fee Related
- 1999-04-29 NL NL1011933A patent/NL1011933C2/nl not_active IP Right Cessation
- 1999-05-06 FR FR9905762A patent/FR2782841B1/fr not_active Expired - Fee Related
- 1999-05-06 DE DE1999120970 patent/DE19920970C2/de not_active Expired - Fee Related
- 1999-05-07 CN CN99107204A patent/CN1114942C/zh not_active Expired - Fee Related
- 1999-05-07 JP JP12774699A patent/JP4031148B2/ja not_active Expired - Fee Related
- 1999-05-07 US US09/306,712 patent/US6218291B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19920970A1 (de) | 1999-11-18 |
| NL1011933C2 (nl) | 2002-09-24 |
| GB2337161B (en) | 2000-11-08 |
| CN1235373A (zh) | 1999-11-17 |
| KR19990084516A (ko) | 1999-12-06 |
| FR2782841B1 (fr) | 2003-08-29 |
| US6218291B1 (en) | 2001-04-17 |
| GB9909486D0 (en) | 1999-06-23 |
| NL1011933A1 (nl) | 1999-11-09 |
| CN1114942C (zh) | 2003-07-16 |
| DE19920970C2 (de) | 2002-10-24 |
| GB2337161A (en) | 1999-11-10 |
| JP2000003915A (ja) | 2000-01-07 |
| TW444373B (en) | 2001-07-01 |
| KR100268459B1 (ko) | 2000-10-16 |
| FR2782841A1 (fr) | 2000-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101546995B1 (ko) | 쓰루 실리콘 비아 및 이의 제작 방법 | |
| US6884710B2 (en) | Semiconductor device having multi-layer copper line and method of forming same | |
| US7514354B2 (en) | Methods for forming damascene wiring structures having line and plug conductors formed from different materials | |
| US6090700A (en) | Metallization method for forming interconnects in an integrated circuit | |
| JPH0572098B2 (ja) | ||
| US6121146A (en) | Method for forming contact plugs of a semiconductor device | |
| JP2009545889A (ja) | 相互接続構造体及びその製造方法 | |
| KR100460771B1 (ko) | 듀얼다마신 공정에 의한 다층 배선의 형성 방법 | |
| US6319820B1 (en) | Fabrication method for dual damascene structure | |
| JP4031148B2 (ja) | コンタクトプラグを含む集積回路の形成方法 | |
| JP3920590B2 (ja) | 半導体装置の製造方法 | |
| US6818547B2 (en) | Dual damascene process | |
| US6376367B1 (en) | Method for manufacturing multilayer interconnects by forming a trench with an underlying through-hole in a low dielectric constant insulator layer | |
| KR100590205B1 (ko) | 반도체 장치의 배선 구조체 및 그 형성 방법 | |
| JPH11186274A (ja) | デュアル・ダマスク技術 | |
| KR100722137B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0165379B1 (ko) | 반도체 장치의 층간접속방법 | |
| KR0137434B1 (ko) | 반도체 소자의 제조방법 | |
| JPH07135252A (ja) | 半導体集積回路装置の製造方法 | |
| JP4967207B2 (ja) | 半導体装置の製造方法 | |
| KR100866122B1 (ko) | 듀얼 다마신 공정을 이용한 금속배선 형성방법 | |
| KR100461784B1 (ko) | 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법 | |
| JP3716958B2 (ja) | 半導体装置 | |
| JP5382988B2 (ja) | 金属配線構造を形成する方法 | |
| JPH10173051A (ja) | 配線形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070823 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070918 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |