NL1011933C2 - Werkwijze voor het vormen van contactproppen onder gelijktijdig vlak maken van het substraatoppervlak in ge´ntegreerde schakelingen. - Google Patents

Werkwijze voor het vormen van contactproppen onder gelijktijdig vlak maken van het substraatoppervlak in ge´ntegreerde schakelingen. Download PDF

Info

Publication number
NL1011933C2
NL1011933C2 NL1011933A NL1011933A NL1011933C2 NL 1011933 C2 NL1011933 C2 NL 1011933C2 NL 1011933 A NL1011933 A NL 1011933A NL 1011933 A NL1011933 A NL 1011933A NL 1011933 C2 NL1011933 C2 NL 1011933C2
Authority
NL
Netherlands
Prior art keywords
insulating layer
forming
layer
contact hole
conductive
Prior art date
Application number
NL1011933A
Other languages
English (en)
Other versions
NL1011933A1 (nl
Inventor
Bo-Un Yoon
Seok-Ji Hong
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of NL1011933A1 publication Critical patent/NL1011933A1/nl
Application granted granted Critical
Publication of NL1011933C2 publication Critical patent/NL1011933C2/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Description

Werkwijze voor het vormen van contactproppen onder gelijktijdig vlak maken van het substraatoppervlak in geïntegreerde schakelingen .
Gebied van de uitvinding
De onderhavige uitvinding heeft betrekking op het vervaardigen van halfgeleiderinrichtingen. Meer in het bijzonder is de onderhavige uitvinding gericht op een nieuwe werkwij-5 ze voor het vormen van contactproppen en gelijktijdig vlak maken van een substraatoppervlak in geïntegreerde schakelingen.
Achtergrond van de uitvinding
Naarmate geïntegreerde schakelingen complexer worden zijn grotere aantallen niveaus van onderlinge verbinding 10 vereist om de diverse gedeelten van de inrichting te verbinden. In het algemeen worden contactdoorgangen gevormd tussen de onderling te verbinden niveaus om een niveau met een ander te verbinden. Wanneer meerdere onderling te verbinden lagen op deze wijze worden toegepast treden er echter moeilijkheden op 15 bij het vormen van bovenste verbindingsniveaus en contactdoorgangen als gevolg van de ongelijkmatige topografische aspecten die worden veroorzaakt door de lagere verbindingsniveaus. Derhalve beïnvloedt de topografie van onderling te verbinden niveaus het gemak van het vervaardigen van een geïntegreerde 20 schakelingsinrichting.
De ongelijkmatige topografische aspecten van meervoudige onderling te verbinden niveaus worden veroorzaakt door het vormen van diverse onderling te verbinden lagen boven elkaar hetgeen de vorming van bergen en dalen op het oppervlak van de 25 inrichting tot gevolg heeft. De vakman zal herkennen dat het moeilijk is om te bereiken dat bovenste verbindingslagen constante dwarsdoorsneden houden wanneer deze over een ongelijkmatige topografie lopen. Dit leidt ertoe dat gedeelten van het verbindingsspoor een hogere stroomdichtheid bezitten 30 hetgeen leidt tot elektromigratieproblemen en daaraan gekoppelde falingsmechanismen van de inrichting. Deze stapbedekkings-problemen kunnen lege ruimten tot gevolg hebben en andere defecten in verbindingssignaalleidingen zelf en in de contactdoorgangen die tussen de verbindingsleidingen zijn gevormd.
i r, .. , ·.
- 2 -
Als een voorbeeld van andere defecten in de verbindings-signaalleidingen wordt aangegeven dat een probleem van kring-looponderbreking of kringloopkortsluiting daarin kan worden gevormd. Dat wil zeggen dat de ernstige ongelijkmatige topogra-5 fie, die wordt veroorzaakt door de diverse onderling te verbinden lagen in een meerlaagsstructuur leidt tot bovengenoemde onderbreking of kortsluiting van een andere daarop gevormde te verbinden laag.
Een ander voorbeeld van de andere defecten in de verbin-10 dingssignaalleiding is het gebruik van een gebruikelijke werkwijze voor het vormen van contactproppen waarin een zeer dikke laag isolerend materiaal moet worden gegroeid of afgezet op een onderliggend gebied (of een halfgeleidersubstraat) om contactproppen te vormen. Volgens een gebruikelijke werkwijze 15 worden de contactproppen gevormd met een werkwijze voor chemisch mechanisch polijsten (CMP) die onmiddellijk nadat een geleidende laag is afgezet, onder opvullen van de contactgaten of doorgangen die zijn gevormd door de zeer dikke isolerende laag, wordt uitgevoerd. De isolerende laag moet zeer dik worden 20 gevormd in het licht van de CMP werkwijze voor het vormen van de contactproppen. Wanneer contactgaten of doorgangen worden gevormd door de zeer dikke isolerende laag wordt de breed-te/hoogte verhouding daarvan vergroot. Dit leidt tot twee andere defecten: allereerst kunnen holle ruimten worden gevormd 25 wanneer de geleidende laag wordt af gezet op de zeer dikke isolerende laag onder opvullen van de contactgaten of doorgangen. Ten tweede wordt de CMP bewerkingstijd vergroot aangezien de isolerende laag zeer dik is.
Het zou derhalve wenselijk zijn om een werkwijze te 30 verschaffen voor het vormen van contactdoorgangen die vrij zijn van holle ruimten en andere defecten en die een vlakkere topografie tot gevolg zou hebben. Het is eveneens wenselijk dat een dergelijke werkwijze de complexiteit van de vervaardigings-werkwijze niet significant vergroot.
35 Samenvatting van de uitvinding
De onderhavige uitvinding heeft derhalve ten doel het verschaffen van een werkwijze voor het vormen van contactproppen in een geïntegreerde schakeling die vrij is van defecten · % - 3 - die worden veroorzaakt door problemen bij het afdekken van stappen.
Een ander doel van de uitvinding is het verschaffen van een werkwi j ze voor het vormen van contactproppen die een 5 vlakkere topografie tot gevolg heeft.
Nog een ander doel van de onderhavige uitvinding is het verschaffen van een werkwijze voor het vormen van contactproppen waarin de breedte/hoogte verhouding van een contactgat of doorgang die is gevormd door een isolerende laag kan worden 10 verkleind.
Derhalve wordt volgens de onderhavige uitvinding een werkwijze verschaft voor het vormen van contactproppen in een geïntegreerde schakeling. Aanvankelijk wordt een geleidende structuur gevormd op een halfgeleidersubstraat waarin zich een 15 groot aantal diffusiegebieden bevindt. Een eerste isolerende laag wordt gevormd over het halfgeleidersubstraat dat de geleidende structuur omvat. De eerste isolerende laag heeft een hogere stap in een eerste gebied waar de geleidende structuur is gevormd in een groep dan in een tweede gebied waarin de 20 geleidende structuur niet wordt gevormd. De eerste isolerende laag wordt geëtst onder toepassing van een contactgatvormings-masker om een contactgat te vormen. Een geleidende laag wordt gevormd op de eerste isolerende laag waardoor het contactgat wordt opgevuld. De geleidende laag wordt geëtst totdat een 25 bovenoppervlak van de eerste isolerende laag bloot komt te liggen. Een tweede isolerende laag wordt over de eerste isolerende laag gevormd. De contactprop wordt gevormd en een sub-straatoppervlak wordt gelijktijdig vlak gemaakt door vlakma-kingsetsen van de tweede en eerste isolerende lagen waardoor 30 een gedeelte van de tweede isolërende laag in het tweede gebied achterblijft. Voor de vorming van de geleidende laag kan voorts een barrièrelaag worden gevormd op de eerste isolerende laag en zowel de zijwanden en bodem van het contactgat. Eveneens kan voor de vorming van de geleidende structuur een oxidelaag 35 worden gevormd tussen de geleidende structuur en het halfgeleidersubstraat .
Korte beschrijving van de tekening ·· ·' ' i j ’·' - 4 -
De uitvinding kan worden begrepen en de doeleinden zullen de vakman duidelijk worden door verwijzing naar de hiernavolgende begeleidende tekening: fig. IA tot en met 1D zijn stromingsdiagrammen die, in 5 dwarsdoorsnedeweergave, een nieuwe werkwijze tonen voor het vormen van contactproppen en gelijktijdig vlak maken van het substraatoppervlak in geïntegreerde schakelingen volgens een eerste uitvoeringsvorm van de onderhavige uitvinding; en fig. 2A tot en met 2D zijn stromingsdiagrammen die een 10 nieuwe werkwijze tonen voor het vormen van contactproppen en gelijktijdig vlak maken van het substraatoppervlak in geïntegreerde schakelingen volgens een tweede uitvoeringsvorm van de onderhavige uitvinding.
Gedetailleerde beschrijving van voorkeursuitvoeringsvormen 15 De werkwijzestappen en structuren die hierna beschreven zijn vormen geen volledig werkwijzestromingsschema voor het vervaardigen van geïntegreerde schakelingen. De onderhavige uitvinding kan worden toegepast in samenhang met de heden ten dage in de stand van de techniek toegepaste vervaardigingstech-20 nieken voor geïntegreerde schakelingen en slechts zoveel van de gebruikelijk uitgevoerde werkwijzestappen zijn opgenomen zoals nodig is voor begrip van de onderhavige uitvinding. De figuren die dwarsdoorsneden voorstellen van gedeelten van een geïntegreerde schakeling tijdens de vervaardiging zijn niet op schaal 25 getekend maar zijn daarentegen getekend om de belangrijke aspecten van de uitvinding toe te lichten.
Verwijzend naar fig. IA tot en met 1D zal de eerste uitvoeringsvorm worden beschreven waarin contactproppen zullen worden gevormd om twee geleidende lagen elektrisch te verbinden 30 waarbij een isolerende tussenlaag daartussen is opgesteld en een substraatoppervlak tijdens de vervaardiging gelijktijdig vlak zal worden gemaakt. Nu in het bij zonder verwijzend naar fig. IA dient een geleidende laag 110, die typisch vervaardigd uit polysilicium, te worden gevormd op een onderliggend gebied 35 100 via een contactgat 108 in een geïntegreerde schakeling. Het onderliggende gebied 100 kan ofwel een halfgeleidersubstraat of een verbindingsleiding voor signalen zijn. In het geval de geleidende laag 110 het contactgat 108 op een halfgeleidersubstraat 100 opvult, kan dit substraat een isolatiegebied 102 van - 5 - de inrichting bezitten, zoals is getoond in fig. IA, om actieve en inactieve gebieden daarop te definiëren. Het isolatiegebied 102 van de inrichting wordt bijvoorbeeld gevormd door de werkwijze van het isoleren van ondiepe geulen (STI). Een 5 poortelektrode 104 die kan worden gebruikt als een woordleiding van een halfgeleidergeheugeninrichting is op het substraat 100 gevormd waarbij een poortoxidelaag (niet getoond) daartussen wordt gegroeid of afgezet. Diffusiegebieden van bijvoorbeeld bron- en afvoergebieden van de geheugeninrichting kunnen, 10 alhoewel deze niet in deze figuren zijn getoond, eveneens liggen binnen het actieve gebied aan beide zijden van de poortelektrode 104. Een eerste isolerende laag 106 met een geschikte dikte die het mogelijk maakt om de chemisch mechanische polijst- (CMP) bewerkingstijd te verminderen is afgezet 15 over het substraat 100 met inbegrip van de poortelektrode 104. Hierin is een van de twee belangrijkste aspecten van de uitvinding dat de isolerende laag 106 een geschikte dikte kan hebben voor het later uitvoeren van de CMP werkwijze om een contact-prop te vormen. Bij het afzetten is het niet nodig om de eerste 2 0 isolerende laag 106 sterk dikker te vormen met het oog op de navolgende CMP werkwijze voor het vormen van contactproppen. Dit komt omdat de eerste isolerende laag 106 niet onmiddellijk na de vorming daarvan aan een vlakmakingsetsing wordt onderworpen om de contactproppen te vormen. De contactprop wordt 25 gebruikt om de bovenliggende en benedenliggende verbindingslei-dingen in een meer laags structuur te verbinden of elk van de diffusiegebieden en een verbindingsleiding. De isolerende laag 106 kan typisch vervaardigd zijn uit siliciumoxide (Si02) maar kan in plaats daarvan zijn vervaardigd uit een vertegenwoordi-30 ger van een groep bestaande uit niet-gedoteerd silicaatglas (USG), borofosfosilicaatglas (BPSG), fosfosilicaatglas (PSG), SiN, SiON, SiOF en een composietmateriaal daarvan door gebruikmaking van een van de werkwijzen van chemische dampafzetting (CVD) , opsmelten, afzetting/etsing en hoge-dichtheidsplasma 35 (HDP) . De isolerende laag 106 kan eveneens zijn vervaardigd uit een vertegenwoordiger gekozen uit de groep bestaande uit door slingerbekleden aangebracht glas (spin on glass; SOG), vloeiend oxide (FOX), polymeer en een composietmateriaal daarvan door toepassen van een slingerbekledingswerkwijze.
{ .j f < Λ y ; - 6 -
Verwijzend naar fig. IA wordt dan een fotoresistmasker (niet getoond) afgezet op de isolerende laag 106 en van een patroon voorzien waarna een etswerkwijze wordt uitgevoerd onder toepassing van het van een patroon voorziene fotoresistmasker 5 als een masker voor het vormen van openingen om een opening te vormen (d.w.z. het contactgat 108) door de isolerende laag 106 waar een contactprop moet worden aangebracht. De geleidende laag 110, die typisch is vervaardigd uit polysilicium, wordt afgezet op de isolerende laag 106 waardoor het contactgat 108 10 wordt opgevuld. In plaats van polysilicium kan de geleidende laag 110 worden gevormd uit een vertegenwoordiger van een groep bestaande uit wolfram (W), aluminium (AL), koper (Cu), titanium (Ti), TiN, W-Si, Al-Cu en Al-Cu-Si door chemische dampafzetting (CVD), fysische dampafzetting (PVD), opsmelten of de werkwijze 15 van geforceerd vullen. In deze uitvoeringsvorm zal hierna als voorbeeld de geleidende polysiliciumlaag worden beschreven.
Fig. 1B laat de geïntegreerde schakeling zien nadat een terugetsingswerkwijze is uitgevoerd om een polysilicium contactprop te vormen. De geleidende polysiliciumlaag 110 wordt 2 0 nat of door teruggeëtst totdat een bovenoppervlak van de isolerende laag 106 volledig bloot komt te liggen en waarbij de polysiliciumcontactprop 110a wordt gevormd. Hierin heeft, zoals beschreven in de stand van de techniek, een gebied "A" waarin de poortelektroden worden gevormd een hoogte (d.w.z. een 25 onregelmatig oppervlak) ten opzichte van een gebied "B" waarin de poortelektroden niet zijn gevormd. Dit heeft een ongelijkmatige topografie van het substraatoppervlak tot gevolg, en met name de vorming van heuvels en dalen op het substraatoppervlak. In het bijzonder wordt, daar de isolerende laag 106 van het 30 gebied "B" dunner is dan die van het gebied "A", een ernstiger ongelijkmatige topografie veroorzaakt tussen de gebieden "A" en "B" . Volgens deze uitvoeringsvorm dient, om de ongelijkmatige topografie van het substraatoppervlak te verwijderen, afzetting en vlakmaking van een isolerende laag op de eerste isolerende 35 laag 106 te worden uitgevoerd zoals is getoond in fig. 1C en 1D.
Alternatief kan de geleidende polysiliciumlaag 110 worden overetst. De polysiliciumcontactprop 110a die op die wijze wordt gevormd is verdiept ten opzichte van de eerste - 7 - isolerende laag 106. Daarna kan de CMP werkwijze voor het vlak maken worden uitgevoerd.
Verwijzend naar fig. 1C wordt een tweede isolerende laag 112 afgezet op de eerste isolerende laag 106, welke een polysi-5 liciumcontactprop 110a omvat. De tweede isolerende laag 112 wordt bij voorkeur vervaardigd uit hetzelfde materiaal als dat van de eerste isolerende laag 106 of dat van een isolerende tussenlaag die daarop later wordt gevormd.
Ten slotte wordt, zoals is getoond in fig. 1D, een in de 10 stand van de techniek bekende CMP werkwijze uitgevoerd totdat een bovenoppervlak van de polysiliciumcontactprop 110a bloot komt te liggen waarbij een gedeelte van de tweede isolerende laag 112 in het "B" gebied achterblijft, waar de dalen zich bevinden. De CMP werkwijze past een suspensie toe als polijst-15 materiaal die etsselectiviteit bezit voor de geleidende polysi-liciumlaag 110 ten opzichte van de isolerende lagen 106 en 112 en die bij voorkeur ligt tussen 10:1 en 1:10. De contactprop 110a fungeert als een etsstop tijdens de CMP werkwijze. Hierin is het andere van de belangrijke aspecten dat de CMP werkwijze 2 0 wordt uitgevoerd om de contactprop 110a te vormen nadat de dalen van het ongelijkmatige substraatoppervlak zijn opgevuld met de tweede isolerende laag 112.
Als gevolg daarvan wordt volgens de onderhavige uitvinding de contactprop 110a volledig gevormd en wordt tegelijker-25 tijd het substraatoppervlak vlak gemaakt door middel van het deel 112a van de tweede isolerende laag dat achterblijft in het "B" gebied.
Eveneens is het niet nodig om de eerste isolerende laag 106 zeer dik te vormen in het zicht van de navolgende CMP 30 werkwijze voor het vormen van de contactproppen. Dat wil zeggen dat de eerste isolerende laag 106 volgens de onderhavige uitvinding kan worden gevormd met een geschikte dikte en die niet zo dik is in vergelijking met die uit de stand van de techniek. Derhalve kan de CMP bewerkingstijd die nodig is voor 35 het vormen van de contactproppen worden verminderd.
Voorts kan, daar de eerste isolerende laag 106 verhoudingsgewijs dun wordt gevormd, een breedte/hoogte verhouding van het contactgat of doorgang worden verlaagd. Contactproppen die vrij zijn van holten kunnen worden gevormd.
' j t : y; v / - 8 -
Fig. 2A tot en met 2D laten een nieuwe werkwijze zien voor het vormen van contactproppen onder gelijktijdig vlak maken van het substraatoppervlak in geïntegreerde schakelingen volgens een tweede uitvoeringsvorm van de onderhavige uitvin-5 ding. Verwijzend naar fig. 2A dient een verbindingsleiding 202 uit, bijvoorbeeld, metaal te worden gevormd op een onderliggend gebied 200 in een geïntegreerde schakeling. Het onderliggende gebied 200 kan ofwel een halfgeleidersubstraat zijn of een verbindingssignaalleiding. Een eerste isolerende laag 204 met 10 een bepaalde dikte wordt afgezet op het onderliggende gebied 200, met inbegrip van de verbindingsleiding 202. De isolerende laag 204 heeft een geschikte dikte die het mogelijk maakt om de navolgende CMP bewerkingstijd te verminderen, zoals in de eerste uitvoeringsvorm. De verbindingsleiding 202 wordt ge-15 bruikt om elektrisch de verbindingsleidingen in meerdere niveaus te verbinden, bijvoorbeeld het onderliggende gebied 200 met een daarop later te vormen contactprop. De isolerende laag 204 kan typisch vervaardigd zijn uit siliciumoxide (Si02), doch in plaats daarvan zijn vervaardigd uit een vertegenwoordiger 20 gekozen uit de groep bestaande uit ongedoteerd silicaatglas (USG), borofosfosilicaatglas (BPSG), fosfosilicaatglas (PSG), SiN, SiON, SiOF en een composietmateriaal daarvan door toepassing van een techniek gekozen uit de groep van chemische dampafzetting (CVD), opsmelten, afzetting/etsing en hoge-25 dichtheidsplasma (HDP) werkwijzen. De isolerende laag 204 kan eveneens zijn vervaardigd uit een vertegenwoordiger gekozen uit de groep van door slingerbekleden aangebracht glas (spin on glass; SOG), vloeiend oxide (FOX), polymeer en een composietmateriaal daarvan door toepassen van een slingerbekledingswerk-30 wijze.
Een van de belangrijkste aspecten van deze uitvoeringsvorm is hierin dat de isolerende laag 204 een geschikte dikte kan hebben voor een later uit te voeren CMP werkwijze om een contactprop te vormen. Bij het af zetten is het niet nodig dat 35 de eerste isolerende laag 204 veel dikker wordt gevormd in het zicht van de navolgende CMP werkwijze voor het vormen van contactproppen. Dit komt omdat de eerste isolerende laag 204 niet onmiddellijk na de vorming daarvan aan een vlakmakingset-sing wordt onderworpen om de contactproppen te vormen.
- 9 -
Weer verwijzend naar fig. 2A wordt vervolgens een fotoresistmasker (niet getoond) afgezet op de isolerende laag 204 en van een patroon voorzien waarna een etswerkwijze wordt uitgevoerd onder toepassing van het van een patroon voorzien 5 fotoresistmasker als een masker voor het vormen van een doorgang (d.w.z. een contactgat 206) door de isolerende laag 204, waar een contactprop moet worden aangebracht. Het contactgat 206 wordt door de isolerende laag 204 en op de verbindingslei-ding 202 gevormd. Een barrièrelaag 207, typisch vervaardigd uit 10 TiN, wordt op de isolerende laag 204 gevormd en op zowel de zijwanden als de bodem van het contactgat 206, om de contactweerstand met een later te vormen contactprop te verbeteren en een reactie tussen de verbindingsleiding 202 en de contactprop te beperken en om de hechting aan de contactprop te verbeteren. 15 In plaats van TiN kan de barrièrelaag 207 zijn vervaardigd uit een materiaal gekozen uit de groep bestaande uit Ti, Ta, TaN, WN en TiSiN. Een geleidende laag 208, die typisch is vervaardigd uit wolfram (W), wordt daarna door bekleden op de isolerende laag 204 aangebracht onder opvullen van het contactgat 20 206. In plaats van wolfram kan de geleidende laag 208 worden gevormd uit een vertegenwoordiger van de groep bestaande uit Al, Cu, Ti, TiN, polysilicium, W-Si, Al-Cu en Al-Cu-Si door toepassen van een werkwijze van CVD, PVD, opsmelten of geforceerd vullen. In deze uitvoeringsvorm zal hierna de geleidende 25 wolframlaag als voorbeeld worden beschreven.
Fig. 2B toont de geïntegreerde schakeling nadat een terugetsingswerkwijze is uitgevoerd om een contactprop te vormen. De geleidende wolframlaag 208 wordt nat of droog terug-geëtst, gevolgd door verwijderen van de TiN barrièrelaag. De 30 terugetsingswerkwijze wordt voortgezet totdat een bovenoppervlak van de isolerende laag 204 volledig blootligt en waarbij de contactprop 208a uit wolfram wordt gevormd. In de terugetsingswerkwij ze geniet het de voorkeur dat een gedeelte van de TiN barrièrelaag 207 niet achterblijft in het gebied met een 35 betrekkelijk lage stap, d.w.z. het "D" gebied. De isolerende laag 204 heeft in gebied "C" een hoogte waar een interval tussen twee naast elkaar liggende verbindingsleidingen kort is in vergelijking met het gebied "D" waar een interval tussen twee naast elkaar liggende verbindingsleidingen lang is, zoals "f » i >*" i ' v/ > i Ü ! I , V.» - 10 - is getoond in fig. 2A. Eveneens wordt, aangezien de isolerende laag 210 van het gebied "D" veel dunner is dan die van het gebied "C", een ernstiger ongelijkmatige topografie veroorzaakt tussen de gebieden "C" en "D". Derhalve dient, om de ongelijk-5 matige topografie van het substraatoppervlak te verwijderen, afzetting en vlakmaking van de isolerende laag op de eerste isolerende laag 204 te worden uitgevoerd, zoals is getoond in fig. 2C en 2D.
Verwijzend naar fig. 2C wordt, nadat terugetsen van de 10 geleidende wolframlaag 208 en de TiN barrièrelaag 207 is uitgevoerd, een tweede isolerende laag 210 afgezet op de eerste isolerende laag 204 welke de contactprop 208a omvat. De tweede isolerende laag 210 kan bij voorkeur vervaardigd zijn uit hetzelfde materiaal als dat van de eerste isolerende laag 204 15 of dat van een isolerende laag die daarop later moet worden gevormd.
Volgend op het vlak maken van de tweede isolerende laag 210 wordt een inrichtingsstructuur zoals is getoond in fig. 2D gevormd. Zoals men kan zien is de inrichtingsstructuur die is 20 getoond in fig. 2D gelijksoortig aan de inrichtingsstructuur getoond in fig. 1D doordat de substraatoppervlakken vlak zijn gemaakt. Dit vlak maken van de tweede isolerende laag 210 kan tot stand worden gebracht met behulp van in de stand van de techniek bekende CMP werkwijze die wordt voortgezet totdat het 25 bovenoppervlak van de contactprop 208a blootligt. De CMP werkwijze past een suspensie toe welke geringe selectiviteit bezit om gelijkmatig de isolerende lagen en het geleidende wolframcontact te polijsten. Als gevolg daarvan blijven delen 210a van de tweede isolerende laag 210 achter in de "C" en "D" 30 gebieden waar betrekkelijk ondiepe stappen aanwezig zijn ten opzichte van de contactprop 208a. Derhalve wordt de contactprop 208a volledig gevormd en wordt het substraatoppervlak gelijktijdig vlak gemaakt door de achterblijvende delen 210a van de tweede isolerende laag. Hierin wordt het andere van de belang-35 rijke aspecten dat de CMP werkwijze, nadat de dalen van het ongelijkmatige substraatoppervlak zijn opgevuld met de tweede isolerende laag 210, uitgevoerd om de contactprop 208a te vormen. Alhoewel hierboven niet genoemd zal de vakman onderken- -linen dat de werkingseffecten van de tweede uitvoeringsvorm gelijksoortig zijn met die van de eerste uitvoeringsvorm.
"i j' * 1 : Π '' f U - f L w o-

Claims (9)

1. Werkwijze voor het vormen van contactproppen (110a, 208a) in een geïntegreerde schakeling omvattende de stappen van: vormen van een geleidende structuur (104, 202) op een 5 halfgeleidersubstraat (100, 200) met daarin een groot aantal di f fus iegebieden; vormen van een eerste isolerende laag (106, 204) over het halfgeleidersubstraat (100, 200) dat de geleidende structuur (104, 202) omvat, welke eerste isolerende laag (106, 10 2 04) een hogere stap in een eerste gebied (A, C) waar de geleidende structuur (104, 202) is gevormd in een groep heeft dan in een tweede gebied (B, D) waar de geleidende structuur (104, 202) niet is gevormd; etsen van de eerste isolerende laag (106, 204) onder 15 toepassen van een contactgatvormingsmasker om een contactgat (108, 206) te vormen; vormen van een geleidende laag (110, 208) op de eerste isolerende laag (106, 204) onder opvullen van het contactgat (108, 206) met de geleidende laag (110, 208); 20 etsen van de geleidende laag (110, 208) totdat een bovenoppervlak van de eerste isolerende laag (106, 204) bloot legt; vormen van een tweede isolerende laag (112, 210) over de eerste isolerende laag (106, 204); en 25 vlakmakingsetsen van de tweede (112, 210) en eerste (106, 204) isolerende lagen om een contactprop (110a, 208a) te vormen en gelijktijdig vlak maken van een substraatoppervlak door een gedeelte (112a, 210a) van de tweede isolerende laag in het tweede gebied (B, D) achter te laten.
2. Werkwijze volgens conclusie 1 waarin het contactgat (108, 206) wordt gevormd door de eerste isolerende laag (106, 204) en op het halfgeleidersubstraat (100, 200).
3. Werkwijze volgens conclusie 2 waarin het contactgat (108, 206) wordt gevormd op elk van de diffusiegebieden in het 35 halfgeleidersubstraat (100, 200). - 13 -
4. Werkwijze volgens conclusie 1 waarin het contactgat (206) wordt gevormd door de eerste isolerende laag (204) en op de geleidende structuur (202) .
5. Werkwijze volgens conclusie 4, verder omvattende de 5 stap van het vormen, voorafgaand aan de vorming van de geleidende laag (208) , van een barrièrelaag (207) op de eerste isolerende laag (204) en zowel de zijwanden als de bodem van het contactgat (206) .
6. Werkwijze volgens conclusie 5 waarin de barrièrelaag 10 (207) is gevormd uit een materiaal gekozen uit de groep be staande uit Ti, TiN, Ta, TaN, WN, TiSiN en een composietmateriaal daarvan.
7. Werkwijze volgens conclusie 1 waarin het contactgat (206) wordt gevormd op de geleidende structuur (202) en op elk 15 van de diffusiegebieden in het halfgeleidersubstraat (200) .
8. Werkwijze volgens conclusie 1 waarin de tweede isolerende laag (112, 210) is vervaardigd uit hetzelfde mate riaal als dat van de eerste isolerende laag (106, 204) .
9. Werkwijze volgens conclusie 1, verder omvattende de 20 stap van het vormen, voorafgaande aan de vorming van de geleidende structuur (104, 202), van een oxidelaag tussen de geleidende structuur (104, 202) en het halfgeleidersubstraat (100, 200) . i o i'
NL1011933A 1998-05-07 1999-04-29 Werkwijze voor het vormen van contactproppen onder gelijktijdig vlak maken van het substraatoppervlak in ge´ntegreerde schakelingen. NL1011933C2 (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980016333A KR100268459B1 (ko) 1998-05-07 1998-05-07 반도체 장치의 콘택 플러그 형성 방법
KR19980016333 1998-05-07

Publications (2)

Publication Number Publication Date
NL1011933A1 NL1011933A1 (nl) 1999-11-09
NL1011933C2 true NL1011933C2 (nl) 2002-09-24

Family

ID=19537111

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1011933A NL1011933C2 (nl) 1998-05-07 1999-04-29 Werkwijze voor het vormen van contactproppen onder gelijktijdig vlak maken van het substraatoppervlak in ge´ntegreerde schakelingen.

Country Status (9)

Country Link
US (1) US6218291B1 (nl)
JP (1) JP4031148B2 (nl)
KR (1) KR100268459B1 (nl)
CN (1) CN1114942C (nl)
DE (1) DE19920970C2 (nl)
FR (1) FR2782841B1 (nl)
GB (1) GB2337161B (nl)
NL (1) NL1011933C2 (nl)
TW (1) TW444373B (nl)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474537B1 (ko) * 2002-07-16 2005-03-10 주식회사 하이닉스반도체 산화막용 ｃｍｐ 슬러리 조성물 및 이를 이용한 반도체소자의 제조 방법
US6818555B2 (en) * 2002-10-07 2004-11-16 Taiwan Semiconductor Manufacturing Co., Ltd Method for metal etchback with self aligned etching mask
JP4679277B2 (ja) * 2005-07-11 2011-04-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US7964502B2 (en) 2008-11-25 2011-06-21 Freescale Semiconductor, Inc. Multilayered through via
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same
CN105336676B (zh) * 2014-07-29 2018-07-10 中芯国际集成电路制造(上海)有限公司 接触插塞的形成方法
WO2018031926A1 (en) * 2016-08-11 2018-02-15 Tokyo Electron Limited Method for etch-based planarization of a substrate

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
EP0478871A1 (en) * 1990-10-01 1992-04-08 STMicroelectronics S.r.l. Formation of contact plugs by blanket CVD deposition and etchback
US5306947A (en) * 1992-01-16 1994-04-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JPH07106419A (ja) * 1993-10-05 1995-04-21 Toshiba Corp 半導体装置の製造方法
US5496774A (en) * 1993-12-01 1996-03-05 Vlsi Technology, Inc. Method improving integrated circuit planarization during etchback
JPH08236524A (ja) * 1995-02-28 1996-09-13 Nec Corp 半導体装置の製造方法
JPH10189603A (ja) * 1996-12-20 1998-07-21 Samsung Electron Co Ltd 半導体素子のコンタクトプラグ形成方法
FR2764734A1 (fr) * 1997-06-11 1998-12-18 Samsung Electronics Co Ltd Procede de formation de plots de contact d'un dispositif a semiconducteur

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
JPH01108746A (ja) * 1987-10-21 1989-04-26 Toshiba Corp 半導体装置の製造方法
US5143867A (en) * 1991-02-13 1992-09-01 International Business Machines Corporation Method for depositing interconnection metallurgy using low temperature alloy processes
JP3216104B2 (ja) * 1991-05-29 2001-10-09 ソニー株式会社 メタルプラグ形成方法及び配線形成方法
US5618381A (en) * 1992-01-24 1997-04-08 Micron Technology, Inc. Multiple step method of chemical-mechanical polishing which minimizes dishing
JP2756887B2 (ja) * 1992-03-02 1998-05-25 三菱電機株式会社 半導体装置の導電層接続構造およびその製造方法
US5250472A (en) * 1992-09-03 1993-10-05 Industrial Technology Research Institute Spin-on-glass integration planarization having siloxane partial etchback and silicate processes
US5312512A (en) * 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
US5328553A (en) * 1993-02-02 1994-07-12 Motorola Inc. Method for fabricating a semiconductor device having a planar surface
JP3326698B2 (ja) * 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5545581A (en) * 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
US5786273A (en) * 1995-02-15 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device and associated fabrication method
US5527736A (en) * 1995-04-03 1996-06-18 Taiwan Semiconductor Manufacturing Co. Dimple-free tungsten etching back process
US5747383A (en) * 1995-09-05 1998-05-05 Taiwan Semiconductor Manufacturing Company Ltd Method for forming conductive lines and stacked vias
US5665657A (en) * 1995-09-18 1997-09-09 Taiwan Semiconductor Manufacturing Company, Ltd Spin-on-glass partial etchback planarization process
US5847464A (en) * 1995-09-27 1998-12-08 Sgs-Thomson Microelectronics, Inc. Method for forming controlled voids in interlevel dielectric
US5861342A (en) * 1995-12-26 1999-01-19 Vlsi Technology, Inc. Optimized structures for dummy fill mask design
US5830804A (en) * 1996-06-28 1998-11-03 Cypress Semiconductor Corp. Encapsulated dielectric and method of fabrication
US6025269A (en) * 1996-10-15 2000-02-15 Micron Technology, Inc. Method for depositioning a substantially void-free aluminum film over a refractory metal nitride layer
US5961617A (en) * 1997-08-18 1999-10-05 Vadem System and technique for reducing power consumed by a data transfer operations during periods of update inactivity

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
EP0478871A1 (en) * 1990-10-01 1992-04-08 STMicroelectronics S.r.l. Formation of contact plugs by blanket CVD deposition and etchback
US5306947A (en) * 1992-01-16 1994-04-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JPH07106419A (ja) * 1993-10-05 1995-04-21 Toshiba Corp 半導体装置の製造方法
US5496774A (en) * 1993-12-01 1996-03-05 Vlsi Technology, Inc. Method improving integrated circuit planarization during etchback
JPH08236524A (ja) * 1995-02-28 1996-09-13 Nec Corp 半導体装置の製造方法
JPH10189603A (ja) * 1996-12-20 1998-07-21 Samsung Electron Co Ltd 半導体素子のコンタクトプラグ形成方法
US5960310A (en) * 1996-12-20 1999-09-28 Samsung Electronics Co., Ltd. Polishing methods for forming a contact plug
FR2764734A1 (fr) * 1997-06-11 1998-12-18 Samsung Electronics Co Ltd Procede de formation de plots de contact d'un dispositif a semiconducteur

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1995, no. 07 31 August 1995 (1995-08-31) *
PATENT ABSTRACTS OF JAPAN vol. 1997, no. 01 31 January 1997 (1997-01-31) *
PATENT ABSTRACTS OF JAPAN vol. 1998, no. 12 31 October 1998 (1998-10-31) *

Also Published As

Publication number Publication date
DE19920970A1 (de) 1999-11-18
GB2337161B (en) 2000-11-08
CN1235373A (zh) 1999-11-17
KR19990084516A (ko) 1999-12-06
FR2782841B1 (fr) 2003-08-29
US6218291B1 (en) 2001-04-17
JP4031148B2 (ja) 2008-01-09
GB9909486D0 (en) 1999-06-23
NL1011933A1 (nl) 1999-11-09
CN1114942C (zh) 2003-07-16
DE19920970C2 (de) 2002-10-24
GB2337161A (en) 1999-11-10
JP2000003915A (ja) 2000-01-07
TW444373B (en) 2001-07-01
KR100268459B1 (ko) 2000-10-16
FR2782841A1 (fr) 2000-03-03

Similar Documents

Publication Publication Date Title
US5693568A (en) Reverse damascene via structures
KR960006692B1 (ko) 반도체장치의 배선접속구조 및 그 제조방법
US4617193A (en) Planar interconnect for integrated circuits
US5756396A (en) Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect
US5703408A (en) Bonding pad structure and method thereof
KR100532455B1 (ko) Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
KR100413828B1 (ko) 반도체 장치 및 그 형성방법
EP0887859A2 (en) Integrated circuits with metallic fuses and method
NL1009351C2 (nl) Werkwijze voor het vormen van contactpennen van een halfgeleiderinrichting.
US5693564A (en) Conductor fill reflow with intermetallic compound wetting layer for semiconductor fabrication
NL1011933C2 (nl) Werkwijze voor het vormen van contactproppen onder gelijktijdig vlak maken van het substraatoppervlak in ge´ntegreerde schakelingen.
US20020058370A1 (en) Method for forming metal wire interconnection in semiconductor devices using dual damascene process
US20050087838A1 (en) Method of forming metal-insulator-metal (MIM) capacitors at copper process
JP3461761B2 (ja) 半導体装置の製造方法
JP2000003959A (ja) 二重ダマシン型ビア・コンタクト構造を有する半導体装置およびその製造方法
JP2002299436A (ja) 半導体装置およびその製造方法
NL1006162C2 (nl) Werkwijze voor het vervaardigen van een geïntegreerde keten met geleiderstructuren.
US6200890B1 (en) Method of fabricating copper damascene
KR100474605B1 (ko) 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스
JP3267281B2 (ja) 半導体装置の製造方法
JP3065003B2 (ja) 半導体装置及びその製造方法
KR100691940B1 (ko) 반도체소자의 배선 및 그 형성방법
KR100226786B1 (ko) 반도체소자의 배선 형성방법
JPH11260967A (ja) 半導体装置及びその製造方法
JPH1084041A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
AD1A A request for search or an international type search has been filed
RD2N Patents in respect of which a decision has been taken or a report has been made (novelty report)

Effective date: 20020723

PD2B A search report has been drawn up
VD1 Lapsed due to non-payment of the annual fee

Effective date: 20091101