DE19920970A1 - Verfahren zum Ausbilden von Kontaktstrecken und gleichzeitigen Planarisieren einer Substratoberfläche in integrierten Schaltungen - Google Patents

Verfahren zum Ausbilden von Kontaktstrecken und gleichzeitigen Planarisieren einer Substratoberfläche in integrierten Schaltungen

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Abstract

Es wird ein Verfahren zum Ausbilden von Kontaktsteckern (110a) und gleichzeitigen Planarisieren einer Substratoberfläche in einer integrierten Schaltung offenbart. Anfänglich wird eine Leiterstruktur (104) auf einem Halbleitersubstrat (100) mit einer Vielzahl von Diffussionsbereichen darin ausgebildet. Eine erste Isolationsschicht (106) wird über dem Halbleitersubstrat, einschließlich der Leiterstruktur, ausgebildet. Die erste Isolationsschicht (106) wird unter Verwendung einer Kontaktloch-Ausbildungsmaske zur Ausbildung eines Kontaktlochs (108) geätzt. Eine leitfähige Schicht (110) wird auf der ersten Isolationsschicht (106) ausgebildet, wobei das Kontaktloch (108) mit der leitfähigen Schicht (110) aufgefüllt wird. Die leitfähige Schicht (110) wird geätzt, bis eine obere Oberfläche der ersten Isolationsschicht (106) freigelegt ist. Eine zweite Isolationsschicht (112) wird über der ersten Isolationsschicht (106) ausgebildet. Ein Kontaktstecker (110a), der frei von Hohlräumen ist, kann ausgebildet werden, und gleichzeitig wird eine Substratoberfläche durch Planarisierungsätzen der zweiten und der ersten Isolationsschicht (112; 106) planarisiert.

Description

Die Erfindung betrifft die Herstellung von Halbleiterbauelementen. Insbesondere richtet sich die Erfindung auf ein neues Verfahren zum Ausbilden von Kontaktsteckern und gleichzeitigen Planarisieren einer Substratoberfläche bei integrierten Schaltungen.
Da integrierte Schaltungsbauelemente komplexer werden, ist eine größere Anzahl von Verbindungsebenen erforderlich, um die verschiedenen Abschnitte des Bauelements miteinander zu verbinden. Im allgemeinen werden zwischen den Verbindungsebenen Kontaktlöcher ausgebildet, um eine Ebene mit der anderen zu verbinden. Wenn mehrere Verbindungsschichten in dieser Weise verwendet werden, entstehen jedoch Schwierigkeiten bei der Ausbildung der oberen Verbindungsebenen und Kontaktlöcher aufgrund der unebenen topographischen Eigenschaften, die durch die unteren Verbindungsebenen verursacht werden. Somit beeinträchtigt die Topographie der Verbindungsebenen die Leichtigkeit der Herstellung des integrierten Schaltungsbauelements.
Die unebenen topographischen Eigenschaften von mehreren Verbindungsebenen werden durch das Ausbilden der verschiedenen Verbindungsschichten übereinander verursacht, was zur Erzeugung von Hügeln und Tälern auf der Oberfläche des Bauelements führt. Fachleute werden erkennen, daß es schwierig ist, zu erreichen, daß die oberen Verbindungsschichten konstante Querschnitte beibehalten, wenn sie über eine unebene Topographie verlaufen. Dies führt dazu, daß Teile der Verbindungsleitung eine höhere Stromdichte aufweisen, was zu Elektrowanderungsproblemen und damit verbundenen Bauelementausfallmechanismen führt. Diese Stufenüberdeckungsprobleme können zu Hohlräumen und anderen Defekten in den Verbindungssignalleitungen selbst und in den zwischen den Verbindungsleitungen ausgebildeten Kontaktlöchern führen.
Als Beispiel der anderen Defekte in der Verbindungssignalleitung gibt es ein darin erzeugtes Leerlauf- oder Kurzschlußproblem. Das heißt, die bedenkliche unebene Topographie, die durch die verschiedenen Verbindungsschichten in einer Mehrschichtstruktur verursacht wird, führt zu dem vorstehend angeführten Leerlauf oder Kurzschluß einer anderen darauf ausgebildeten Verbindungsschicht.
Ein weiteres Beispiel für die anderen Defekte in der Verbindungssignalleitung ist die Verwendung eines herkömmlichen Verfahrens zur Ausbildung von Kontaktsteckern, wobei eine sehr dicke Schicht aus Isolationsmaterial auf einem darunterliegenden Bereich (oder einem Halbleitersubstrat) gezüchtet oder abgeschieden werden muß, um Kontaktstecker auszubilden. Gemäß dem herkömmlichen Verfahren werden die Kontaktstecker durch einen Prozeß des chemisch-mechanischen Polierens (CMP) ausgebildet, der unmittelbar, nachdem eine leitfähige Schicht abgeschieden wurde, welche Kontaktlöcher oder Durchkontakte auffüllt, die durch die sehr dicke Isolationsschicht hindurch ausgebildet wurden, ausgeführt wird. Die Isolationsschicht muß in Anbetracht des CMP- Prozesses zum Ausbilden der Kontaktstecker sehr dick ausgebildet werden. Wenn Kontaktlöcher oder Durchkontakte durch die sehr dicke Isolationsschicht hindurch ausgebildet werden, wird deren Seitenverhältnis erhöht. Dies führt zu zwei weiteren Defekten: erstens können Hohlräume erzeugt werden, während eine leitfähige Schicht auf der sehr dicken Isolationsschicht abgeschieden wird, die die Kontaktlöcher oder Durchkontakte auffüllt. Zweitens wird die CMP- Bearbeitungszeit erhöht, da die Isolationsschicht sehr dick ist.
Daher wäre es erwünscht, ein Verfahren zum Ausbilden von Kontaktlöchern bereitzustellen, die frei von Hohlräumen und anderen Defekten sind und die eine ebenere Topographie ergeben. Es ist auch erwünscht, daß ein solches Verfahren die Komplexität des Herstellungsprozesses nicht bedeutend steigert.
Es ist daher eine Aufgabe der Erfindung, ein Verfahren zum Ausbilden von Kontaktsteckern in einer integrierten Schaltung bereitzustellen, die frei von Defekten ist, welche durch Stufenüberdeckungsprobleme verursacht werden.
Ferner soll ein Verfahren zum Ausbilden von Kontaktsteckern bereitgestellt werden, das eine ebenere Topographie ergibt. Außerdem soll ein Verfahren zum Ausbilden von Kontaktsteckern vorgesehen werden, bei dem das Seitenverhältnis des durch eine Isolationsschicht hindurch ausgebildeten Kontaktlochs oder Durchkontakts verringert werden kann.
Daher wird gemäß der Erfindung ein Verfahren zum Ausbilden von Kontaktsteckern in einer integrierten Schaltung bereitgestellt. Anfänglich wird eine Leiterstruktur auf einem Halbleitersubstrat mit einer Vielzahl von Diffusionsbereichen darin ausgebildet. Eine erste Isolationsschicht wird über dem Halbleitersubstrat, einschließlich der Leiterstruktur, ausgebildet. Die erste Isolationsschicht weist in einem ersten Bereich, wo die Leiterstruktur in einer Gruppe ausgebildet ist, eine höhere Stufe auf als in einem zweiten Bereich, wo die Leiterstruktur nicht ausgebildet ist. Die erste Isolationsschicht wird unter Verwendung einer Kontaktloch- Ausbildungsmaske zur Ausbildung eines Kontaktlochs geätzt. Auf der ersten Isolationsschicht wird eine leitfähige Schicht ausgebildet, welche das Kontaktloch auffüllt. Die leitfähige Schicht wird geätzt, bis eine obere Oberfläche der ersten Isolationsschicht freigelegt ist. Eine zweite Isolationsschicht wird über der ersten Isolationsschicht ausgebildet. Der Kontaktstecker wird ausgebildet und gleichzeitig wird eine Substratoberfläche durch Planarisierungsätzen der zweiten und der ersten Isolationsschicht und Belassen eines Teils der zweiten Isolationsschicht im zweiten Bereich planarisiert. Vor der Ausbildung der leitfähigen Schicht kann ferner eine Sperrschicht auf der ersten Isolationsschicht, beiden Seitenwänden und dem Boden des Kontaktlochs ausgebildet werden. Außerdem kann ferner vor der Ausbildung der Leiterstruktur eine Oxidschicht zwischen der Leiterstruktur und dem Halbleitersubstrat ausgebildet werden.
Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1A bis 1D Ablaufdiagramme, die durch eine Schnittdarstellung ein neues Verfahren zum Ausbilden von Kontaktsteckern und gleichzeitigen Planarisieren einer Substratoberfläche in integrierten Schaltungen gemäß einer ersten Ausführungsform der Erfindung zeigen; und
Fig. 2A bis 2D Ablaufdiagramme, die ein neues Verfahren zum Ausbilden von Kontaktsteckern und gleichzeitigen Planarisieren einer Substratoberfläche in integrierten Schaltungen gemäß einer zweiten Ausführungsform der Erfindung zeigen.
Die nachstehend beschriebenen Verfahrensschritte und Strukturen stellen keinen vollständigen Verfahrensablauf zur Herstellung von integrierten Schaltungen dar. Die Erfindung kann in Verbindung mit Herstellungsverfahren für integrierte Schaltungen ausgeführt werden, die derzeit auf dem Fachgebiet verwendet werden, und es sind nur so viele der allgemein ausgeführten Verfahrensschritte eingeschlossen wie für ein Verständnis der Erfindung erforderlich sind. Die Figuren, die Querschnitte von Teilen einer integrierten Schaltung während der Herstellung darstellen, sind nicht im Maßstab gezeichnet, sondern sind statt dessen so gezeichnet, daß sie die wichtigen Merkmale der Erfindung erläutern.
Mit Bezug auf Fig. 1A bis 1D wird die erste bevorzugte Ausführungsform beschrieben, wobei Kontaktstecker ausgebildet werden, um zwei leitfähige Schichten mit einer dazwischen angeordneten Isolationszwischenschicht elektrisch zu verbinden, und eine Substratoberfläche gleichzeitig während der Herstellung planarisiert wird. Mit Bezug insbesondere auf Fig. 1A soll eine leitfähige Schicht 110, die typischerweise aus Polysilizium besteht, auf einem darunterliegenden Bereich 100 durch ein Kontaktloch 108 in einer integrierten Schaltung ausgebildet werden. Der darunterliegende Bereich 100 kann entweder ein Halbleitersubstrat oder eine Verbindungssignalleitung sein. Falls die leitfähige Schicht 110 durch das Kontaktloch 108 auf einem Halbleitersubstrat 100 gefüllt wird, kann dieses Substrat einen Bauelementisolationsbereich 102 aufweisen, wie in Fig. 1A gezeigt, um aktive und inaktive Bereiche darauf zu definieren. Der Bauelementisolationsbereich 102 wird beispielsweise durch das Verfahren der Flachgrabenisolation (STI) ausgebildet. Eine Gateelektrode 104, die als Wortleitung eines Halbleiterspeicherbauelements verwendet werden kann, wird auf dem Substrat 100 ausgebildet, wobei eine Gateoxidschicht (nicht dargestellt) dazwischen gezüchtet oder abgeschieden wird. Diffusionsbereiche von beispielsweise Source- und Draingebieten des Speicherbauelements können, obwohl sie in diesen Figuren nicht dargestellt sind, ebenfalls innerhalb des aktiven Bereichs auf beiden Seiten der Gateelektrode 104 liegen. Eine erste Isolationsschicht 106 mit einer geeigneten Dicke, die es ermöglicht, die Bearbeitungszeit beim chemisch-mechanischen Polieren (CMP) zu verringern, wird über dem Substrat 100, einschließlich der Gateelektrode 104, abgeschieden. Hierbei ist eines der zwei wichtigsten Merkmale dieser Ausführungsform, daß die Isolationsschicht 106 eine geeignete Dicke für einen zur Ausbildung eines Kontaktsteckers später auszuführenden CMP-Prozeß besitzen kann. Bei der Abscheidung besteht kein Bedarf, daß die erste Isolationsschicht 106 in Anbetracht des anschließenden CMP-Prozesses zur Ausbildung der Kontaktstecker viel dicker ausgebildet wird. Dies liegt daran, daß die erste Isolationsschicht 106 nicht unmittelbar nach deren Ausbildung einer Planarisierungsätzung unterzogen wird, um die Kontaktstecker auszubilden. Der Kontaktstecker wird verwendet, um obere und untere Verbindungsleitungen in einer Mehrschichtstruktur oder jeden der Diffusionsbereiche und eine Verbindungsleitung elektrisch zu verbinden. Die Isolationsschicht 106 kann typischerweise aus Siliziumoxid (SiO2) hergestellt werden, kann aber statt dessen aus einem, das aus einer Gruppe ausgewählt ist, welche aus undotiertem Silikatglas (USG), Borphosphorsilikatglas (BPSG), Phosphorsilikatglas (PSG), SiN, SiON, SiOF und einem Verbundmaterial daraus besteht, unter Verwendung eines der Verfahren der chemischen Gasphasenabscheidung (CVD), Aufschmelzung, Abscheidung/Atzen und mit hochdichtem Plasma (HDP) hergestellt werden. Die Isolationsschicht 106 kann auch aus einem, das aus einer Gruppe ausgewählt ist, welche aus SOG, fließfähigem Oxid (FOX), Polymer und einem Verbundmaterial daraus besteht, unter Verwendung eines Schleuderbeschichtungsverfahrens hergestellt werden.
Mit erneutem Bezug auf Fig. 1A wird dann eine Photoresistmaske (nicht dargestellt) auf der Isolationsschicht 106 abgeschieden und strukturiert, und ein Ätzprozeß wird unter Verwendung der strukturierten Photoresistmaske als Öffnungsausbildungsmaske ausgeführt, um dadurch eine Öffnung (d. h. das Kontaktloch 108) durch die Isolationsschicht 106 hindurch auszubilden, wo ein Kontaktstecker hergestellt werden soll. Eine leitfähige Schicht 110, die typischerweise aus Polysilizium besteht, wird auf der Isolationsschicht 106 abgeschieden, wobei das Kontaktloch 108 aufgefüllt wird. Anstelle von Polysilizium kann die leitfähige Schicht 110 aus einem aus einer Gruppe, die aus Wolfram (W), Aluminium (Al), Kupfer (Cu), Titan (Ti), TiN, W-Si, Al-Cu und Al-Cu-Si besteht, unter Verwendung eines Verfahrens der CVD, physikalischen Gasphasenabscheidung (PVD), Aufschmelzung oder Preßfüllung ausgebildet werden. Bei dieser Ausführungsform wird die leitfähige Polysiliziumschicht nachstehend als Beispiel beschrieben.
Fig. 1B stellt die integrierte Schaltung dar, nachdem ein Rückätzprozeß ausgeführt wurde, um einen Polysilizium- Kontaktstecker auszubilden. Die leitfähige Polysiliziumschicht 110 wird naß oder trocken rückgeätzt, bis eine obere Oberfläche der Isolationsschicht 106 vollkommen freigelegt ist, und dadurch der Polysilizium- Kontaktstecker 110a ausgebildet wird. Wie beim Stand der Technik beschrieben, besitzt hierin ein Bereich "A", wo die Gateelektroden ausgebildet sind, eine Höhe (d. h. eine unebene Oberfläche) bezüglich eines Bereichs "B", wo die Gateelektroden nicht ausgebildet sind. Dies führt zu der unebenen Topographie der Substratoberfläche, nämlich zur Erzeugung von Hügeln und Tälern auf der Substratoberfläche. Da insbesondere die Isolationsschicht 106 des Bereichs "B" dünner ist als jene des Bereichs "A", wird eine bedenklichere unebene Topographie zwischen den Bereichen "A" und "B" verursacht. Um die unebene Topographie der Substratoberfläche zu beseitigen, muß gemäß dieser Ausführungsform eine Abscheidung und Planarisierung einer Isolationsschicht auf der ersten Isolationsschicht 106 ausgeführt werden, wie in Fig. 1C und 1D dargestellt.
Alternativ kann die leitfähige Polysiliziumschicht 110 überätzt werden. Der ausgebildete Polysilizium- Kontaktstecker 110a ist folglich bezüglich der ersten Isolationsschicht 106 vertieft. Dann kann ein CMP-Prozeß zur Planarisierung ausgeführt werden.
Mit Bezug auf Fig. 1C wird eine zweite Isolationsschicht 112 auf der ersten Isolationsschicht 106, einschließlich des Polysilizium-Kontaktsteckers 110a, abgeschieden. Die zweite Isolationsschicht 112 besteht vorzugsweise aus demselben Material wie jenem der ersten Isolationsschicht 106 oder jenem einer später darauf auszubildenden Isolationszwischenschicht.
Wie in Fig. 1D gezeigt, wird schließlich ein auf dem Fachgebiet gut bekannter CMP-Prozeß ausgeführt, bis eine obere Oberfläche des Polysilizium-Kontaktsteckers 110a freigelegt ist, und dadurch bleibt ein Teil der zweiten Isolationsschicht 112 im Bereich "B", wo sich die Täler befinden. Der CMP-Prozeß verwendet als Poliermaterial eine Aufschlämmung, die eine Ätzselektivität für die leitfähige Polysiliziumschicht 110 bezüglich den Isolationsschichten 106 und 112 besitzt, die vorzugsweise zwischen 10 : 1 und 1 : 10 liegt. Der Kontaktstecker 110a wirkt während des CMP- Prozesses als Ätzstopper. Hierbei ist das andere der wichtigen Merkmale, daß der CMP-Prozeß ausgeführt wird, um den Kontaktstecker 110a auszubilden, nachdem die Täler der unebenen Substratoberfläche mit der zweiten Isolationsschicht 112 aufgefüllt sind.
Folglich wird gemäß der Erfindung der Kontaktstecker 110a vollständig ausgebildet und gleichzeitig wird die Substratoberfläche mittels des Teils 112a der zweiten Isolationsschicht, die im Bereich "B" bleibt, planarisiert.
Es besteht auch kein Bedarf, daß die erste Isolationsschicht 106 in Anbetracht des anschließenden CMP- Prozesses zur Ausbildung der Kontaktstecker sehr dick ausgebildet wird. Das heißt, die erste Isolationsschicht 106 der Erfindung kann mit einer geeigneten Dicke ausgebildet werden und ist im Vergleich zu jener des Standes der Technik nicht dick. Daher kann die zur Ausbildung der Kontaktstecker erforderliche CMP- Bearbeitungszeit verringert werden.
Da die erste Isolationsschicht 106 vergleichsweise dünn ausgebildet wird, kann ferner ein Seitenverhältnis des Kontaktlochs oder Durchkontakts verringert werden. Die von Hohlräumen freien Kontaktstecker können ausgebildet werden.
Fig. 2A bis 2D erläutern ein-neues Verfahren zum Ausbilden von Kontaktsteckern und gleichzeitigen Planarisieren einer Substratoberfläche in integrierten Schaltungen gemäß einer zweiten Ausführungsform der Erfindung. Mit Bezug auf Fig. 2A soll eine Verbindungsleitung 202 aus beispielsweise Metall auf einem darunterliegenden Bereich 200 in einer integrierten Schaltung ausgebildet werden. Der darunterliegende Bereich 200 kann entweder ein Halbleitersubstrat oder eine Verbindungssignalleitung sein. Eine erste Isolationsschicht 204 mit einer Dicke wird über dem darunterliegenden Bereich 200, einschließlich der Verbindungsleitung 202, abgeschieden. Die Isolationsschicht 204 besitzt eine geeignete Dicke, die es ermöglicht, wie bei der ersten Ausführungsform die anschließende CMP- Bearbeitungszeit zu verringern. Die Verbindungsleitung 202 wird verwendet, um Verbindungsleitungen auf mehreren Ebenen, z. B. den darunterliegenden Bereich 200 mit einem später darauf auszubildenden Kontaktstecker, elektrisch zu verbinden. Die Isolationsschicht 204 kann typischerweise aus Siliziumoxid (SiO2) hergestellt werden, kann aber statt dessen aus einem, das aus einer Gruppe ausgewählt ist, welche aus undotiertem Silikatglas (USG), Borphosphorsilikatglas (BPSG), Phosphorsilikatglas (PSG), SiN, SiON, SiOF und einem Verbundmaterial daraus besteht, unter Verwendung eines der Verfahren der chemischen Gasphasenabscheidung (CVD), Aufschmelzung, Abscheidung/Atzen und mit hochdichtem Plasma (HDP) hergestellt werden. Die Isolationsschicht 204 kann auch aus einem, das aus einer Gruppe ausgewählt ist, welche aus SOG, fließfähigem Oxid (FOX), Polymer und einem Verbundmaterial daraus besteht, unter Verwendung eines Schleuderbeschichtungsverfahrens hergestellt werden.
Hierin ist eines der wichtigsten Merkmale dieser Ausführungsform, daß die Isolationsschicht 204 eine geeignete Dicke für den zur Ausbildung eines Kontaktsteckers später auszuführenden CMP-Prozeß aufweisen kann. Bei der Abscheidung besteht kein Bedarf, daß die erste Isolationsschicht 204 in Anbetracht des anschließenden CMP-Prozesses zur Ausbildung der Kontaktstecker viel dicker ausgebildet wird. Dies liegt daran, daß die erste Isolationsschicht 204 nicht unmittelbar nach deren Ausbildung einer Planarisierungsätzung unterzogen wird, um die Kontaktstecker auszubilden.
Mit erneutem Bezug auf Fig. 2A wird dann eine Photoresistmaske (nicht dargestellt) auf der Isolationsschicht 204 abgeschieden und strukturiert, und ein Ätzprozeß wird unter Verwendung der strukturierten Photoresistmaske als Öffnungsausbildungsmaske ausgeführt, um dadurch einen Durchkontakt (d. h. ein Kontaktloch 206) durch die Isolationsschicht 204 hindurch auszubilden, wo ein Kontaktstecker hergestellt werden soll. Das Kontaktloch 206 wird durch die Isolationsschicht 204 hindurch und auf der Verbindungsleitung 202 ausgebildet. Eine Sperrschicht 207, die typischerweise aus TiN besteht, wird auf der Isolationsschicht 204, beiden Seitenwänden und dem Boden des Kontaktlochs 206 ausgebildet, um den Kontaktwiderstand mit einem später auszubildenden Kontaktstecker zu verbessern, eine Reaktion zwischen der Verbindungsleitung 202 und dem Kontaktstecker zu hemmen und die Haftung am Kontaktstecker zu verbessern. Anstelle von TiN kann die Sperrschicht 207 aus einem, das aus einer Gruppe ausgewählt ist, die aus Ti, Ta, TaN, WN und TiSiN besteht, hergestellt werden. Eine leitfähige Schicht 208, die typischerweise aus Wolfram (W) besteht, wird dann auf die Isolationsschicht 204 aufgebracht, wobei das Kontaktloch 206 aufgefüllt wird. Anstelle von Wolfram kann die leitfähige Schicht 208 aus einem aus einer Gruppe, die aus Al, Cu, Ti, TiN, Polysilizium, W-Si, Al-Cu und Al-Cu-Si besteht, unter Verwendung eines CVD-, PVD-, Aufschmelz- oder Preßfüllverfahrens ausgebildet werden. Bei dieser Ausführungsform wird die leitfähige Wolframschicht nachstehend als Beispiel beschrieben.
Fig. 2B stellt die integrierte Schaltung dar, nachdem ein Rückätzprozeß ausgeführt wurde, um einen Kontaktstecker auszubilden. Die leitfähige Wolframschicht 208 wird naß oder trocken rückgeätzt, gefolgt von der Entfernung der TiN-Sperrschicht. Der Rückätzprozeß wird weitergeführt, bis eine obere Oberfläche der Isolationsschicht 204 vollkommen freigelegt ist, und dadurch der Wolfram-Kontaktstecker 208a ausgebildet wird. Bei dem Rückätzprozeß ist es bevorzugt, daß kein Teil der TiN-Sperrschicht 207 in der relativ niedrigen Stufe, d. h. dem Bereich "D", bleibt. Die Isolationsschicht 204 besitzt in einem Bereich "C", wo ein Abstand zwischen den zwei benachbarten Verbindungsleitungen kurz ist, eine Höhe im Vergleich zu einem Bereich "D", wo ein Abstand zwischen den zwei benachbarten Verbindungsleitungen lang ist, wie in Fig. 2A gezeigt. Da die Isolationsschicht 210 des Bereichs "D" auch viel dünner ist als jene des Bereichs "C", wird eine bedenklichere unebene Topographie zwischen den Bereichen "C" und "D" verursacht. Um die unebene Topographie der Substratoberfläche zu beseitigen, muß folglich eine Abscheidung und Planarisierung einer Isolationsschicht auf der ersten Isolationsschicht 204 ausgeführt werden, wie in Fig. 2C und 2D dargestellt.
Mit Bezug auf Fig. 2C wird, nachdem das Rückätzen der leitfähigen Wolframschicht 208 und der TiN-Sperrschicht 207 ausgeführt wurde, eine zweite Isolationsschicht 210 auf der ersten Isolationsschicht 204, einschließlich des Kontaktsteckers 208a, abgeschieden. Die zweite Isolationsschicht 210 kann vorzugsweise aus demselben Material bestehen wie jenem der ersten Isolationsschicht 204 oder jenem einer später darauf auszubildenden Isolationsschicht.
Im Anschluß an die Planarisierung der zweiten Isolationsschicht 210 wird eine Bauelementstruktur, wie in Fig. 2D gezeigt, ausgebildet. Wie man sehen kann, ist die in Fig. 2D abgebildete Bauelementstruktur ähnlich der in Fig. 1D gezeigten Bauelementstruktur, indem die Substratoberflächen planarisiert sind. Diese Planarisierung der zweiten Isolationsschicht 210 kann durch einen auf dem Fachgebiet gut bekannten CMP-Prozeß erreicht werden und wird weitergeführt, bis eine obere Oberfläche des Kontaktsteckers 208a freigelegt ist. Der CMP-Prozeß verwendet eine Aufschlämmung mit einer niedrigen Selektivität, um die Isolationsschichten und den leitfähigen Wolframstecker gleichzeitig zu polieren. Folglich bleiben die Teile 210a der zweiten Isolationsschicht 210 in den Bereichen "C" und "D", wo sich relativ niedrige Stufen bezüglich des Kontaktsteckers 208a befinden. Folglich wird der Kontaktstecker 208a vollständig ausgebildet und die Substratoberfläche wird gleichzeitig mittels der verbleibenden Teile 210a der zweiten Isolationsschicht planarisiert. Hierbei ist das andere der wichtigen Merkmale, daß der CMP-Prozeß, nachdem die Täler der unebenen Substratoberfläche mit der zweiten Isolationsschicht 210 aufgefüllt sind, ausgeführt wird, um den Kontaktstecker 208a auszubilden. Obwohl es vorstehend nicht erwähnt wurde, werden Fachleute erkennen, daß die Funktionseffekte der zweiten Ausführungsform ähnlich jenen der ersten Ausführungsform sind.

Claims (9)

1. Verfahren zum Ausbilden von Kontaktsteckern in einer integrierten Schaltung, umfassend die Schritte:
Ausbilden einer Leiterstruktur (104; 202) auf einem Halbleitersubstrat (100; 200) mit einer Vielzahl von Diffusionsbereichen darin;
Ausbilden einer ersten Isolationsschicht (106; 204) über dem Halbleitersubstrat (100; 200), einschließlich der Leiterstruktur (104; 202), wobei die erste Isolationsschicht (106; 204) in einem ersten Bereich, wo die Leiterstruktur in einer Gruppe ausgebildet ist, eine höhere Stufe aufweist als in einem zweiten Bereich, wo die Leiterstruktur nicht ausgebildet ist;
Ätzen der ersten Isolationsschicht (106; 204) unter Verwendung einer Kontaktloch-Ausbildungsmaske zur Ausbildung eines Kontaktlochs (108; 206);
Ausbilden einer leitfähigen Schicht (110; 208) auf der ersten Isolationsschicht (106; 204), wobei das Kontaktloch mit der leitfähigen Schicht aufgefüllt wird;
Ätzen der leitfähigen Schicht (110; 208), bis eine obere Oberfläche der ersten Isolationsschicht (106; 204) freigelegt ist;
Ausbilden einer zweiten Isolationsschicht (112; 210) über der ersten Isolationsschicht (106; 204); und
Planarisierungsätzen der zweiten und der ersten Isolationsschicht (112; 210 bzw. 106; 204), um einen Kontaktstecker (110a; 208a) auszubilden und gleichzeitig eine Substratoberfläche durch Belassen eines Teils der zweiten Isolationsschicht in dem zweiten Bereich zu planarisieren.
2. Verfahren nach Anspruch 1, wobei das Kontaktloch (108) durch die erste Isolationsschicht (106) hindurch und auf dem Halbleitersubstrat (100) ausgebildet wird.
3. Verfahren nach Anspruch 2, wobei das Kontaktloch (108) auf jedem der Diffusionsbereiche in dem Halbleitersubstrat (100) ausgebildet wird.
4. Verfahren nach Anspruch 1, wobei das Kontaktloch (206) durch die erste Isolationsschicht (204) hindurch und auf der Leiterstruktur (202) ausgebildet wird.
5. Verfahren nach Anspruch 4, welches ferner den Schritt der Ausbildung, vor der Ausbildung der leitfähigen Schicht, einer Sperrschicht (207) auf der ersten Isolationsschicht (204), beiden Seitenwänden und dem Boden des Kontaktlochs (206) umfaßt.
6. Verfahren nach Anspruch 5, wobei die Sperrschicht aus einem, das aus einer Gruppe ausgewählt ist, welche aus Ti, TiN, Ta, TaN, WN, TiSiN und einem Verbundmaterial daraus besteht, hergestellt wird.
7. Verfahren nach Anspruch 1, wobei das Kontaktloch auf der Leiterstruktur und auf jedem der Diffusionsbereiche in dem Halbleitersubstrat ausgebildet wird.
8. Verfahren nach Anspruch 1, wobei die zweite Isolationsschicht (112; 210) aus demselben Material wie jenem der ersten Isolationsschicht (106; 204) hergestellt wird.
9. Verfahren nach Anspruch 1, welches ferner den Schritt der Ausbildung, vor der Ausbildung der Leiterstruktur (104; 202), einer Oxidschicht zwischen der Leiterstruktur und dem Halbleitersubstrat umfaßt.
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