DE10226571A1 - Prozess zur Ausbildung von Schmelzsicherungen - Google Patents

Prozess zur Ausbildung von Schmelzsicherungen

Info

Publication number
DE10226571A1
DE10226571A1 DE10226571A DE10226571A DE10226571A1 DE 10226571 A1 DE10226571 A1 DE 10226571A1 DE 10226571 A DE10226571 A DE 10226571A DE 10226571 A DE10226571 A DE 10226571A DE 10226571 A1 DE10226571 A1 DE 10226571A1
Authority
DE
Germany
Prior art keywords
layer
fuse
metal
dielectric
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10226571A
Other languages
English (en)
Inventor
Hans Joachim Barth
Lloyd G Burrell
Gerald Friese
Michael Stetter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Infineon Technologies North America Corp
Original Assignee
International Business Machines Corp
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp, Infineon Technologies North America Corp filed Critical International Business Machines Corp
Publication of DE10226571A1 publication Critical patent/DE10226571A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Ein Prozeß zum Ausbilden von Schmelzsicherungen in einer integrierten Schaltung beinhaltet das Ausbilden der Schmelzsicherung in der letzten Metallisierungsschicht. Der Prozeß kann bei der Herstellung von integrierten Schaltungen verwendet werden, bei denen Kupfermetallisierung und einen niedrigen k-Wert aufweisende dielektrische Materialien verwendet werden. Die Schmelzsicherung wird in der letzten Metallisierungsschicht ausgebildet und kann gleichzeitig mit den Bondpadbereichen ausgebildet werden.

Description

    ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft die Herstellung integrierter Schaltungen und insbesondere die Herstellung einer integrierten Schaltung mit Schmelzsicherungen.
  • Integrierte Schaltungen befinden sich gegenwärtig im Übergang von Aluminium- zu Kupfermetall-Interconnects, während die Bauelementeerzeugung über die 0,25-µm- Designregeln hinausgeht. Aluminiummetall ist auf diese Designregeln begrenzt, da es in kleineren Schaltungsleitungen Strom nicht zuverlässig führen kann. Kupfer weist einen geringeren spezifischen Widerstand als Aluminium auf, weshalb es in kleineren Flächen mehr Strom führen kann, was schnellere und dichtere Chips mit erhöhter Rechenleistung ermöglicht. Zusammen mit diesem Übergang von Aluminium auf Kupfer erfolgt die Verbesserung bei den dielektrischen Isolierschichten. Traditionell ist als das primäre Material für die Isolatoren Siliciumdioxid verwendet worden, das eine Dielektrizitätskonstante von etwa 3,9 aufweist. Neue Isoliermaterialien, wie etwa Dielektrika mit einem niedrigen k-Wert, sind vorgeschlagen worden, die die Interconnectkapazität und das Nebensprechenrauschen senken, um die Schaltungsleistung zu verbessern. Diese Dielektrika mit niedrigem k-Wert bestehen in der Regel aus Polymeren und weisen Dielektrizitätskonstanten von unter etwa 3,0 auf. Zu einigen Beispielen von Dielektrika mit einem niedrigen k-Wert zählen Polyimid, Fluorkohlenwasserstoffe, Parylen, Wasserstoffsilsesquioxane, Benzocyclobutene und dergleichen.
  • Durch die Herstellung integrierter Schaltungen unter Verwendung von Kupfer und Dielektrika mit einem niedrigen k-Wert ergeben sich für den Halbleiterhersteller neue Herausforderungen und Probleme. Eine Änderung, die sich ergeben hat, ist die Implementierung eines Damascene-Prozesses, um Kupfer in die Schaltung zu integrieren. Mit dem Damascene-Prozeß werden in der Dielektrikumsschicht die Verdrahtungsmuster definierende Öffnungen hergestellt, die sich von einer Fläche der Dielektrikumsschicht zur anderen Fläche der Dielektrikumsschicht erstrecken. Diese Verdrahtungsmuster werden dann unter Verwendung einer Fülltechnik wie etwa Elektroplattieren, elektroloses Plattieren, chemische Dampfabscheidung, physikalische Dampfabscheidung oder eine Kombination von Verfahren mit einem Metallisierungsmetall gefüllt. Dieser Prozeß kann die Planarisierung des Metalls auf der Oberfläche des Dielektrikums beinhalten, wobei überschüssige Metallisierung mit einem Verfahren wie etwa chemischmechanisches Polieren entfernt wird.
  • Beim Damascene-Prozeß wird der größte Teil der traditionellen Struktur verwendet, doch unterscheidet er sich darin, wie die Struktur aufgebaut wird. Anstatt in einem Metallfilm ein Muster zu ätzen und es mit dielektrischem Material zu umgeben, ätzt ein Damascene- Prozeß ein Muster in einen dielektrischen Film und füllt dann das Muster mit Kupfer. Bei dem Damascene- Prozeß besteht ein Vorteil darin, daß die Metallätzung durch eine einfachere Dielektrikumsätzung als der kritische Schritt, der die Breite und den Abstand der Interconnectleitungen definiert, ersetzt wird. Bei einem einzelnen Damascene-Prozeß werden außerdem in der Dielektrikumsschicht Durchgangslöcher oder Öffnungen vorgesehen und mit Metallisierung gefüllt, um einen elektrischen Kontakt zwischen Schichten von Verdrahtungsebenen bereitzustellen. Bei dem Doppel- Damascene-Prozeß werden die Durchgangsöffnungen sowie die Verdrahtungsmusteröffnungen beide vor dem Füllen mit Metallisierung in der Dielektrikumsschicht vorgesehen.
  • Integrierte Schaltungen enthalten eine große Anzahl von in der Regel auf einem Siliciumsubstrat hergestellten Halbleiterbauelementen. Zur Erzielung der gewünschten Funktionalität sind in der Regel mehrere Leiter vorgesehen, um ausgewählte Bauelemente elektrisch zusammenzukoppeln. Bei einigen integrierten Schaltungen sind leitende Verbindungen an Sicherungen gekoppelt, die nach der Herstellung durchtrennt oder durchgeschmolzen werden können. Die Verbindungen werden in der Regel unter Verwendung von Lasern oder durch einen elektrischen Impuls durchtrennt oder durchgeschmolzen. Bei einer dynamischen Direktzugriffsspeicherschaltung (DRAM-Schaltung) können Schmelzsicherungen verwendet werden, um ausgefallene oder defekte Speicherarrayelemente durch redundante Arrayelemente zu ersetzen. Dazu sind zusätzliche Segmente von Speicherarrays auf der integrierten Schaltung als Ersatz für die defekten oder ausgefallenen Segmente vorgesehen. Bei Logikschaltungen können Sicherungen dazu verwendet werden, die Schaltungsleistung oder Schaltungsfunktionen zu wählen oder zu modifizieren. Schmelzsicherungen umfassen Metalleitungen, die durch Anwendung von Laserenergie oder einem elektrischen Impuls, der bewirkt, daß ein Teil des Verbindungsmaterials verdampft und ein Teil schmilzt, explosiv aufgeschmolzen werden können. Die Schmelzsicherung ist in der Regel dünn und besteht aus Aluminium oder Polysilicium. Durch die Integrierung von Kupfer und Materialien mit einem niedrigen k-Wert ergeben sich jedoch für den Hersteller integrierter Schaltungen, die Schmelzsicherungen verwenden, neue Probleme.
  • Schmelzsicherungen werden allgemein als Teil einer der Metallisierungsschichten während der Herstellung der integrierten Schaltung ausgebildet. In der Regel wird ein unteres Niveau, wie etwa Polysilicium, verwendet. Dieses Niveau würde beispielsweise die Wortleitungen eines DRAM-Arrays enthalten. Manchmal werden, bevor bewirkt wird, daß sich die Verbindung durch Anwendung von Laserenergie öffnet, die Zwischenniveau- Dielektrikumsschichten über der Schmelzsicherung ganz entfernt und durch eine dünnere Schutzschicht ersetzt. Die entfernten Teile der Isolierschicht stellen einen kurzen gleichförmigen Weg für den Laser bereit und begrenzen den resultierenden Schmutz. In anderen Fällen werden die dicken Dielektrikumsschichten bis auf eine vorbestimmte Dicke über der Verbindung heruntergeätzt. Die zum Durchschmelzen der Sicherung erforderliche Laserenergie ist proportional zur Dicke des dielektrischen Materials über der Sicherung.
  • Gewöhnlich wird das Laserzugangsfenster in einem letzten Ätzschritt geöffnet, nachdem das oberste Metallisierungsniveau gemustert worden ist und eine letzte Passivierungsschicht abgeschieden worden ist. Die Passivierungsschicht wird gemustert, um Zugangsöffnungen zu Bondpads im obersten Metallisierungsniveau und gleichzeitig Zugangsöffnungen zu den Sicherungen auszubilden. Bei den Bondpads muß die Ätzung die Passivierungsschicht und eine Antireflexschicht (ARC) auf dem Pad durchdringen. Die Sicherungsöffnungen müssen jedoch nicht nur durch die Passivierungsschicht gehen, sondern auch durch die zusätzliche Dicke benachbarter Isolierschichten. Selbst wenn Ätzratenselektivitäten verwendet werden, die für das Ätzen von Isoliermaterial über einer Metallisierung günstig sind, ist es schwierig, die ganze Sicherungsöffnung gleichzeitig mit den Bondpadöffnungen zu ätzen, ohne entweder durch Überätzen das Bondpad zu verschlechtern oder über den Sicherungen zuviel oder zuwenig oder keinen Isolator zurückzulassen. In der gegenwärtigen Technologie muß auch die ARC über den Bondpads durch den Passivierungsschicht- Musterungsschritt entfernt werden. Dies erfordert ein erhebliches Überätzen des Bondpads und resultiert oftmals in einem übermäßigen oder gesamten Entfernen der Isolierschicht über den Sicherungen. Das gesamte Entfernen der Isolierschicht ist besonders problematisch, da es die Sicherungen atmosphärischer Feuchtigkeit und Korrosion aussetzt. Dadurch können die Sicherungen oxidieren und korrodieren.
  • Durch die Integrierung von Kupfer und Dielektrika mit niedrigem k-Wert wird die Ausbildung von Schmelzsicherungen noch komplizierter. Einige der Dielektrika mit niedrigem k-Wert weisen im Vergleich zu traditionellen Dielektrika wie etwa Siliciumdioxid eine relativ hohe Sauerstoffdiffusionsfähigkeitskonstante auf. Die Entstehung von Kupferoxid ist für die Leistung des Bauelements abträglich. Aus der Oxidation und Korrosion ergibt sich ein höherer Übergangswiderstand, der den Stromfluß durch die integrierte Schaltung behindert. Es ist somit wichtig, einen Prozeß zu entwerfen, der die Oxidation des Kupfers minimiert und/oder eliminiert. Der Prozeß muß außerdem berücksichtigen, daß sich die Wahl des dielektrischen Materials mit einem niedrigen k-Wert wegen seiner Sauerstoffdiffusionsfähigkeit auf die Oxidation des Kupfers auswirkt. Somit sollte der Prozeß die Freilegung des einen niedrigen k-Wert aufweisenden Dielektrikums zur Atmosphäre minimieren und/oder eliminieren.
  • Es besteht deshalb ein Bedarf an einem verbesserten Schmelzsicherungsdesign- und -herstellungsprozeß, der mit den neueren, bei der Halbleiterherstellung verwendeten Materialien integriert werden kann.
    • KURZE DARSTELLUNG DER ERFINDUNG
  • Ein Prozeß zur Ausbildung einer Schmelzsicherung in einer integrierten Schaltung. Der Prozeß beinhaltet das Ausbilden einer zweiten Dielektrikumsschicht auf einer planarisierten Oberfläche eines darunterliegenden Metall-Interconnects und einer ersten dielektrischen Schicht. Eine Oxidschicht wird mit einer Dicke auf der zweiten Dielektrikumsschicht abgeschieden, die das Reißen der Oxidschicht während eines Laserschmelzprozesses effektiv verhindert. Die Oxidschicht wird gemustert, um ein Durchgangsloch auszubilden, das sich durch die zweite Dielektrikumsschicht zu dem darunterliegenden Metall- Interconnect erstreckt. Das Durchgangsloch wird mit einem leitenden Metall gefüllt. Eine letzte Metallschicht wird auf dem Substrat abgeschieden und gemustert, so daß eine Schmelzsicherung, ein Bondpadbereich und ein gewünschtes Verdrahtungsmuster ausgebildet werden. Eine Passivierungsschicht wird abgeschieden und gemustert, um gleichzeitig den Bondpadbereich und einen Teil der Schmelzsicherung zu öffnen. Der Prozeß wird bevorzugt mit der Herstellung von integrierten Schaltungen verwendet, bei denen einen niedrigen k-Wert aufweisende Dielektrikums- und Kupfermetallschichten verwendet werden.
  • Weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden ausführlichen Beschreibung und den Zeichnungen und können vom Fachmann verstanden werden.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Nunmehr unter Bezugnahme auf die Zeichnungen, die beispielhaft und nicht einschränkend sein sollen und bei denen in den mehreren Figuren gleiche Elemente gleich numeriert sind, zeigen:
  • Fig. 1A-O Querschnittsansichten einer integrierten Schaltung, die eine Schmelzsicherung verwendet und gemäß der vorliegenden Erfindung konstruiert ist,
  • Fig. 2 eine Rasterelektronenmikroskopaufnahme einer Ansicht von oben nach unten einer gemäß der vorliegenden Erfindung konstruierten Sicherungsbank.
    • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGS- FORMEN
  • Ein Prozeß zur Herstellung von Schmelzsicherungen in einer integrierten Schaltung beinhaltet das Ausbilden der Schmelzsicherung in der letzten Metallisierungsschicht. Der Prozeß und die sich ergebende Struktur gestatten die Integration von Kupfer und einen niedrigen k-Wert aufweisenden Dielektrika in das Design der integrierten Schaltung. Dadurch sind die Kupferbereiche gegenüber den durch die Freilegung zur Atmosphäre verursachten abträglichen Effekten geschützt. Die Schmelzsicherungen werden bevorzugt über den Schichten aus Kupfer und einen niedrigen k-Wert aufweisendem Dielektrikum gemustert und ausgebildet. Vorteilhafterweise führen der Prozeß und die Struktur zu einem robusteren und einfacheren Prozeßfluß. Korrosion und Oxidation der darunterliegenden Kupfermetallbereiche wird minimiert und/eliminiert, wobei die sich aus der Verwendung dieser Materialien ergebende Leistungsverbesserung maximiert wird. Zusätzlich zur Ausbildung der Schmelzsicherungen in der letzten Metallisierungsschicht kann die gleiche Schicht zum Ausbilden der Drahtbondpads und der erwünschten Verdrahtungsmuster verwendet werden.
  • Die einen niedrigen k-Wert aufweisenden Dielektrikumsschichten sind als diejenigen Materialien definiert, die sich zur Verwendung bei der Herstellung integrierter Schaltungen oder dergleichen mit einer unter etwa 3,0 liegenden Dielektrizitätskonstante eignen. Einen niedrigen k-Wert aufweisende Dielektrika können allgemein in eine der drei Kategorien eingeordnet werden: organische, poröse oder dotierte Oxide. Zu den Beispielen für organische, einen niedrigen k-Wert aufweisende dielektrische Materialien, die sich zur Verwendung in der vorliegenden Erfindung eignen, zählen Polyimide, Benzocyclobuten, Parylene und Fluorkohlenwasserstoffe. Zu Beispielen poröser, einen niedrigen k-Wert aufweisender dielektrischer Materialien zählen Nanoglas und Aerogele. Zu Beispielen von einen niedrigen k-Wert aufweisenden dielektrischen Materialien aus dotiertem Oxid zählen Wasserstoff- Silsesquioxane, nanoporöse Oxide und mit Kohlenstoff dotierte Siliciumdioxide. Weitere, einen niedrigen k- Wert aufweisende dielektrische Materialien ergeben sich dem Durchschnittsfachmann bei Betrachtung dieser Offenbarung.
  • Nunmehr unter Bezugnahme auf die Fig. 1A-O wird ein Doppel-Damascene-Prozeßfluß gezeigt, der üblicherweise zur Herstellung integrierter Schaltungen mit Kupfer- Interconnects und einen niedrigen k-Wert aufweisenden Dielektrikumsschichten verwendet wird. Der dargestellte Damascene-Prozeßfluß ist nur beispielhaft. Es ist zu verstehen, daß zur Integration von Kupfer und einen niedrigen k-Wert aufweisenden Dielektrika in die integrierte Schaltung eine Vielfalt von Prozessen verwendet werden kann und daß der gezeigte Prozeß nicht einschränkend sein soll. Dem Fachmann ergeben sich bei Betrachtung dieser Offenbarung weitere zur Verwendung in der vorliegenden Erfindung geeignete Integrationsprozesse.
  • Der Damascene-Prozeß wird an einer darunterliegenden Metallschicht auftretend gezeigt, die allgemein mit 10 bezeichnet ist und eine abgeschlossene Metall- Interconnect- und Dielektrikumsschicht aufweist. Die Metallschicht wird aus einem leitenden Material wie etwa Aluminium, Kupfer, Wolfram, einer Aluminiumlegierung, einer Wolframlegierung oder einer Kupferlegierung ausgebildet. Das Metall-Interconnect besteht bevorzugt aus Kupfer und die Dielektrikumsschicht aus einem einen niedrigen k-Wert aufweisenden Material. Die den niedrigen k-Wert aufweisende Dielektrikumsschicht ist bevorzugt ein polymeres Dielektrikum, das unter dem Warenzeichen SILK (Dielektrizitätskonstante k = 2,65) bekannt ist und im Handel von Dow Chemical Company erhältlich ist. Das Schaltungsdesign für diese Ausführungsform besteht aus einem Logik-SRAM- oder DRAM-Array mit einem oder mehreren redundanten Segmenten in einem dem primären Speicherarray benachbarten Bereich. Elemente der integrierten Logik-SRAM- oder DRAM-Schaltung werden gleichzeitig an anderer Stelle auf dem Wafer ausgebildet. Der erste Schritt bei der Herstellung jedes Kupfer-Interconnect-Niveaus ist die Abscheidung einer dünnen dielektrischen Kappenschicht aus Siliciumnitrid oder Siliciumcarbid 12 wie in Fig. 1A gezeigt. Beispielsweise ist eine dünne dielektrische Kappenschicht, die sich zur Verwendung in der vorliegenden Erfindung eignet, im Handel unter dem Warenzeichen BLOK von Applied Materials erhältlich. Die dielektrische Kappenschicht wirkt wie eine Barriere der Diffusion von Kupfer zwischen Metallniveaus entgegen und dient auch als Ätzstopp bei einem Dielektrikumsätzprozeß. In Fig. 1B folgt die Abscheidung einer dicken, einen niedrigen k-Wert aufweisenden Dielektrikumsschicht 14 unmittelbar auf die Abscheidung der Kappen- und Ätzstoppschicht. Das einen niedrigen k-Wert aufweisende Material kann auf einer oberen Fläche eine dünne Oxidschicht aufweisen. Die Dielektrikumsschicht wird durch herkömmliche fotolithographische Techniken gemustert, wobei ein Fotoresist als Maskiermaterial zur Ausbildung der Durchgangslöcher 20 wie in Fig. 1C gezeigt verwendet wird. Das Fotoresist 16 wird auf die einen niedrigen k- Wert aufweisende Dielektrikumsschicht 14 aufgetragen, durch Belichtung mit aktivierender Energie gemustert und danach entwickelt, um ein Reliefbild auszubilden. In Fig. 1D wird das Reliefbild dann unter Verwendung von dem Fachmann bekannten herkömmlichen Ätztechniken teilweise in die Dielektrikumsschicht geätzt. Der fotolithographische Prozeß wird zur Ausbildung einer Grabenschicht wiederholt und danach wie in den Fig. 1E-F gezeigt geätzt.
  • Wie in den Fig. 1G-I gezeigt, werden mit einem Kupfermetallabscheidungsprozeß die durch die Ätz- und Ablöseprozesse zurückbleibenden Räume gefüllt, um eine zusätzliche Metallschicht auszubilden. Gegenwärtige Kupferabscheidungsprozesse erfordern möglicherweise die Abscheidung einer Keimschicht 17 für die nachfolgende Kupferabscheidung, wie in Fig. 1G gezeigt. Nach dem Abscheiden des Kupfers 18 wird die Waferoberfläche dann in der Regel durch einen chemischen und mechanischen Polierprozeß planarisiert. Die Prozesse können wiederholt werden, und die integrierte Schaltung oder dergleichen ist ausgebildet.
  • Wie in Fig. 1J gezeigt, wird über der planarisierten Oberfläche eine Dielektrikumsdeckschicht 30 ausgebildet. Die Dielektrikumsdeckschicht wird bevorzugt aus Siliciumnitrid oder Siliciumcarbid ausgebildet, z. B. BLOK. Dann wird eine Oxidschicht 32 abgeschieden. Die Oxidschicht sollte so dick sein, daß sie dem Laserschmelzprozeß standhält, ohne zu reißen und die darunterliegende, einen niedrigen k-Wert aufweisende Dielektrikumsschicht freizulegen. Das Reißen der Oxidschicht ist abträglich, da durch die Ausbildung von Rissen die darunterliegende, einen niedrigen k-Wert aufweisende Dielektrikumsschicht zur Atmosphäre freigelegt wird. Dies kann problematisch sein, da einen niedrigen k-Wert aufweisende Dielektrikumsschichten im Vergleich zur Verwendung traditionellerer Materialien wie etwa Siliciumdioxid eine relativ hohe Sauerstoffdiffusionsfähigkeitskonstante aufweisen. Durch Reißen kann das einen niedrigen k-Wert aufweisende Dielektrikum der Atmosphäre ausgesetzt werden, was später zur Oxidation und/oder Korrosion der eingebetteten, darunterliegenden Kupfermetallbereiche führen kann.
  • Durchgangslöcher 34 werden unter Verwendung herkömmlicher Fotolithographie in der Oxid- und Dielektrikumsschicht ausgebildet. Die Durchgangslöcher werden, wie in Fig. 1K gezeigt, bevorzugt mit einer dünnen Diffusionsbarriere 36 ausgekleidet. Die Diffusionsbarriere wird etwa durch Sputtern abgeschieden. Die Diffusionsbarriere verhindert eine Interdiffusion zwischen den Kupfermetallbereichen und späteren Metallschichten, d. h. Aluminium. Die Barrierenschicht sorgt außerdem für eine Unterschicht für die Aluminiumschicht. Zu geeigneten Materialien für die Barrierenschicht zählen Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram und Wolframnitrid. Weitere Barrierenmaterialien ergeben sich für den Fachmann bei Betrachtung dieser Offenbarung.
  • Wie in den Fig. 1L-N gezeigt, werden die Durchgangslöcher metallisiert und gefüllt. Die Durchgangslöcher werden bevorzugt mit Aluminium oder einer Aluminiumlegierung gefüllt. Zum Füllen der Durchgangslöcher können andere leitende Materialien verwendet werden, beispielsweise Kupfer, Wolfram, eine Wolframlegierung oder eine Kupferlegierung. Zur Ausbildung der letzten Metallschicht 38 in der integrierten Schaltung wird dann Aluminium verwendet. Es sei angemerkt, daß ein einzelner Metallisierungsprozeß verwendet werden könnte, falls das zum Füllen der Durchgangslöcher verwendete leitende Material das gleiche Material ist wie das für die letzte Metallschicht verwendete Material. Obwohl auf Aluminiummetall Bezug genommen wird, können andere Metalle; die für den Fachmann offensichtlich sind, verwendet werden. Bevorzugt wird sowohl zum Füllen der Durchgangslöcher als auch zum Ausbilden der letzten Metallschicht Aluminium verwendet. Dann wird die Aluminiumschicht gemustert, um die Schmelzsicherung 40 auszubilden, sowie die Bondpadbereiche 42 und die gewünschte Verdrahtung für das Schaltungsdesign oder dergleichen zu definieren. Dann wird eine Passivierungsschicht 44 mit einer Dicke zwischen etwa 1 Mikrometer und mehreren Mikrometern abgeschieden. Wie in der Technik erkannt wird, wird die Passivierungsschicht am Ende des Herstellungsprozesses hinzugefügt, um eine Verschlechterung elektronischer Eigenschaften durch chemische Wirkung, Korrosion oder Handhabung während der Verkapselungsprozesse zu verhindern. Die Passivierungsschicht, gewöhnlich Siliciumdioxid oder Siliciumnitrid, schützt die darunterliegenden Schaltungen vor Feuchtigkeit oder Verunreinigung. Dann wird die Passivierungsschicht durch wohlbekannte fotolithographische Techniken und Verfahren mit Plasmaätzen oder Reaktivem Ionenätzen (RIE) gemustert, wobei zum Vertiefen der Öffnung durch die Passivierungsschicht und zum Erzeugen einer Öffnung 46 zu dem Bondpadbereich 42 und einer Sicherungsbereichsöffnung 48 Ätzmittelgase oder dergleichen verwendet werden. Auf diese Weise werden Teile der Oberfläche, die die Schmelzsicherung 40 und die Bondpadbereiche 42 definieren, freigelegt. Im Gegensatz zu Schmelzsicherungen des Stands der Technik enthalten die Schmelzsicherungen somit keine dünne Oxidschicht, um den brechbaren Teil der Schmelzsicherung zu definieren. Vielmehr liegt die Schmelzsicherungsoberfläche frei, d. h. sie ist nackt. Alternativ kann die Passivierungsschicht mit lichtempfindlichen Polyimiden gemustert werden, die von den Fachleuten allgemein als PSPI bezeichnet werden. Die Sicherungsbereichsöffnung 48 definiert die Bruchzone für die Schmelzsicherung 40. Das heißt, bei Öffnen der Schmelzsicherung in der Bruchzone werden die erzeugten Trümmer und die erzeugte Materie in der Öffnung 48 eingeschlossen.
  • Die Schmelzsicherungen können unter Verwendung herkömmlicher Laserbearbeitung geöffnet werden. Ein Vorteil besteht darin, daß der obenerwähnte Prozeß ein Lasersicherungsdurchschmelzen gestattet, ohne daß die darunterliegende Oxidschicht reißt. Auf diese Weise sind die Kupfermetallschichten in dem einen niedrigen k-Wert aufweisenden Dielektrikum eingebettet, und ein Freiliegen zur Atmosphäre wird verhindert. Fig. 2 ist eine Rasterelektronenmikroskopaufnahme von oben nach unten auf eine um 30° geneigte Sicherungsbank. Wie gezeigt, ist eine der Schmelzsicherungen durch Anwendung von Laserenergie geöffnet worden. Die andere Schmelzsicherung ist intakt gezeigt. Das Öffnen der Schmelzsicherung führte nicht zum Reißen der darunterliegenden Oxidschicht.
  • Wenngleich bevorzugte Ausführungsformen gezeigt und beschrieben worden sind, können daran zahlreiche Modifikationen und Substitutionen vorgenommen werden, ohne vom Gedanken und Schutzbereich der Erfindung abzuweichen. Es ist dementsprechend zu verstehen, daß die vorliegende Erfindung in Form von Veranschaulichungen und nicht als Einschränkung beschrieben worden ist.

Claims (14)

1. Prozeß zur Ausbildung einer Schmelzsicherung in einer integrierten Schaltung, der folgendes umfaßt:
Ausbilden einer zweiten Dielektrikumsschicht auf einer planarisierten Oberfläche eines darunterliegenden Metall-Interconnects und einer ersten Dielektrikumsschicht;
Abscheiden einer Oxidschicht mit einer Dicke, die das Reißen der Oxidschicht während eines Laserschmelzprozesses effektiv verhindert;
Ausbilden eines Durchgangslochs in der Oxidschicht und der zweiten Dielektrikumsschicht, das sich bis zu dem darunterliegenden Metall-Interconnect erstreckt;
Füllen des Durchgangslochs mit einem leitenden Metall;
Ausbilden einer letzten Metallschicht;
Mustern der letzten Metallschicht, um eine Schmelzsicherung, einen Bondpadbereich und eine Verdrahtung auszubilden;
Abscheiden einer Passivierungsschicht; und
Mustern der Passivierungsschicht, um gleichzeitig die Passivierungsschicht aus dem Bondpadbereich und einem Teil der Schmelzsicherung zu entfernen, wobei Oberflächen der Schmelzsicherung und des Bondpadbereichs freigelegt werden.
2. Prozeß nach Anspruch 1, wobei die erste und zweite Dielektrikumsschicht aus einem dielektrischen Material mit einer Dielektrizitätskonstante von unter etwa 3,0 bestehen.
3. Prozeß nach Anspruch 1, wobei die letzte Metallschicht aus einem Aluminiummetall besteht.
4. Prozeß nach Anspruch 1, wobei das Durchgangslochmetall und die letzte Metallschicht aus einem Aluminiummetall bestehen.
5. Prozeß nach Anspruch 1, wobei die darunterliegende Metall-Interconnect-Schicht aus einem Kupfermetall besteht.
6. Prozeß nach Anspruch 5, wobei die erste Dielektrikumsschicht aus einer Schicht aus SILK® besteht.
7. Prozeß nach Anspruch 1, weiterhin mit dem Abscheiden einer Barrierenschicht in dem Durchgangsloch, bevor das Durchgangsloch mit dem Metall gefüllt wird.
8. Prozeß zum Ausbilden einer Schmelzsicherung in einer integrierten Schaltung, der folgendes umfaßt:
Ausbilden einer letzten Metallschicht auf einem Halbleitersubstrat, wobei das Substrat aus einer Kupfermetallschicht und einem einen niedrigen k-Wert aufweisenden dielektrischen Material hergestellte Bauelemente umfaßt;
Mustern der letzten Metallschicht zur Ausbildung einer Schmelzsicherung, wobei die Schmelzsicherung die Bauelemente in der integrierten Schaltung elektrisch verbindet;
Abscheiden einer Passivierungsschicht über der Schmelzsicherung; und
die Passivierungsschicht über der Schmelzsicherung ganz oder teilweise entfernen, um eine Bruchzone zu definieren.
9. Prozeß nach Anspruch 8, wobei die letzte Metallschicht aus Aluminium besteht.
10. Prozeß nach Anspruch 8, wobei die Passivierungsschicht eine Dicke von etwa 1 µm umfaßt.
11. Prozeß nach Anspruch 8, wobei die Passivierungsschicht ein Material ausgewählt aus der Gruppe bestehend aus einem Siliciumoxid, einem Siliciumnitrid, einem Siliciumoxynitrid und Mischungen davon umfaßt.
12. Prozeß nach Anspruch 8, wobei die Bruchzone einen Bereich der Schmelzsicherung definiert, der von der Passivierungsschicht frei ist.
13. Herstellungsgegenstand, der ein Substrat umfaßt, das auf mindestens einer Fläche eine Schmelzsicherung gemäß dem Prozeß von Anspruch 1 aufweist.
14. Gegenstand nach Anspruch 13, wobei das Substrat ein Wafersubstrat aus der Mikroelektronik ist.
DE10226571A 2001-06-28 2002-06-14 Prozess zur Ausbildung von Schmelzsicherungen Withdrawn DE10226571A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/894,337 US6559042B2 (en) 2001-06-28 2001-06-28 Process for forming fusible links

Publications (1)

Publication Number Publication Date
DE10226571A1 true DE10226571A1 (de) 2003-01-16

Family

ID=25402938

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10226571A Withdrawn DE10226571A1 (de) 2001-06-28 2002-06-14 Prozess zur Ausbildung von Schmelzsicherungen

Country Status (7)

Country Link
US (1) US6559042B2 (de)
EP (1) EP1399958A4 (de)
JP (1) JP2005529477A (de)
CN (1) CN1315166C (de)
DE (1) DE10226571A1 (de)
TW (1) TW583750B (de)
WO (1) WO2003003443A1 (de)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664141B1 (en) * 2001-08-10 2003-12-16 Lsi Logic Corporation Method of forming metal fuses in CMOS processes with copper interconnect
US6926926B2 (en) * 2001-09-10 2005-08-09 Applied Materials, Inc. Silicon carbide deposited by high density plasma chemical-vapor deposition with bias
KR100429881B1 (ko) * 2001-11-02 2004-05-03 삼성전자주식회사 셀 영역 위에 퓨즈 회로부가 있는 반도체 소자 및 그제조방법
US6479308B1 (en) * 2001-12-27 2002-11-12 Formfactor, Inc. Semiconductor fuse covering
US6887769B2 (en) * 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6661085B2 (en) * 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6709980B2 (en) * 2002-05-24 2004-03-23 Micron Technology, Inc. Using stabilizers in electroless solutions to inhibit plating of fuses
US6737345B1 (en) * 2002-09-10 2004-05-18 Taiwan Semiconductor Manufacturing Company Scheme to define laser fuse in dual damascene CU process
US6750129B2 (en) * 2002-11-12 2004-06-15 Infineon Technologies Ag Process for forming fusible links
TW200531253A (en) * 2003-09-19 2005-09-16 Koninkl Philips Electronics Nv Fuse structure for maintaining passivation integrity
US6876058B1 (en) * 2003-10-14 2005-04-05 International Business Machines Corporation Wiring protection element for laser deleted tungsten fuse
US7397968B2 (en) * 2003-10-29 2008-07-08 Hewlett-Packard Development Company, L.P. System and method for tone composition
US6946718B2 (en) * 2004-01-05 2005-09-20 Hewlett-Packard Development Company, L.P. Integrated fuse for multilayered structure
US7300825B2 (en) * 2004-04-30 2007-11-27 International Business Machines Corporation Customizing back end of the line interconnects
US20050250256A1 (en) * 2004-05-04 2005-11-10 Bing-Chang Wu Semiconductor device and fabricating method thereof
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
CN100390952C (zh) * 2005-05-27 2008-05-28 联华电子股份有限公司 切断熔丝结构的方法
JP4610008B2 (ja) * 2005-09-26 2011-01-12 ルネサスエレクトロニクス株式会社 半導体装置
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US20070238304A1 (en) * 2006-04-11 2007-10-11 Jui-Hung Wu Method of etching passivation layer
US20070241411A1 (en) * 2006-04-12 2007-10-18 International Business Machines Corporation Structures and methods for forming sram cells with self-aligned contacts
KR100969946B1 (ko) * 2007-07-24 2010-07-14 주식회사 이오테크닉스 레이저 빔 분할을 이용한 레이저 가공 장치 및 방법
US8310056B2 (en) * 2009-05-29 2012-11-13 Renesas Electronics Corporation Semiconductor device
EP2492675B1 (de) * 2011-02-28 2019-01-30 Nxp B.V. Biosensor-chip und herstellungsverfahren dafür
CN102386129A (zh) * 2011-08-15 2012-03-21 中国科学院微电子研究所 同时制备垂直导通孔和第一层再布线层的方法
US8946000B2 (en) 2013-02-22 2015-02-03 Freescale Semiconductor, Inc. Method for forming an integrated circuit having a programmable fuse
US9070687B2 (en) 2013-06-28 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-protecting fuse
US20160260794A1 (en) * 2015-03-02 2016-09-08 Globalfoundries Inc. Coil inductor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6044829B2 (ja) * 1982-03-18 1985-10-05 富士通株式会社 半導体装置の製造方法
JPH05235170A (ja) * 1992-02-24 1993-09-10 Nec Corp 半導体装置
EP0762498A3 (de) * 1995-08-28 1998-06-24 International Business Machines Corporation Fenster für Sicherung mit kontrollierter Sicherungsoxiddicke
US5760674A (en) 1995-11-28 1998-06-02 International Business Machines Corporation Fusible links with improved interconnect structure
KR100241061B1 (ko) * 1997-07-26 2000-02-01 윤종용 반도체장치의퓨즈제조방법및퓨즈를가진반도체장치
JPH1187646A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体集積回路およびその製造方法
US6033939A (en) 1998-04-21 2000-03-07 International Business Machines Corporation Method for providing electrically fusible links in copper interconnection
US6160302A (en) 1998-08-31 2000-12-12 International Business Machines Corporation Laser fusible link
US6277737B1 (en) * 1998-09-02 2001-08-21 Micron Technology, Inc. Semiconductor processing methods and integrated circuitry
US6162686A (en) * 1998-09-18 2000-12-19 Taiwan Semiconductor Manufacturing Company Method for forming a fuse in integrated circuit application
US6375159B2 (en) * 1999-04-30 2002-04-23 International Business Machines Corporation High laser absorption copper fuse and method for making the same
JP4037561B2 (ja) * 1999-06-28 2008-01-23 株式会社東芝 半導体装置の製造方法
US6562674B1 (en) * 1999-07-06 2003-05-13 Matsushita Electronics Corporation Semiconductor integrated circuit device and method of producing the same
JP3506369B2 (ja) * 1999-07-06 2004-03-15 松下電器産業株式会社 半導体集積回路装置及びその製造方法
US6180503B1 (en) 1999-07-29 2001-01-30 Vanguard International Semiconductor Corporation Passivation layer etching process for memory arrays with fusible links
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US6753563B2 (en) * 2000-12-05 2004-06-22 Texas Instruments Incorporated Integrated circuit having a doped porous dielectric and method of manufacturing the same
US6348398B1 (en) * 2001-05-04 2002-02-19 United Microelectronics Corp. Method of forming pad openings and fuse openings

Also Published As

Publication number Publication date
JP2005529477A (ja) 2005-09-29
CN1628378A (zh) 2005-06-15
EP1399958A4 (de) 2010-08-25
US6559042B2 (en) 2003-05-06
WO2003003443A1 (en) 2003-01-09
US20030003703A1 (en) 2003-01-02
EP1399958A1 (de) 2004-03-24
TW583750B (en) 2004-04-11
CN1315166C (zh) 2007-05-09

Similar Documents

Publication Publication Date Title
DE10226571A1 (de) Prozess zur Ausbildung von Schmelzsicherungen
DE102004002659B4 (de) Halbleitervorrichtung mit einem Kontaktmuster und Herstellungsverfahren dafür
DE4319070C2 (de) Halbleitervorrichtung mit einer Mehrschicht-Verbindungsstruktur und Herstellungsverfahren dafür
DE102008016425B4 (de) Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials
DE112007002215B4 (de) Dielektrische Abstandshalter für Metallverbindungen und Verfahren zu ihrer Herstellung
DE60211915T2 (de) Halbleiterstruktur unter verwendung von opfermaterial und zugeörige herstellungsverfahren
DE10125407B4 (de) Verbesserte elektronische Sicherungen durch die lokale Verschlechterung der schmelzbaren Verbindung
DE102004004532B4 (de) Halbleitervorrichtung
DE112007000966B4 (de) Dielektrischer Abstandhalter für metallische Verbinder und Verfahren, um dieselben zu bilden
DE10256346B4 (de) Halbleiterbauelement mit MIM-Kondensator und Zwischenverbindung und Herstellungsverfahren dafür
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
DE112011103146B4 (de) Verfahren zum Verbessern der mechanischen Eigenschaften von Halbleiterzwischenverbindungen mit Nanopartikeln
DE69932472T2 (de) Halbleiter-Schmelzsicherung
DE102005057076A1 (de) Technik zum Verbessern der Haftung von Metallisierungsschichten durch Vorsehen von Platzhalterkontaktdurchführungen
DE102005024912A1 (de) Technik zur Herstellung von kupferenthaltenden Leitungen, die in einem Dielektrikum mit kleinem ε eingebettet sind, durch Vorsehen einer Versteifungsschicht
EP1500140B1 (de) Integrierte schaltungsanordnung mit integriertem kondensator
DE10240405B4 (de) Verfahren zum Ausbilden einer selbstjustierten Antifuse-Verbindung
DE10347428B4 (de) Herstellungsverfahren für ein DRAM hoher Dichte mit reduziertem Peripherievorrichtungsbereich
DE102004001853B3 (de) Verfahren zum Herstellen von Kontaktierungsanschlüssen
DE112016001773T5 (de) Struktur und Herstellungsverfahren für nicht durch Elektromigration zerstörbare Verbindungen im Nanomaßstab
DE10313793A1 (de) Halbleiterbauelement mit MIM-Kondensatorstruktur und Herstellungsverfahren
DE19843624C1 (de) Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
DE102004028057A1 (de) Zusammengesetzte dielektrische Struktur mit niedrigem k
DE19920970C2 (de) Verfahren zum Ausbilden von Kontaktstrecken und gleichzeitigen Planarisieren einer Substratoberfläche in integrierten Schaltungen
DE10140468B4 (de) Verfahren zur Erzeugung von Kontaktlöchern auf einer Metallisierungsstruktur

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee