JPH1187646A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH1187646A JPH1187646A JP9237391A JP23739197A JPH1187646A JP H1187646 A JPH1187646 A JP H1187646A JP 9237391 A JP9237391 A JP 9237391A JP 23739197 A JP23739197 A JP 23739197A JP H1187646 A JPH1187646 A JP H1187646A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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Abstract
(57)【要約】
【課題】 従来の半導体集積回路では、ヒューズ素子９
がビットライン６と同時に形成されているので、キャパ
シタ２，３，４とヒューズ素子９とを有する半導体集積
回路では、キャパシタ２，３，４の上に積層する際のレ
ーザにオフセットが発生したり、ヒューズ素子９をレー
ザブローする際に大きな穴が形成されてしまうなどの問
題があり、ひいては集積化を図る上で問題があった。 【解決手段】 キャパシタ２，３，４よりも上層にヒュ
ーズ素子を配設するようにしたものである。
がビットライン６と同時に形成されているので、キャパ
シタ２，３，４とヒューズ素子９とを有する半導体集積
回路では、キャパシタ２，３，４の上に積層する際のレ
ーザにオフセットが発生したり、ヒューズ素子９をレー
ザブローする際に大きな穴が形成されてしまうなどの問
題があり、ひいては集積化を図る上で問題があった。 【解決手段】 キャパシタ２，３，４よりも上層にヒュ
ーズ素子を配設するようにしたものである。
Description
【０００１】
【発明の属する技術分野】この発明はキャパシタで記憶
素子を形成するダイナミックランダムアクセスメモリ
（ＤＲＡＭ）などに好適な半導体集積回路およびその製
造方法に係り、特に、ウェハ欠陥などによる歩留まり低
下などを抑制するために冗長回路を設けるとともに、そ
の冗長回路の電気的な接続をヒューズ素子の接続／切断
により設定するようにしたＤＲＡＭに好適な半導体集積
回路に関するものである。
素子を形成するダイナミックランダムアクセスメモリ
（ＤＲＡＭ）などに好適な半導体集積回路およびその製
造方法に係り、特に、ウェハ欠陥などによる歩留まり低
下などを抑制するために冗長回路を設けるとともに、そ
の冗長回路の電気的な接続をヒューズ素子の接続／切断
により設定するようにしたＤＲＡＭに好適な半導体集積
回路に関するものである。
【０００２】
【従来の技術】図８は特開昭６０−９８６６５号公報に
開示された技術を利用した従来のＤＲＡＭを示す断面図
である。図において、１は半導体素子や抵抗素子が形成
される半導体基板であり、２はキャパシタの一方の電極
であり、３はキャパシタ用絶縁層であり、４はキャパシ
タの他方の電極であり、５はワード線であり、６はビッ
トラインであり、７はアルミニウムからなる第一の配線
であり、８はアルミニウムからなる第二の配線であり、
９は上記第一の配線７に接続されたヒューズ素子であ
り、１０〜１５はこれら各導電性材料間を適当に絶縁す
るための絶縁層である。そして、上記ヒューズ素子９は
上記ビットライン６と同一の製造工程で形成されてい
る。また、同図において、キャパシタのある左側はメモ
リセルの断面であり、ヒューズ素子のある右側は配線部
である。
開示された技術を利用した従来のＤＲＡＭを示す断面図
である。図において、１は半導体素子や抵抗素子が形成
される半導体基板であり、２はキャパシタの一方の電極
であり、３はキャパシタ用絶縁層であり、４はキャパシ
タの他方の電極であり、５はワード線であり、６はビッ
トラインであり、７はアルミニウムからなる第一の配線
であり、８はアルミニウムからなる第二の配線であり、
９は上記第一の配線７に接続されたヒューズ素子であ
り、１０〜１５はこれら各導電性材料間を適当に絶縁す
るための絶縁層である。そして、上記ヒューズ素子９は
上記ビットライン６と同一の製造工程で形成されてい
る。また、同図において、キャパシタのある左側はメモ
リセルの断面であり、ヒューズ素子のある右側は配線部
である。
【０００３】次に動作について説明する。上記ＤＲＡＭ
に情報を記憶させる場合には、上記配線７，８を介して
所定のワード線５に対して上記情報に応じた電圧を印加
する。すると、当該ワード線５と上記キャパシタの一方
の電極２との間に対応する半導体基板１にチャンネルが
形成されて、当該ワード線５から当該半導体基板１を介
して上記キャパシタの一方の電極２に電流が流れ込み、
その後当該ワード線５への電圧印加を停止すると、当該
キャパシタの一方の電極２と上記キャパシタの他方の電
極４との間に上記印加電圧に応じた電荷が蓄積される。
に情報を記憶させる場合には、上記配線７，８を介して
所定のワード線５に対して上記情報に応じた電圧を印加
する。すると、当該ワード線５と上記キャパシタの一方
の電極２との間に対応する半導体基板１にチャンネルが
形成されて、当該ワード線５から当該半導体基板１を介
して上記キャパシタの一方の電極２に電流が流れ込み、
その後当該ワード線５への電圧印加を停止すると、当該
キャパシタの一方の電極２と上記キャパシタの他方の電
極４との間に上記印加電圧に応じた電荷が蓄積される。
【０００４】また、その記憶させた情報を読み出す場合
には、上記配線７，８を介して所定のワード線５に対し
て電圧を印加する。すると、当該ワード線５と上記キャ
パシタの一方の電極２との間に対応する半導体基板１に
チャンネルが形成されて、当該キャパシタの一方の電極
２から当該半導体基板１を介して上記ワード線５に電流
が流れ、この電流の大きさに応じて情報を判別する。
には、上記配線７，８を介して所定のワード線５に対し
て電圧を印加する。すると、当該ワード線５と上記キャ
パシタの一方の電極２との間に対応する半導体基板１に
チャンネルが形成されて、当該キャパシタの一方の電極
２から当該半導体基板１を介して上記ワード線５に電流
が流れ、この電流の大きさに応じて情報を判別する。
【０００５】次に上記ヒューズ素子の機能について説明
する。半導体装置では、その基となるウェハにおいて一
定の確率にてウェハ欠陥が生じてしまうため、これによ
り歩留まり率も制限されてしまうという問題があった。
そのため、１つの半導体装置上に余分に冗長回路（例え
ばＤＲＡＭであるならば余分なメモリセル）を構成する
とともに、この冗長回路を欠陥のあった回路（メモリセ
ル）に代えて電気的に接続する対策が考えられる。この
ような目的のために上記ヒューズ素子は設けられてい
る。そして、ヒューズ素子をレーザ光などにて適当に切
断することにより当該欠陥のあった回路（メモリセル）
に変えて当該冗長回路（余分なメモリセル）を電気的に
接続することができ、上記歩留まり率などを向上させる
ことができる。
する。半導体装置では、その基となるウェハにおいて一
定の確率にてウェハ欠陥が生じてしまうため、これによ
り歩留まり率も制限されてしまうという問題があった。
そのため、１つの半導体装置上に余分に冗長回路（例え
ばＤＲＡＭであるならば余分なメモリセル）を構成する
とともに、この冗長回路を欠陥のあった回路（メモリセ
ル）に代えて電気的に接続する対策が考えられる。この
ような目的のために上記ヒューズ素子は設けられてい
る。そして、ヒューズ素子をレーザ光などにて適当に切
断することにより当該欠陥のあった回路（メモリセル）
に変えて当該冗長回路（余分なメモリセル）を電気的に
接続することができ、上記歩留まり率などを向上させる
ことができる。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、キャパシタの上に積層
する各層の高さがメモリセルと配線部とで異なり、図９
に示すように、当該各層をエッチングする際の光のフォ
ーカスが一方の部位でずれてしまい、当該フォーカスが
ずれてしまった部位においては配線等の幅が適当に形成
されなくなってしまうという問題があった（同図では配
線部においてオフフォーカスが発生し、その結果、当該
部位の配線がＷ１からＷ２に広くなってしまってい
る）。これは回路の高集積化を妨げる一要因となる。
上のように構成されているので、キャパシタの上に積層
する各層の高さがメモリセルと配線部とで異なり、図９
に示すように、当該各層をエッチングする際の光のフォ
ーカスが一方の部位でずれてしまい、当該フォーカスが
ずれてしまった部位においては配線等の幅が適当に形成
されなくなってしまうという問題があった（同図では配
線部においてオフフォーカスが発生し、その結果、当該
部位の配線がＷ１からＷ２に広くなってしまってい
る）。これは回路の高集積化を妨げる一要因となる。
【０００７】そこで、図１０に示すように、キャパシタ
２，３，４の上に形成する絶縁層１４の厚さを厚くし
て、当該絶縁層１４の高さがメモリセルと配線部とで同
じになるように構成することが考えられる。
２，３，４の上に形成する絶縁層１４の厚さを厚くし
て、当該絶縁層１４の高さがメモリセルと配線部とで同
じになるように構成することが考えられる。
【０００８】しかしながら、このようにキャパシタ２，
３，４の上に形成する絶縁層１４の表面を平滑に形成
し、これにより当該絶縁層１４の形成工程後の下流工程
におけるオフフォーカスの問題を解決しようとした場合
には、図１１（ｂ）に示すように、従来のもの（図１１
（ａ））よりもチップ表面から上記ヒューズ素子９まで
の深さが深くなってしまう。
３，４の上に形成する絶縁層１４の表面を平滑に形成
し、これにより当該絶縁層１４の形成工程後の下流工程
におけるオフフォーカスの問題を解決しようとした場合
には、図１１（ｂ）に示すように、従来のもの（図１１
（ａ））よりもチップ表面から上記ヒューズ素子９まで
の深さが深くなってしまう。
【０００９】その結果、同図に示すような構成では、上
記ヒューズ素子９をレーザブローする場合には、深くブ
ローする必要があるため、ブローに時間がかかり、しか
も、そのブローにより形成される穴の径が大きくなって
しまうので、周辺に配設されるヒューズ素子９などをそ
の分間隔を空けて配設しなければならない。従って、高
集積化を妨げる要因が発生してしまう。
記ヒューズ素子９をレーザブローする場合には、深くブ
ローする必要があるため、ブローに時間がかかり、しか
も、そのブローにより形成される穴の径が大きくなって
しまうので、周辺に配設されるヒューズ素子９などをそ
の分間隔を空けて配設しなければならない。従って、高
集積化を妨げる要因が発生してしまう。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、キャパシタンスの存在に拘らずヒ
ューズ素子を容易にレーザブローすることができ、ひい
ては高集積化を可能とする半導体集積回路およびその製
造方法を得ることを目的とする。
めになされたもので、キャパシタンスの存在に拘らずヒ
ューズ素子を容易にレーザブローすることができ、ひい
ては高集積化を可能とする半導体集積回路およびその製
造方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体集
積回路の製造方法は、キャパシタの上に絶縁層を形成し
た後に、ヒューズ素子を形成するものである。
積回路の製造方法は、キャパシタの上に絶縁層を形成し
た後に、ヒューズ素子を形成するものである。
【００１２】この発明に係る半導体集積回路の製造方法
は、キャパシタの上に形成される絶縁層は、キャパシタ
の上に当該キャパシタの高さよりも厚さのある絶縁層を
一旦積層した後、当該絶縁層の表面をケミカルメカニカ
ルポリッシングにより平滑化したものである。
は、キャパシタの上に形成される絶縁層は、キャパシタ
の上に当該キャパシタの高さよりも厚さのある絶縁層を
一旦積層した後、当該絶縁層の表面をケミカルメカニカ
ルポリッシングにより平滑化したものである。
【００１３】この発明に係る半導体集積回路の製造方法
は、ヒューズ素子は配線とともに形成されるものであ
る。
は、ヒューズ素子は配線とともに形成されるものであ
る。
【００１４】この発明に係る半導体集積回路の製造方法
は、ヒューズ素子は、配線形成工程のうち、異なる配線
層間を接続するための層間配線とともに形成されるもの
である。
は、ヒューズ素子は、配線形成工程のうち、異なる配線
層間を接続するための層間配線とともに形成されるもの
である。
【００１５】この発明に係る半導体集積回路は、半導体
基板上に形成されたキャパシタと、当該キャパシタの上
に積層された絶縁層と、当該絶縁層よりも積層方向上方
に配設されたヒューズ素子とを有するものである。
基板上に形成されたキャパシタと、当該キャパシタの上
に積層された絶縁層と、当該絶縁層よりも積層方向上方
に配設されたヒューズ素子とを有するものである。
【００１６】この発明に係る半導体集積回路は、ヒュー
ズ素子と、キャパシタよりも積層方向上方に配設される
配線とが同一の材料で構成されているものである。
ズ素子と、キャパシタよりも積層方向上方に配設される
配線とが同一の材料で構成されているものである。
【００１７】この発明に係る半導体集積回路は、キャパ
シタよりも積層方向上方に配設される配線を、複数の配
線層と、当該複数の配線層間を接続する層間配線とで構
成するとともに、ヒューズ素子は当該層間配線と同一の
材料で形成されているものである。
シタよりも積層方向上方に配設される配線を、複数の配
線層と、当該複数の配線層間を接続する層間配線とで構
成するとともに、ヒューズ素子は当該層間配線と同一の
材料で形成されているものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
ＲＡＭのチップレイアウトを示すレイアウト図である。
図において、１６はそれぞれ多数のキャパシタが配列さ
れたメモリセルであり、１７は入力データに対して所定
の論理演算を行なうロジック部であり、１８は当該複数
のメモリセルを上記ロジック部や図示外の外部接続端子
などに接続する多数の配線が配設された配線部である。
そして、上記複数のメモリセルの一部は冗長回路として
利用されるため、上記配線部には当該冗長回路への電気
的な接続を設定するための複数のヒューズ素子が設けら
れている。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
ＲＡＭのチップレイアウトを示すレイアウト図である。
図において、１６はそれぞれ多数のキャパシタが配列さ
れたメモリセルであり、１７は入力データに対して所定
の論理演算を行なうロジック部であり、１８は当該複数
のメモリセルを上記ロジック部や図示外の外部接続端子
などに接続する多数の配線が配設された配線部である。
そして、上記複数のメモリセルの一部は冗長回路として
利用されるため、上記配線部には当該冗長回路への電気
的な接続を設定するための複数のヒューズ素子が設けら
れている。
【００１９】図２はこの発明の実施の形態１によるＤＲ
ＡＭを示す断面図である。図において、１は半導体素子
や抵抗素子が形成される半導体基板であり、２はキャパ
シタの一方の電極（キャパシタ）であり、３はキャパシ
タ用絶縁層（キャパシタ）であり、４はキャパシタの他
方の電極（キャパシタ）であり、５はワード線であり、
６はビットラインであり、７は第一の配線（配線）であ
り、８は第二の配線（配線）であり、９は上記第二の配
線８に接続されたヒューズ素子であり、１０〜１５はこ
れら各導電性材料間を適当に絶縁するための絶縁層であ
る。なお、同図において、キャパシタのある左側は上記
メモリセルの断面であり、ヒューズ素子のある右側は上
記配線部の断面である。また、上記キャパシタのように
縦方向に積層されているキャパシタはスタックドキャパ
シタと呼ばれている。
ＡＭを示す断面図である。図において、１は半導体素子
や抵抗素子が形成される半導体基板であり、２はキャパ
シタの一方の電極（キャパシタ）であり、３はキャパシ
タ用絶縁層（キャパシタ）であり、４はキャパシタの他
方の電極（キャパシタ）であり、５はワード線であり、
６はビットラインであり、７は第一の配線（配線）であ
り、８は第二の配線（配線）であり、９は上記第二の配
線８に接続されたヒューズ素子であり、１０〜１５はこ
れら各導電性材料間を適当に絶縁するための絶縁層であ
る。なお、同図において、キャパシタのある左側は上記
メモリセルの断面であり、ヒューズ素子のある右側は上
記配線部の断面である。また、上記キャパシタのように
縦方向に積層されているキャパシタはスタックドキャパ
シタと呼ばれている。
【００２０】図３は上記第一の配線７および上記ヒュー
ズ素子を形成する製造工程を示す工程図である。図にお
いて、（ａ）は上記キャパシタ２，３，４の上に形成さ
れた絶縁層１４に穴を形成した第一工程図であり、
（ｂ）は当該絶縁層１４の上にタングステンあるいはポ
リシリコンの層１９を積層した積層工程図であり、
（ｃ）は当該タングステンあるいはポリシリコンの層１
９の上に所定のレジスト膜２０を形成するレジスト膜形
成工程図であり、（ｄ）はエッチングなどによりレジス
ト膜が積層された部位のみに上記タングステンあるいは
ポリシリコンの層１９を形成したエッチング工程図であ
る。そして、当該タングステンあるいはポリシリコンの
層１９の内上記穴を塞ぐ状態で積層された部位は上記第
一の配線７となり、上記絶縁層１４の上に単に積層され
た部位は上記ヒューズ素子９となる。
ズ素子を形成する製造工程を示す工程図である。図にお
いて、（ａ）は上記キャパシタ２，３，４の上に形成さ
れた絶縁層１４に穴を形成した第一工程図であり、
（ｂ）は当該絶縁層１４の上にタングステンあるいはポ
リシリコンの層１９を積層した積層工程図であり、
（ｃ）は当該タングステンあるいはポリシリコンの層１
９の上に所定のレジスト膜２０を形成するレジスト膜形
成工程図であり、（ｄ）はエッチングなどによりレジス
ト膜が積層された部位のみに上記タングステンあるいは
ポリシリコンの層１９を形成したエッチング工程図であ
る。そして、当該タングステンあるいはポリシリコンの
層１９の内上記穴を塞ぐ状態で積層された部位は上記第
一の配線７となり、上記絶縁層１４の上に単に積層され
た部位は上記ヒューズ素子９となる。
【００２１】また、上記絶縁層１４は、上記キャパシタ
２，３，４の上に当該キャパシタの高さよりも厚く絶縁
材料を一旦積層した後、当該絶縁材料の表面をケミカル
メカニカルポリッシングにより略平滑化している。
２，３，４の上に当該キャパシタの高さよりも厚く絶縁
材料を一旦積層した後、当該絶縁材料の表面をケミカル
メカニカルポリッシングにより略平滑化している。
【００２２】次に動作について説明する。上記ＤＲＡＭ
に情報を記憶させる場合には、上記配線７，８を介して
所定のワード線５に対して上記情報に応じた電圧を印加
する。すると、当該ワード線５と上記キャパシタの一方
の電極２との間に対応する半導体基板１にチャンネルが
形成されて、当該ワード線５から当該半導体基板１を介
して上記キャパシタの一方の電極２に電流が流れ込み、
その後当該ワード線５への電圧印加を停止すると、当該
キャパシタの一方の電極２と上記キャパシタの他方の電
極４との間に上記印加電圧に応じた電荷が蓄積される。
に情報を記憶させる場合には、上記配線７，８を介して
所定のワード線５に対して上記情報に応じた電圧を印加
する。すると、当該ワード線５と上記キャパシタの一方
の電極２との間に対応する半導体基板１にチャンネルが
形成されて、当該ワード線５から当該半導体基板１を介
して上記キャパシタの一方の電極２に電流が流れ込み、
その後当該ワード線５への電圧印加を停止すると、当該
キャパシタの一方の電極２と上記キャパシタの他方の電
極４との間に上記印加電圧に応じた電荷が蓄積される。
【００２３】また、その記憶させた情報を読み出す場合
には、上記配線７，８を介して所定のワード線５に対し
て電圧を印加する。すると、当該ワード線５と上記キャ
パシタの一方の電極２との間に対応する半導体基板１に
チャンネルが形成されて、当該キャパシタの一方の電極
２から当該半導体基板１を介して上記ワード線５に電流
が流れ、この電流の大きさに応じて情報を判別する。
には、上記配線７，８を介して所定のワード線５に対し
て電圧を印加する。すると、当該ワード線５と上記キャ
パシタの一方の電極２との間に対応する半導体基板１に
チャンネルが形成されて、当該キャパシタの一方の電極
２から当該半導体基板１を介して上記ワード線５に電流
が流れ、この電流の大きさに応じて情報を判別する。
【００２４】そして、このように形成されたＤＲＡＭに
おいて上記ヒューズ素子９をレーザブローしてみた。そ
の結果、当該レーザブローにより形成される穴の径は小
さく、従来のものと比べても遜色ない大きさに留めるこ
とができた。従って、この実施の形態１のようなヒュー
ズ素子９の配置であれば、高集積化を妨げてしまうこと
はない。また、深くブローする必要がないため、ブロー
の時間も短かった。
おいて上記ヒューズ素子９をレーザブローしてみた。そ
の結果、当該レーザブローにより形成される穴の径は小
さく、従来のものと比べても遜色ない大きさに留めるこ
とができた。従って、この実施の形態１のようなヒュー
ズ素子９の配置であれば、高集積化を妨げてしまうこと
はない。また、深くブローする必要がないため、ブロー
の時間も短かった。
【００２５】以上のように、この実施の形態１では、キ
ャパシタ２，３，４の上に積層される絶縁層１４の表面
を、ケミカルメカニカルポリッシングにより略平滑化す
るとともに、上記ヒューズ素子９を当該絶縁層１４より
も積層方向上方に配設しているので、オフフォーカスや
レーザブローによる穴などが高集積化の妨げとはならな
い。従って、ロジック部１７の高集積化を妨げることな
く、メモリセルと当該ロジック部とを同一のチップ上に
形成することができ、このようなロジック混在メモリを
高密度に集積化を図って形成することができる。
ャパシタ２，３，４の上に積層される絶縁層１４の表面
を、ケミカルメカニカルポリッシングにより略平滑化す
るとともに、上記ヒューズ素子９を当該絶縁層１４より
も積層方向上方に配設しているので、オフフォーカスや
レーザブローによる穴などが高集積化の妨げとはならな
い。従って、ロジック部１７の高集積化を妨げることな
く、メモリセルと当該ロジック部とを同一のチップ上に
形成することができ、このようなロジック混在メモリを
高密度に集積化を図って形成することができる。
【００２６】また、この実施の形態１では、上記ヒュー
ズ素子９を第一の配線７と同一の工程にて形成している
ので、当該ヒューズ素子９専用の工程を設けた場合のよ
うに、工程数が増加することはなかった。
ズ素子９を第一の配線７と同一の工程にて形成している
ので、当該ヒューズ素子９専用の工程を設けた場合のよ
うに、工程数が増加することはなかった。
【００２７】実施の形態２．図４はこの発明の実施の形
態２によるＤＲＡＭを示す断面図である。図において、
９は第二の配線８と同一の工程にて形成されて、当該第
二の配線８と同じレベルに配設されたヒューズ素子であ
る。これ以外の構成は、実施の形態１と同様であるので
同一の符号を付して説明を省略する。
態２によるＤＲＡＭを示す断面図である。図において、
９は第二の配線８と同一の工程にて形成されて、当該第
二の配線８と同じレベルに配設されたヒューズ素子であ
る。これ以外の構成は、実施の形態１と同様であるので
同一の符号を付して説明を省略する。
【００２８】そして、このように形成されたＤＲＡＭに
おいて上記ヒューズ素子９をレーザブローしてみた。そ
の結果、当該レーザブローにより形成される穴の径は小
さく、従来のものと比べても遜色ない大きさに留めるこ
とができた。従って、この実施の形態２のようなヒュー
ズ素子９の配置であれば、高集積化を妨げてしまうこと
はない。また、深くブローする必要がないため、ブロー
の時間も短かった。
おいて上記ヒューズ素子９をレーザブローしてみた。そ
の結果、当該レーザブローにより形成される穴の径は小
さく、従来のものと比べても遜色ない大きさに留めるこ
とができた。従って、この実施の形態２のようなヒュー
ズ素子９の配置であれば、高集積化を妨げてしまうこと
はない。また、深くブローする必要がないため、ブロー
の時間も短かった。
【００２９】以上のように、この実施の形態２では、キ
ャパシタ２，３，４の上に積層される絶縁層１４の表面
を、ケミカルメカニカルポリッシングにより略平滑化す
るとともに、上記ヒューズ素子９を当該絶縁層１４より
も積層方向上方に配設しているので、オフフォーカスや
レーザブローによる穴などが高集積化の妨げとはならな
い。従って、ロジック部１７の高集積化を妨げることな
く、メモリセルと当該ロジック部とを同一のチップ上に
形成することができ、このようなロジック混在メモリを
高密度に集積化を図って形成することができる。
ャパシタ２，３，４の上に積層される絶縁層１４の表面
を、ケミカルメカニカルポリッシングにより略平滑化す
るとともに、上記ヒューズ素子９を当該絶縁層１４より
も積層方向上方に配設しているので、オフフォーカスや
レーザブローによる穴などが高集積化の妨げとはならな
い。従って、ロジック部１７の高集積化を妨げることな
く、メモリセルと当該ロジック部とを同一のチップ上に
形成することができ、このようなロジック混在メモリを
高密度に集積化を図って形成することができる。
【００３０】また、この実施の形態２では、上記ヒュー
ズ素子９を第一の配線７と同一の工程にて形成している
ので、当該ヒューズ素子９専用の工程を設けた場合のよ
うに、工程数が増加することはなかった。
ズ素子９を第一の配線７と同一の工程にて形成している
ので、当該ヒューズ素子９専用の工程を設けた場合のよ
うに、工程数が増加することはなかった。
【００３１】実施の形態３．図５はこの発明の実施の形
態３によるＤＲＡＭを示す断面図である。図において、
７１はアルミニウムからなり、絶縁層１４上に積層され
た第一の配線層であり、７２はタングステンあるいはポ
リシリコンからなり、当該第一の配線層７１と半導体基
板１などとを接続する第一の層間配線（層間配線）であ
り、この実施の形態３の第一の配線は当該第一の配線層
７１および第一の層間配線７２で構成されている。これ
以外の構成は実施の形態１と同様なので同一の符号を付
して説明を省略する。
態３によるＤＲＡＭを示す断面図である。図において、
７１はアルミニウムからなり、絶縁層１４上に積層され
た第一の配線層であり、７２はタングステンあるいはポ
リシリコンからなり、当該第一の配線層７１と半導体基
板１などとを接続する第一の層間配線（層間配線）であ
り、この実施の形態３の第一の配線は当該第一の配線層
７１および第一の層間配線７２で構成されている。これ
以外の構成は実施の形態１と同様なので同一の符号を付
して説明を省略する。
【００３２】図６は上記第一の配線層７１，第一の層間
配線７２および上記ヒューズ素子９を形成する製造工程
を示す工程図である。図において、（ａ）は上記キャパ
シタ２，３，４の上に形成された絶縁層１４に穴を形成
した第一工程図であり、（ｂ）は当該絶縁層１４の上に
タングステンあるいはポリシリコンの層１９を積層した
第一の積層工程図であり、（ｃ）は当該タングステンあ
るいはポリシリコンの層１９の上に所定のレジスト膜２
０を形成する第一のレジスト膜形成工程図であり、
（ｄ）はエッチングなどによりレジスト膜が積層された
部位および上記穴に上記タングステンあるいはポリシリ
コンの層１９を形成した第一のエッチング工程図であ
り、（ｅ）は当該絶縁層１４の上にアルミニウムの層２
２を積層した第二の積層工程図であり、（ｆ）は当該ア
ルミニウムの層２２の上に所定のレジスト膜２３を形成
する第二のレジスト膜形成工程図であり、（ｇ）はエッ
チングなどによりレジスト膜が積層された部位に上記ア
ルミニウムの層２２を形成した第二のエッチング工程図
である。そして、上記絶縁層１４の穴の中に形成された
タングステンあるいはポリシリコンの層１９が上記第一
の層間配線となり、上記絶縁層１４の上に形成されたタ
ングステンあるいはポリシリコンの層１９が上記ヒュー
ズ素子９となり、上記絶縁層１４の上に形成されたアル
ミニウムの層２２が上記第一の配線層となる。
配線７２および上記ヒューズ素子９を形成する製造工程
を示す工程図である。図において、（ａ）は上記キャパ
シタ２，３，４の上に形成された絶縁層１４に穴を形成
した第一工程図であり、（ｂ）は当該絶縁層１４の上に
タングステンあるいはポリシリコンの層１９を積層した
第一の積層工程図であり、（ｃ）は当該タングステンあ
るいはポリシリコンの層１９の上に所定のレジスト膜２
０を形成する第一のレジスト膜形成工程図であり、
（ｄ）はエッチングなどによりレジスト膜が積層された
部位および上記穴に上記タングステンあるいはポリシリ
コンの層１９を形成した第一のエッチング工程図であ
り、（ｅ）は当該絶縁層１４の上にアルミニウムの層２
２を積層した第二の積層工程図であり、（ｆ）は当該ア
ルミニウムの層２２の上に所定のレジスト膜２３を形成
する第二のレジスト膜形成工程図であり、（ｇ）はエッ
チングなどによりレジスト膜が積層された部位に上記ア
ルミニウムの層２２を形成した第二のエッチング工程図
である。そして、上記絶縁層１４の穴の中に形成された
タングステンあるいはポリシリコンの層１９が上記第一
の層間配線となり、上記絶縁層１４の上に形成されたタ
ングステンあるいはポリシリコンの層１９が上記ヒュー
ズ素子９となり、上記絶縁層１４の上に形成されたアル
ミニウムの層２２が上記第一の配線層となる。
【００３３】そして、このように形成されたＤＲＡＭに
おいて上記ヒューズ素子９をレーザブローしてみた。そ
の結果、当該レーザブローにより形成される穴の径は小
さく、従来のものと比べても遜色ない大きさに留めるこ
とができた。従って、この実施の形態３のようなヒュー
ズ素子９の配置であれば、高集積化を妨げてしまうこと
はない。また、深くブローする必要がないため、ブロー
の時間も短かった。
おいて上記ヒューズ素子９をレーザブローしてみた。そ
の結果、当該レーザブローにより形成される穴の径は小
さく、従来のものと比べても遜色ない大きさに留めるこ
とができた。従って、この実施の形態３のようなヒュー
ズ素子９の配置であれば、高集積化を妨げてしまうこと
はない。また、深くブローする必要がないため、ブロー
の時間も短かった。
【００３４】以上のように、この実施の形態３では、キ
ャパシタ２，３，４の上に積層される絶縁層１４の表面
を、ケミカルメカニカルポリッシングにより略平滑化す
るとともに、上記ヒューズ素子９を当該絶縁層１４より
も積層方向上方に配設しているので、オフフォーカスや
レーザブローによる穴などが高集積化の妨げとはならな
い。従って、ロジック部１７の高集積化を妨げることな
く、メモリセルと当該ロジック部とを同一のチップ上に
形成することができ、このようなロジック混在メモリを
高密度に集積化を図って形成することができる。
ャパシタ２，３，４の上に積層される絶縁層１４の表面
を、ケミカルメカニカルポリッシングにより略平滑化す
るとともに、上記ヒューズ素子９を当該絶縁層１４より
も積層方向上方に配設しているので、オフフォーカスや
レーザブローによる穴などが高集積化の妨げとはならな
い。従って、ロジック部１７の高集積化を妨げることな
く、メモリセルと当該ロジック部とを同一のチップ上に
形成することができ、このようなロジック混在メモリを
高密度に集積化を図って形成することができる。
【００３５】また、この実施の形態３では、上記第一の
配線７を、アルミニウムで形成された第一の配線層７１
と、タングステンあるいはポリシリコンで形成された第
一の層間配線７２とで構成したので、実施の形態１の第
一の配線に比べ格段に配線抵抗値が小さくなっている。
そして、従来のように当該第一の配線を全てアルミニウ
ムにて形成したものと同等の特性を持たせることができ
る。
配線７を、アルミニウムで形成された第一の配線層７１
と、タングステンあるいはポリシリコンで形成された第
一の層間配線７２とで構成したので、実施の形態１の第
一の配線に比べ格段に配線抵抗値が小さくなっている。
そして、従来のように当該第一の配線を全てアルミニウ
ムにて形成したものと同等の特性を持たせることができ
る。
【００３６】更に、この実施の形態３では、上記ヒュー
ズ素子９を第一の配線７と同一の工程にて形成している
ので、当該ヒューズ素子９専用の工程を設けた場合のよ
うに、工程数が増加することはなかった。
ズ素子９を第一の配線７と同一の工程にて形成している
ので、当該ヒューズ素子９専用の工程を設けた場合のよ
うに、工程数が増加することはなかった。
【００３７】実施の形態４．図７はこの発明の実施の形
態４によるＤＲＡＭを示す断面図である。図において、
８１はアルミニウムからなり、絶縁層１４上に積層され
た第二の配線層であり、８２はタングステンあるいはポ
リシリコンからなり、当該第二の配線層８１と第一の配
線７などとを接続する第二の層間配線（層間配線）であ
り、この実施の形態４の第二の配線８は当該第二の配線
層８１および第二の層間配線８２で構成されている。ま
た、９は第二の配線８と同一の工程にて形成されて、当
該第二の配線８と同じレベルに配設されたヒューズ素子
である。これ以外の構成は実施の形態３と同様なので同
一の符号を付して説明を省略する。
態４によるＤＲＡＭを示す断面図である。図において、
８１はアルミニウムからなり、絶縁層１４上に積層され
た第二の配線層であり、８２はタングステンあるいはポ
リシリコンからなり、当該第二の配線層８１と第一の配
線７などとを接続する第二の層間配線（層間配線）であ
り、この実施の形態４の第二の配線８は当該第二の配線
層８１および第二の層間配線８２で構成されている。ま
た、９は第二の配線８と同一の工程にて形成されて、当
該第二の配線８と同じレベルに配設されたヒューズ素子
である。これ以外の構成は実施の形態３と同様なので同
一の符号を付して説明を省略する。
【００３８】そして、このように形成されたＤＲＡＭに
おいて上記ヒューズ素子９をレーザブローしてみた。そ
の結果、当該レーザブローにより形成される穴の径は小
さく、従来のものと比べても遜色ない大きさに留めるこ
とができた。従って、この実施の形態４のようなヒュー
ズ素子９の配置であれば、高集積化を妨げてしまうこと
はない。また、深くブローする必要がないため、ブロー
の時間も短かった。
おいて上記ヒューズ素子９をレーザブローしてみた。そ
の結果、当該レーザブローにより形成される穴の径は小
さく、従来のものと比べても遜色ない大きさに留めるこ
とができた。従って、この実施の形態４のようなヒュー
ズ素子９の配置であれば、高集積化を妨げてしまうこと
はない。また、深くブローする必要がないため、ブロー
の時間も短かった。
【００３９】以上のように、この実施の形態４では、キ
ャパシタ２，３，４の上に積層される絶縁層１４の表面
を、ケミカルメカニカルポリッシングにより略平滑化す
るとともに、上記ヒューズ素子９を当該絶縁層１４より
も積層方向上方に配設しているので、オフフォーカスや
レーザブローによる穴などが高集積化の妨げとはならな
い。従って、ロジック部１７の高集積化を妨げることな
く、メモリセルと当該ロジック部とを同一のチップ上に
形成することができ、このようなロジック混在メモリを
高密度に集積化を図って形成することができる。
ャパシタ２，３，４の上に積層される絶縁層１４の表面
を、ケミカルメカニカルポリッシングにより略平滑化す
るとともに、上記ヒューズ素子９を当該絶縁層１４より
も積層方向上方に配設しているので、オフフォーカスや
レーザブローによる穴などが高集積化の妨げとはならな
い。従って、ロジック部１７の高集積化を妨げることな
く、メモリセルと当該ロジック部とを同一のチップ上に
形成することができ、このようなロジック混在メモリを
高密度に集積化を図って形成することができる。
【００４０】また、この実施の形態４では、上記第二の
配線８を、アルミニウムで形成された第二の配線層８１
と、タングステンあるいはポリシリコンで形成された第
二の層間配線８２とで構成したので、実施の形態２の第
二の配線に比べ格段に配線抵抗値が小さくなっている。
そして、従来のように当該第二の配線を全てアルミニウ
ムにて形成したものと同等の特性を持たせることができ
る。
配線８を、アルミニウムで形成された第二の配線層８１
と、タングステンあるいはポリシリコンで形成された第
二の層間配線８２とで構成したので、実施の形態２の第
二の配線に比べ格段に配線抵抗値が小さくなっている。
そして、従来のように当該第二の配線を全てアルミニウ
ムにて形成したものと同等の特性を持たせることができ
る。
【００４１】更に、この実施の形態４では、上記ヒュー
ズ素子９を第二の配線８と同一の工程にて形成している
ので、当該ヒューズ素子９専用の工程を設けた場合のよ
うに、工程数が増加することはなかった。
ズ素子９を第二の配線８と同一の工程にて形成している
ので、当該ヒューズ素子９専用の工程を設けた場合のよ
うに、工程数が増加することはなかった。
【００４２】
【発明の効果】以上のように、この発明によれば、キャ
パシタの上に絶縁層を形成した後に、ヒューズ素子を形
成するので、キャパシタの上の絶縁層の厚さを厚くして
も、ヒューズ素子はチップの表面から浅い位置に配設さ
れる。従って、キャパシタの上の絶縁層の厚さを厚くし
てその表面を平滑に形成しても、ヒューズ素子を容易に
レーザブローすることができ、しかも、当該レーザブロ
ーの結果形成される穴の径を小さくすることができる。
従って、ヒューズ素子同士の間隔などを広げる必要はな
く、高集積化を図ることができる。
パシタの上に絶縁層を形成した後に、ヒューズ素子を形
成するので、キャパシタの上の絶縁層の厚さを厚くして
も、ヒューズ素子はチップの表面から浅い位置に配設さ
れる。従って、キャパシタの上の絶縁層の厚さを厚くし
てその表面を平滑に形成しても、ヒューズ素子を容易に
レーザブローすることができ、しかも、当該レーザブロ
ーの結果形成される穴の径を小さくすることができる。
従って、ヒューズ素子同士の間隔などを広げる必要はな
く、高集積化を図ることができる。
【００４３】また、この発明によれば、キャパシタの上
に形成される絶縁層を、キャパシタの上に当該キャパシ
タの高さよりも厚さのある絶縁層を一旦積層した後、当
該絶縁層の表面をケミカルメカニカルポリッシングによ
り平滑化することで形成するので、当該絶縁層形成後の
下流工程におけるオフフォーカスの問題を同時に解決す
ることができる。
に形成される絶縁層を、キャパシタの上に当該キャパシ
タの高さよりも厚さのある絶縁層を一旦積層した後、当
該絶縁層の表面をケミカルメカニカルポリッシングによ
り平滑化することで形成するので、当該絶縁層形成後の
下流工程におけるオフフォーカスの問題を同時に解決す
ることができる。
【００４４】そして、半導体基板上に形成されたキャパ
シタと、当該キャパシタの上に積層された絶縁層と、当
該絶縁層よりも積層方向上方に配設されたヒューズ素子
とを有する半導体集積回路であれば、上記製造方法にて
形成して高集積化を図ることができる。
シタと、当該キャパシタの上に積層された絶縁層と、当
該絶縁層よりも積層方向上方に配設されたヒューズ素子
とを有する半導体集積回路であれば、上記製造方法にて
形成して高集積化を図ることができる。
【００４５】また、この発明によれば、ヒューズ素子は
配線とともに形成すれば、ヒューズ素子を形成するため
の専用の工程を追加する必要はなく、全製造工程数の増
加を抑制することができる。
配線とともに形成すれば、ヒューズ素子を形成するため
の専用の工程を追加する必要はなく、全製造工程数の増
加を抑制することができる。
【００４６】そして、ヒューズ素子と、キャパシタより
も積層方向上方に配設される配線とが同一の材料で構成
されている半導体集積回路であれば、上記製造方法にて
形成して高集積化を図ることができる。
も積層方向上方に配設される配線とが同一の材料で構成
されている半導体集積回路であれば、上記製造方法にて
形成して高集積化を図ることができる。
【００４７】更に、この発明によれば、ヒューズ素子
を、配線形成工程のうち、異なる配線層間を接続するた
めの層間配線とともに形成すれば、ヒューズ素子を形成
するための専用の工程を追加する必要はなく、全製造工
程数の増加を抑制することができる。また、配線に好適
な材料にて配線層を形成して配線の抵抗値を低下させつ
つ、ヒューズ素子をタングステンやポリシリコンなどを
利用して形成することができる。
を、配線形成工程のうち、異なる配線層間を接続するた
めの層間配線とともに形成すれば、ヒューズ素子を形成
するための専用の工程を追加する必要はなく、全製造工
程数の増加を抑制することができる。また、配線に好適
な材料にて配線層を形成して配線の抵抗値を低下させつ
つ、ヒューズ素子をタングステンやポリシリコンなどを
利用して形成することができる。
【００４８】そして、キャパシタよりも積層方向上方に
配設される配線を、複数の配線層と、当該複数の配線層
間を接続する層間配線とで構成するとともに、ヒューズ
素子は当該層間配線と同一の材料で形成されている半導
体集積回路であれば、上記製造方法にて形成して高集積
化を図ることができる。
配設される配線を、複数の配線層と、当該複数の配線層
間を接続する層間配線とで構成するとともに、ヒューズ
素子は当該層間配線と同一の材料で形成されている半導
体集積回路であれば、上記製造方法にて形成して高集積
化を図ることができる。
【図１】 この発明の実施の形態１によるＤＲＡＭのチ
ップレイアウトを示すレイアウト図である。
ップレイアウトを示すレイアウト図である。
【図２】 この発明の実施の形態１によるＤＲＡＭを示
す断面図である。
す断面図である。
【図３】 この発明の実施の形態１における第一の配線
およびヒューズ素子を形成する製造工程を示す工程図で
ある。
およびヒューズ素子を形成する製造工程を示す工程図で
ある。
【図４】 この発明の実施の形態２によるＤＲＡＭを示
す断面図である。
す断面図である。
【図５】 この発明の実施の形態３によるＤＲＡＭを示
す断面図である。
す断面図である。
【図６】 この発明の実施の形態３における第一の配線
およびヒューズ素子を形成する製造工程を示す工程図で
ある。
およびヒューズ素子を形成する製造工程を示す工程図で
ある。
【図７】 この発明の実施の形態４によるＤＲＡＭを示
す断面図である。
す断面図である。
【図８】 従来のＤＲＡＭを示す断面図である。
【図９】 図８に示すＤＲＡＭにおける問題点を説明す
る説明図である。
る説明図である。
【図１０】 従来のＤＲＡＭを示す断面図である。
【図１１】 図１０に示すＤＲＡＭにおける問題点を説
明する説明図である。
明する説明図である。
１ 半導体基板、２ キャパシタの一方の電極（キャパ
シタ）、３ キャパシタ用絶縁層（キャパシタ）、４
キャパシタの他方の電極（キャパシタ）、７第一の配線
（配線）、８ 第二の配線（配線）、９ ヒューズ素
子、１４ 絶縁層、７２ 第一の層間配線（層間配
線）、８２ 第二の層間配線（層間配線）。
シタ）、３ キャパシタ用絶縁層（キャパシタ）、４
キャパシタの他方の電極（キャパシタ）、７第一の配線
（配線）、８ 第二の配線（配線）、９ ヒューズ素
子、１４ 絶縁層、７２ 第一の層間配線（層間配
線）、８２ 第二の層間配線（層間配線）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 真 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中島 三智雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 本並 薫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 城島 清之 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 山下 武一 長崎県諫早市貝津町1830番地25 イサハヤ 電子株式会社内
Claims (7)
- 【請求項１】 半導体基板上にキャパシタを形成するキ
ャパシタ形成工程と、当該キャパシタの上に絶縁層を形
成する絶縁層形成工程と、当該絶縁層よりも積層方向上
方にヒューズ素子を形成するヒューズ形成工程とを有す
ることを特徴とする半導体集積回路の製造方法。 - 【請求項２】 キャパシタの上に絶縁層を形成する絶縁
層形成工程は、キャパシタの上に当該キャパシタの高さ
よりも厚さのある絶縁層を積層する絶縁層積層工程と、
当該絶縁層の表面をケミカルメカニカルポリッシングに
より平滑化する平滑化工程とを有することを特徴とする
請求項１記載の半導体集積回路の製造方法。 - 【請求項３】 ヒューズ素子は、配線を形成する配線形
成工程とともに形成されることを特徴とする請求項１ま
たは請求項２記載の半導体集積回路の製造方法。 - 【請求項４】 ヒューズ素子は、配線形成工程のうち、
異なる配線層間を接続するための層間配線を形成するた
めの層間配線形成工程において形成されることを特徴と
する請求項１または請求項２記載の半導体集積回路の製
造方法。 - 【請求項５】 半導体基板上に形成されたキャパシタ
と、当該キャパシタの上に積層された絶縁層と、当該絶
縁層よりも積層方向上方に配設されたヒューズ素子とを
有することを特徴とする半導体集積回路。 - 【請求項６】 ヒューズ素子は、キャパシタよりも積層
方向上方に配設された配線と同一の材料により構成され
ていることを特徴とする請求項５記載の半導体集積回
路。 - 【請求項７】 キャパシタよりも積層方向上方に配設さ
れる配線が、複数の配線層と、当該複数の配線層間を接
続する層間配線とからなり、しかも、ヒューズ素子は当
該層間配線と同一の材料で形成されていることを特徴と
する請求項５記載の半導体集積回路。
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|---|---|---|---|
| JP9237391A JPH1187646A (ja) | 1997-09-02 | 1997-09-02 | 半導体集積回路およびその製造方法 |
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