JPH0917971A - 半導体装置のキャパシタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセル部の平坦性を損なうことなくま
た、メモリセルの領域を拡大することなくキャパシタの
容量増加を可能とした半導体装置のキャパシタとその製
造方法を提供する。 【構成】 ストレージノードが、略水平に延びる水平導
電部６と、水平導電部の外縁から半導体基板に向かって
延びる筒状導電部１１と、筒状導電部１１によって囲ま
れた領域内において、柱状導電部１２の外周から筒状導
電部１１へ向かって略水平に延びるフィン部とを備える
ことによって、キャパシタの平坦化とストレージノード
の表面積の増加を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に、ダイナミック・ランダム・アクセ
ス・メモリ（以下ＤＲＡＭと称す）のキャパシタ容量を
確保することができる半導体装置のキャパシタとその製
造方法に関するものである。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器にその需要が急速に拡大している。機能的
には、大規模な記憶容量を有し、かつ高速に動作するこ
とが求められている。これに伴い、半導体記憶装置の微
細化、高集積化、高速応答性および高信頼性に関する技
術開発が進められている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭがある。一般
に、ＤＲＡＭは多数の記憶情報を蓄積する記憶領域であ
るメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成される。

【０００４】図３５は、一般的なＤＲＡＭの構成を示す
ブロック図である。図３５を参照して、ＤＲＡＭ５０
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ５１と、単位記憶回路を構成するメモリセルを選
択するためのアドレス信号を外部から受けるためのロウ
アンドカラムアドレスバッファ５２と、そのアドレス信
号を解読することによってメモリセルを指定するための
ロウデコーダ５３およびカラムデコーダ５４と指定され
たメモリセルに蓄積された信号を増幅して読出すセンス
リフレッシュアンプ５５と、データ入出力のためのデー
タインバッファ５６およびデータアウトバッファ５７
と、クロック信号を発生するクロックジェネレータ５８
とを含む。半導体チップ上で大きな面積を占めるメモリ
セルアレイ５１は、単位記憶情報を蓄積するためのメモ
リセルが、マトリックス状に複数個配列されて形成され
ている。

【０００５】メモリセルアレイを構成するメモリセルの
４ビット分の等価回路を図３６を用いて説明する。

【０００６】図３６において、７０はビット線、７１は
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）トランジスタ、７２は該ＭＯＳトランジスタ
７１に一方の電極が接続されたキャパシタであり、情報
は電荷として該キャパシタ７２に蓄積される。７３はワ
ード線である。図に示した１つのメモリセルは、１個の
ＭＯＳトランジスタ７１と、これに接続された１個のキ
ャパシタ７２とから構成される。

【０００７】デバイスの微細化、高集積化に伴いメモリ
セルのキャパシタも微細化が要求される。また放射線に
よるソフトエラーを防止するとともに、十分なＳ／Ｎ比
の信号を確保することも要求される。このため、キャパ
シタが、十分な電荷あるいは容量を保持できることがデ
バイスの安定動作を確保する上で重要な問題となってく
る。

【０００８】この問題に対応するため、キャパシタの構
造にさまざまな工夫がなされている。その一例として、
特開平５−１７５４５１号公報にスタック型Ｈ字形セル
キャパシタおよびその製造方法が開示されている。

【０００９】図２５はスタック型Ｈ字形セルキャパシタ
を含む半導体装置の断面図を示す。図２５において、半
導体基板１の主表面上にゲート絶縁膜４０を介在させて
形成されたゲート電極３１と、このゲート電極３１の両
側の半導体基板主表面に形成された１対のソース／ドレ
イン領域２とを含むＭＯＳトランジスタと、この対のソ
ース／ドレイン領域２の一方の領域の表面に接続される
Ｈ字形のストレージノード３２およびこのストレージノ
ード３２にキャパシタ絶縁膜１４を介在して形成される
セルプレート１５を含むキャパシタとを含んで構成され
る。

【００１０】次に、上記のような構造を持ったスタック
型Ｈ字形セルキャパシタを形成するための製造方法につ
いて説明する。

【００１１】図２６に示すように、半導体基板１の主表
面に１対のソース／ドレイン領域２を含むＭＯＳトラン
ジスタを形成した後、図２７に示すように、ＭＯＳトラ
ンジスタを含む半導体基板１の主表面に所定の層間絶縁
膜３３を形成する。次に、写真製版工程により、図２８
に示すように、１対のソース／ドレイン領域２の一方の
領域の表面の一部を含むコンタクト部３４が露出するよ
うに、層間絶縁膜３３にコンタクトホール８を開口す
る。さらに、図２９に示すように、コンタクト部３４で
１対のソース／ドレイン領域２の一方の領域の表面に接
続するように、コンタクトホール８と層間絶縁膜３３上
に導電層３２ａを形成する。この後、図３０に示すよう
に、所定の厚さの酸化膜３５を導電層３２ａの上に形成
する。

【００１２】次に、写真製版工程により、図３１に示す
ように、コンタクトを含む所定の領域を除いて、所定の
膜厚の層間絶縁膜を除去し突出した積層構造体を形成す
る。その後、図３２に示すように、この積層構造体の外
周面の導電層３２ａおよび層間絶縁膜３３、３５に導電
層３２ｂを形成し、さらに、層間絶縁膜３３の上部領域
を除去する。図３３に次いで、図３４に示されるよう
に、Ｈ字形の断面を有する導電層を露出し、所定の導電
型にドープして、ストレージノード３２を形成する。

【００１３】最後に、図２５に示すように、ストレージ
ノード３２上にキャパシタ絶縁膜１４を介在させて形成
したセルプレート１５を含むキャパシタを形成して機能
することになる。

【００１４】なお、このキャパシタを形成するための写
真製版の工程数は以上説明したように２工程である。

【００１５】さて、上記に示すキャパシタの構造におい
ては、図２５に示すように、ストレージノード３２のＨ
字形の左右の垂直部分３２ｂの凸部３２ｃにより、この
凸部を覆い、キャパシタ絶縁膜１４を介在させて形成す
るセルプレート１５に段差が生じる。これはメモリセル
表面の平坦性が損なわれることを意味しており、セルプ
レート形成後の工程において、写真製版を容易に行なえ
ない。

【００１６】さらに、デバイスの微細化に対応するため
キャパシタの容量増加に対して、ストレージノードのＨ
字形の水平部３２ａを延長するか、垂直部３２ｂを延長
しなければならず、前者の場合、メモリセルの領域上限
界がある。また、後者の場合、上記で説明したようなメ
モリセルの平坦性がさらに悪化する。

【００１７】

【発明が解決しようとする課題】このように、従来のメ
モリセル構造とその製造方法においては、キャパシタの
垂直部分がメモリセルの平坦性を損ない、セルプレート
形成後の後工程において、写真製版が容易に行なわれな
いという問題がある。さらに、より微細化に対応するた
めのキャパシタ容量増加に対してもメモリセル領域上の
限界という問題がある。

【００１８】本発明は、デバイスの微細化に対応するた
めキャパシタの容量を従来のメモリセル領域を拡大する
ことなく増加し、しかも、メモリセルの平坦性を損なわ
ないキャパシタ構造を提供することを目的とする。

【００１９】また本発明は、そのようなキャパシタ構造
を、従来の写真製版の工程数を増やすことなく製造し得
るその製造方法を提供することを目的とする。

【００２０】

【課題を解決するための手段】上記目的を達成する本発
明の請求項１に記載の半導体装置のキャパシタは、半導
体装置のスイッチング素子に電気的に接続されたストレ
ージノード、キャパシタ絶縁膜およびセルプレートを含
む。ストレージノードは、スイッチング素子に電気的に
接続され、半導体基板の主表面に対して略水平に延びる
柱状導電部と、柱状導電部に接続され、この接続部分か
ら略水平に延びる水平導電部と、水平導電部の外縁部分
に接続され、半導体基板の主表面に向かって延びる筒状
導電部と、この筒状導電部によって囲まれた領域内に、
半導体基板の主表面に対して略平行な方向に延びるフィ
ン部とを備える。

【００２１】本発明の請求項２に記載の半導体装置のキ
ャパシタにおいては、柱状導電部に接続され、この接続
部から外方へ向かって延びるフィン部を備える。

【００２２】本発明の請求項３に記載の半導体装置のキ
ャパシタにおいては、筒状導電部に接続され、この接続
部から内方へ向かって延びるフィン部を備える。

【００２３】本発明の請求項４に記載の半導体装置のキ
ャパシタのストレージノードは、ＭＯＳトランジスタの
１対のソース／ドレイン領域の一方の領域に接続され
る。

【００２４】上記目的を達成する本発明の請求項５に記
載の半導体装置のキャパシタの製造方法においては、ま
ず、半導体基板の主表面にスイッチング素子を形成す
る。スイッチング素子を覆うように半導体基板の主表面
に第１のエッチングレートを有する第１の層間膜を形成
する。第１の層間膜の上に、第１のエッチングレートよ
り速い第２のエッチングレートを有する第２の層間膜を
形成する。第２の層間膜の上に、第２のエッチングレー
トより遅い第３のエッチングレートを有する第３の層間
膜を形成する。第１、第２および第３の層間膜に、スイ
ッチング素子の一部を露出するようにコンタクトホール
を形成する。コンタクトホール内壁面に等方性エッチン
グを施すことによって、第２の層間膜の内壁面を、第１
および第３の層間膜の内壁面よりも後退させる。第２の
層間膜の内壁面を後退させた後に、コンタクトホール内
に導電層を堆積することによって、第１および第３の層
間膜の内壁面によって外周形状が規定される柱状導電部
と、第２の層間膜の内壁面によって外周形状が規定され
るフィン部とを含むストレージノードを形成する。第３
の層間膜、第２の層間膜および第１の層間膜の上部領域
を除去して、フィン部を含むストレージの一部を露出す
る。ストレージノードの露出した表面に、キャパシタ絶
縁膜を介在させてセルプレートを形成する。

【００２５】本発明の請求項６に記載の半導体装置のキ
ャパシタの製造方法においては、まず、半導体基板の主
表面にスイッチング素子を形成する。スイッチング素子
を覆うように半導体基板の主表面に第１のエッチングレ
ートを有する第１の層間膜を形成する。第１の層間膜の
上に、第１のエッチングレートより速い第２のエッチン
グレートを有する第２の層間膜を形成する。第２の層間
膜の上に、第２のエッチングレートより遅い第３のエッ
チングレートを有する第３の層間膜を形成する。所定の
領域を除いて、第３の層間膜、第２の層間膜および第１
の層間膜の上部領域を除去することによって、所定の領
域に突出した積層構造体を形成する。積層構造体の外周
面に等方性エッチングを施すことによって、第２の層間
膜の外周面を、第１および第３の層間膜の外周面よりも
後退させる。所定の領域に位置する第１、第２および第
３の層間膜に、スイッチング素子の一部を露出するよう
にコンタクトホールを形成する。積層構造体の外面上お
よびコンタクトホール内に導電層を堆積することによっ
て、第１および第３の層間膜のコンタクトホールの内壁
面によって外周形状が規定される柱状導電部と、第２の
層間膜の外周面によって内周形状が規定されるフィン部
と、積層構造体の上面に位置する水平導電部と、積層構
造体の外周面に位置する筒状導電部とを含むストレージ
ノードを形成する。筒状導電部によって取囲まれた第３
の層間膜、第２の層間膜および第１の層間膜の上部領域
を除去して、ストレージノードの一部を露出する。スト
レージノードの露出した表面に、キャパシタ絶縁膜を介
在させてセルプレートを形成する。

【００２６】本発明の請求項７に記載の半導体装置のキ
ャパシタの製造方法においては、積層構造体を形成した
後に、コンタクトホールを形成する。積層構造体の外周
面およびコンタクトホール内壁面に等方性エッチングを
施すことによって、第２の層間膜の外周面および内壁面
を第１および第３の層間膜の外周面および内壁面よりも
後退させる。

【００２７】

【作用】本発明に基づいた請求項１〜３に記載の半導体
装置のキャパシタによれば、キャパシタのストレージノ
ードが、筒状導電部によって囲まれた領域内にフィン部
を備えているので、キャパシタの領域を拡大することな
くキャパシタのストレージノードの表面積を増加するこ
とができる。さらに、水平導電部により、キャパシタの
平坦化を図ることができる。

【００２８】請求項４に記載の半導体装置のキャパシタ
によれば、キャパシタのストレージノードが、ＭＯＳト
ランジスタの１対のソース／ドレイン領域の一方の領域
に接続されているので、１トランジスタ１キャパシタの
メモリセルの領域を広げることなくストレージノードの
表面積を増加することができる。

【００２９】本発明に基づいた請求項５に記載の半導体
装置のキャパシタの製造方法によれば、層間膜にコンタ
クトホールを写真製版により開口し、コンタクトホール
内壁面に等方性エッチングを施すことによって、第２の
層間膜の内壁面を第１および第３の層間膜の内壁面より
も後退させ、その部分に導電層を堆積して、柱状導電部
から外方へ向かって延びるフィン部を形成するので、従
来の写真製版工程数を増やすことなくストレージノード
の表面積を増やすことができる。

【００３０】また、請求項６に記載の半導体装置のキャ
パシタの製造方法によれば、層間膜の積層構造体の外周
面に等方性エッチングを施すことによって、第２の層間
膜の外周面を第１および第３の層間膜の外周面よりも後
退させ、その部分に導電層を堆積して、筒状導電部から
内方へ向かって延びるフィン部を形成するので、写真製
版工程数を増やすことなくストレージノードの表面積を
増やすことができる。

【００３１】請求項７に記載の半導体装置のキャパシタ
の製造方法によれば、柱状導電部から外方へ向かって延
びるフィン部と、筒状導電部から内方へ向かって延びる
フィン部とを形成するので、写真製版工程数を増やすこ
となく、ストレージノードの表面積をより一層増加する
ことができる。

【００３２】

【実施例】本発明の第１の実施例を図１を用いて説明す
る。図１において、半導体基板１の主表面に形成された
ゲート電極３１と、このゲート電極３１を挟むように形
成された１対のソース／ドレイン領域２とを含むＭＯＳ
トランジスタと、このＭＯＳトランジスタが形成された
領域を含む半導体基板１の主表面上に形成された層間膜
３０と、ストレージノード１３の上にキャパシタ絶縁膜
１４を介在させて形成されたセルプレートとを備え、ス
トレージノード１３は、１対のソース／ドレイン領域２
の一方の領域の表面に達するコンタクトホール８内に、
コンタクト部３４にて一方の領域に接続された柱状導電
部１２と、この柱状導電部１２に接続され、略水平に延
びる水平導電部６と、水平導電部６の外縁から半導体基
板の主表面に向かって延びる筒状導電部１１と、柱状導
電部１２の外周から筒状導電部１１へ向かって外方へ略
水平に延びるフィン部１７を備える。

【００３３】次に、第１の実施例における半導体装置の
キャパシタの製造方法の一例について説明する。

【００３４】半導体基板１の主表面上に１対のソース／
ドレイン領域２を含むＭＯＳトランジスタを形成した
後、図２に示すように、ＭＯＳトランジスタを覆うため
の層間膜３０として、シリコン酸化膜３、シリコン窒化
膜４、シリコン酸化膜５、シリコン酸化膜１８、シリコ
ン酸化膜１９および導電層６を順次堆積する。ここで、
シリコン酸化膜３、シリコン酸化膜５およびシリコン酸
化膜１９は減圧式化学気相成長法により形成され、シリ
コン酸化膜１８は常圧式化学気相成長法により形成され
るのが好ましい。

【００３５】次に、所定のコンタクトを写真製版し、フ
ォトレジスト７をマスクとして、導電膜６、シリコン酸
化膜１９、シリコン酸化膜１８、シリコン酸化膜５、シ
リコン窒化膜４およびシリコン酸化膜３をエッチングし
て、図３に示すように、１対のソース／ドレイン領域２
の一方の領域の表面の一部が露出するように、コンタク
トホール８を開口する。さらに、図４に示すように、コ
ンタクトホールの内壁面に等方性エッチングを施すこと
によって、シリコン酸化膜１８の内壁面をシリコン酸化
膜５、１９の内壁面よりも後退させて凹部２０を形成す
る。

【００３６】これは、減圧式化学気相成長法により形成
されたシリコン酸化膜５、１９と常圧式化学気相成長法
により形成されたシリコン酸化膜１８とを比較すると、
シリコン酸化膜５、１９のほうがシリコン酸化膜１８よ
り膜が緻密なため、シリコン酸化膜１８のエッチング速
度がシリコン酸化膜５、１９のものよりも速く、したが
って、シリコン酸化膜１８が速くエッチングされるから
である。

【００３７】次に、写真製版工程により、図５に示すよ
うに、コンタクト開口部を含む所定の領域にフォトレジ
スト９を形成し、このフォトレジストをマスクとして、
導電層６、シリコン酸化膜１９、１８およびシリコン酸
化膜５の上部領域を除去して積層構造体を形成する。

【００３８】この後、図６に示すように、積層構造体を
含む層間膜５の上に導電層１０を形成し、異方性エッチ
ングを施すことによって、図７に示すように、積層構造
体の外周面の導電層によって筒状導電部１１、積層構造
体の上面の導電層によって水平導電部６、コンタクトホ
ール８内の導電層によって柱状導電部１２および凹部２
０の導電層によってフィン部１７を形成する。

【００３９】次に、窒化膜４をマスクとして、シリコン
酸化膜１８、１９およびシリコン酸化膜５の上部領域を
等方性エッチングにより除去し、図８に示すように、ス
トレージノードを露出する。この等方性エッチングにお
いて、たとえば弗酸溶液を使用すると、導電層および窒
化膜に対するエッチング速度よりシリコン酸化膜に対す
るエッチング速度の方が非常に速いために、シリコン窒
化膜より上の導電層を残してシリコン酸化膜のみを除去
することができる。

【００４０】最後に、図９に示すように、ストレージノ
ード１３にキャパシタ絶縁膜１４を介在させてセルプレ
ート１５を形成し、キャパシタ１６を含む半導体装置を
形成する。なお、以上の製造方法において、キャパシタ
を形成するための写真製版の工程数は２工程であり、従
来の写真製版の工程数と同じである。

【００４１】第２の実施例を図１７を用いて説明する。
図１７において、半導体基板１の主表面に形成されたゲ
ート電極３１と、このゲート電極３１を挟むように形成
されれた１対のソース／ドレイン領域２とを含むＭＯＳ
トランジスタと、このＭＯＳトランジスタが形成された
領域を含む半導体基板１の主表面上に形成された層間膜
３０と、ストレージノード１３の上にキャパシタ絶縁膜
１４を介在させて形成されたセルプレートとを備え、ス
トレージノード１３は、１対のソース／ドレイン領域２
の一方の領域の表面に達するコンタクトホール８内に、
コンタクト部３４にて一方の領域に接続された柱状導電
部１２と、この柱状導電部１２に接続され、略水平に延
びる水平導電部６と、水平導電部６の外縁から半導体基
板の主表面に向かって延びる筒状導電部と、筒状導電部
１１から柱状導電部１２へ向かって内方へ略水平に延び
るフィン部２１を備える。

【００４２】次に、上記のような構造を持つ半導体装置
のキャパシタの製造方法の一例について説明する。半導
体基板１の主表面上にＭＯＳトランジスタを形成した
後、図１０に示すように、ＭＯＳトランジスタを覆うた
めの層間膜３０および導電層６を形成する。この層間膜
３０は、第２の実施例で説明したように、減圧式化学気
相成長法により形成されるシリコン酸化膜５、１９と常
圧式化学気相成長法により形成されるシリコン酸化膜１
８とを含む。

【００４３】次に、図１１に示すように、写真製版工程
により所定の領域を除いて、異方性エッチングを施すこ
とにより、導電層６、シリコン酸化膜１９、１８および
シリコン酸化膜５の上部領域を除去して、突出した積層
構造体を形成する。

【００４４】この後、積層構造体の外周面に等方性エッ
チングを施すことにより、図１２に示すように、シリコ
ン酸化膜１８の外周面をシリコン酸化膜１９、５の外周
面よりも後退させて凹部２２を形成する。次に、写真製
版工程により、図１３に示すように、コンタクトの写真
製版を行ない、１対のソース／ドレイン領域２の一方の
領域の表面の一部を露出するようにコンタクトホール８
を開口する。さらに、図１４に示すように導電層１０を
形成し、積層構造体に異方性エッチングを施すことによ
って、図１５に示すように、積層構造体の外周面の導電
層によって筒状導電部１１、積層構造体の上面の導電層
によって水平導電部６、コンタクトホール８内の導電層
によって柱状導電部１２および凹部２２の導電層によっ
てフィン部２１を形成する。

【００４５】次に、窒化膜４をマスクとして、シリコン
酸化膜１９、１８およびシリコン酸化膜５の上部領域を
等方性エッチングにより除去し、図１６に示すようにス
トレージノード１３を露出する。この工程も第１の実施
例の製造方法で説明した内容と同じ原理に基づくもので
ある。最後に、図１７に示すように、ストレージノード
１３にキャパシタ絶縁膜１４を介在させてセルプレート
１５を形成し、キャパシタ１６を含んだ半導体装置を形
成する。

【００４６】さて、さらにデバイスの微細化が進んで、
キャパシタの容量確保のために、第１の実施例および第
２の実施例で示した構造を両方併せ持つキャパシタを写
真製版の工程数を増やすことなく形成することができ
る。

【００４７】そこで、第３の実施例を図２４を用いて説
明する。図２４において、半導体基板１の主表面に形成
されたゲート電極３１と、このゲート電極３１を挟むよ
うに形成されたを挟んで、１対のソース／ドレイン領域
２とを含むＭＯＳトランジスタと、このＭＯＳトランジ
スタが形成された領域を含む半導体基板主表面上に形成
された層間膜３０と、ストレージノード１３の上にキャ
パシタ絶縁膜１４を介在させて形成されたセルプレート
とを備え、ストレージノード１３は、１対のソース／ド
レイン領域２の一方の領域の表面に達するコンタクトホ
ール８内に、コンタクト部３４にて一方の領域に接続さ
れた柱状導電部１２と、この柱状導電部１２に接続され
略水平に延びる水平導電部６と、水平導電部６の外縁か
ら半導体基板の主表面に向かって延びる筒状導電部１１
と、柱状導電部１２の外周から筒状導電部１１へ向かっ
て外方へ略水平に延びるフィン部１７および筒状導電部
１１から柱状導電部１２へ向かって内方へ略水平に延び
るフィン部２１とを備える。

【００４８】次に、上記のような構造を持つ半導体装置
のキャパシタの製造方法の一例について説明する。

【００４９】まず、図１８までは第２の実施例と全く同
じである。次に、写真製版工程により、図１９に示すよ
うに、コンタクトの写真製版を行ない、１対のソース／
ドレイン領域２の一方の領域の表面の一部を露出するよ
うに積層構造体にコンタクトホール８を開口する。

【００５０】図２０に示すように、積層構造体の外周面
とコンタクトホール内壁面に等方性エッチングを施すこ
とによって、シリコン酸化膜１８の外周面をシリコン酸
化膜１９、５の外周面よりも後退させて凹部２２を形成
し、シリコン酸化膜１８の内壁面をシリコン酸化膜１
９、５の内壁面よりも後退させて凹部２０を形成する。

【００５１】次に、図２１に示すように導電層１０を形
成し、異方性エッチングを施すことによって図２２に示
すように、積層構造体の外周面の導電層によって筒状導
電部１１、積層構造体の上面の導電層によって水平導電
部６、コンタクトホール８内の導電層によって柱状導電
部１２、凹部２２の導電層によってフィン部２１および
凹部２０の導電層によってフィン部１７を形成する。

【００５２】この後、第１の実施例または第２の実施例
と同じ原理により、シリコン窒化膜４より上のシリコン
酸化膜を除去して、図２３に示すように、ストレージノ
ード１３を露出する。最後に、図２４に示すように、ス
トレージノード１３にキャパシタ絶縁膜１４を介在させ
セルプレート１５を形成する。

【００５３】以上第１、第２および第３の実施例で示し
たように、キャパシタのストレージノードの筒状導電部
によって囲まれた領域内において、フィン部を設けるこ
とにより、メモリセル領域を広げることなくストレージ
ノードの表面積を増やし、キャパシタの容量増加を行な
うことができる。また、ストレージノードの水平導電部
が平坦なためにキャパシタ形成後のメモリセル部の写真
製版を容易に行なうことができる。さらに、従来のキャ
パシタ形成における写真製版の工程数を増やすことなく
上記のキャパシタ構造を形成することができる。

【００５４】上記実施例では、層間膜３０にシリコン窒
化膜４を含んだ例を説明したが、シリコン酸化膜に対し
て等方性エッチング速度の小さい膜であれば、シリコン
窒化膜に限らず適用することが可能である。

【００５５】また、ストレージノードの筒状導電部によ
って囲まれた領域内にフィン部を形成する製造方法を説
明したが、筒状導電部を備えずに単に柱状導電部から水
平に延びるフィンを持つストレージノードに対しても本
発明は適用可能である。

【００５６】さらに、ストレージノードの水平導電部６
を、層間膜上に予め形成した導電層６を残すことによっ
て形成したが、導電層６を形成せずに、導電層１０を形
成した後、積層構造体上の導電層１０を残しても水平導
電部を形成することができる。

【００５７】また、上記実施例では、平坦な層間膜を適
用した場合について図を用いて説明したが、そのような
平坦化膜でなくても本発明を適用することができる。た
だ、平坦な層間膜の上にキャパシタを形成すれば、写真
製版工程をより容易に行なうことができ、精度よく半導
体装置を形成することができる利点がある。

【００５８】また、上記各実施例では説明しなかった
が、キャパシタ絶縁膜として、ＳｉＯ ₂ 、Ｓｉ₃ Ｎ₄ 、
ＳｉＯＮ、Ｔａ₂ Ｏ₅ 、ＳｒＴｉＯ₃ 、（Ｓｒ、Ｂａ）
ＴｉＯ ₃ およびこれらの複合膜を用いることでキャパシ
タとしての誘電率を高め、さらなるキャパシタの容量確
保を図ることができる。

【００５９】なお、今回開示された実施例はすべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記で説明した範囲ではなくて
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更が含まれることが
意図される。

【００６０】

【発明の効果】以上説明したように、本発明に基づいた
請求項１〜３に記載の半導体装置のキャパシタによれ
ば、キャパシタのストレージノードの筒状導電部によっ
て囲まれた領域内において、柱状導電部および／または
筒状導電部に接続するようフィン部を設けることによ
り、ストレージノードの表面積を広げてキャパシタの電
荷を蓄積するので、キャパシタの領域の広げることなく
キャパシタの安定した特性を保持することができる。

【００６１】また、水平導電部によりキャパシタの平坦
性を図ることができるので、キャパシタ形成後の工程に
おいて写真製版を容易に行なうことができる。

【００６２】請求項４に記載の半導体装置のキャパシタ
によれば、キャパシタのストレージノードがＭＯＳトラ
ンジスタのソース／ドレイン領域に接続されており、１
トランジスタ１キャパシタで構成されるメモリセルの領
域を広げることなくストレージノードの表面積を増加し
て、電荷を蓄積することができるので、メモリセルの特
性を安定に維持することができる。

【００６３】請求項５〜７に記載の本発明の半導体装置
のキャパシタの製造方法によれば、２回の写真製版工程
によりコンタクトホールおよび積層構造体を形成し、コ
ンタクトホール内の第２の層間膜の内壁面を第１および
第３の層間膜の内壁面よりも後退させることおよび／ま
たは積層構造体の第２の層間膜の外周面を第１および第
３の層間膜の外周面よりも後退させることにより、これ
らの部分に導電膜を堆積してフィン部を形成することが
できるので、キャパシタの平坦性を損なわない構造を備
えて安定した動作特性を有するキャパシタを含む半導体
装置を製造することができる。

【００６４】さらに、そのような構造を写真製版の工程
数を増やすことなく製造することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る半導体記憶装置の断
面図である。

【図２】 図１に示した半導体記憶装置の製造方法の１
工程を示す断面図である。

【図３】 図２に示した工程の後に行なわれる工程を示
す断面図である。

【図４】 図３に示した工程の後に行なわれる工程を示
す断面図である。

【図５】 図４に示した工程の後に行なわれる工程を示
す断面図である。

【図６】 図５に示した工程の後に行なわれる工程を示
す断面図である。

【図７】 図６に示した工程の後に行なわれる工程を示
す断面図である。

【図８】 図７に示した工程の後に行なわれる工程を示
す断面図である。

【図９】 図８に示した工程の後に行なわれる工程を示
す断面図である。

【図１０】 本発明の他の実施例に係る半導体記憶装置
の製造方法の１工程を示す断面図である。

【図１１】 図１０に示した工程の後に行なわれる工程
を示す断面図である。

【図１２】 図１１に示した工程の後に行なわれる工程
を示す断面図である。

【図１３】 図１２に示した工程の後に行なわれる工程
を示す断面図である。

【図１４】 図１３に示した工程の後に行なわれる工程
を示す断面図である。

【図１５】 図１４に示した工程の後に行なわれる工程
を示す断面図である。

【図１６】 図１５に示した工程の後に行なわれる工程
を示す断面図である。

【図１７】 図１０〜図１６の工程を経て得られた半導
体記憶装置の断面図である。

【図１８】 本発明のさらに他の実施例に係る半導体記
憶装置の製造方法の１工程を示す断面図である。

【図１９】 図１８に示した工程の後に行なわれる工程
を示す断面図である。

【図２０】 図１９に示した工程の後に行なわれる工程
を示す断面図である。

【図２１】 図２０に示した工程の後に行なわれる工程
を示す断面図である。

【図２２】 図２１に示した工程の後に行なわれる工程
を示す断面図である。

【図２３】 図２２に示した工程の後に行なわれる工程
を示す断面図である。

【図２４】 図１８〜図２３の工程を経て得られた半導
体記憶装置の断面図である。

【図２５】 従来の半導体記憶装置記憶装置の断面図で
ある。

【図２６】 従来の半導体記憶装置の製造方法の１工程
を示す断面図である。

【図２７】 図２６に示した工程の後に行なわれる工程
を示す断面図である。

【図２８】 図２７に示した工程の後に行なわれる工程
を示す断面図である。

【図２９】 図２８に示した工程の後に行なわれる工程
を示す断面図である。

【図３０】 図２９に示した工程の後に行なわれる工程
を示す断面図である。

【図３１】 図３０に示した工程の後に行なわれる工程
を示す断面図である。

【図３２】 図３１に示した工程の後に行なわれる工程
を示す断面図である。

【図３３】 図３２に示した工程の後に行なわれる工程
を示す断面図である。

【図３４】 図３３に示した工程の後に行なわれる工程
を示す断面図である。

【図３５】 従来のＤＲＡＭのブロック図である。

【図３６】 従来のＤＲＡＭのメモリセルの等価回路図
である。

【符号の説明】

１ 半導体基板、２ ソース／ドレイン領域、３１ ゲ
ート電極、１２ 柱状導電部、１７ フィン部、６ 水
平導電部、１１ 筒状導電部、１３ ストレージノー
ド、１４ キャパシタ絶縁膜、１６ キャパシタ、３０
層間膜。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体装置のスイッチング素子に電気的
   に接続されたストレージノード、キャパシタ絶縁膜およ
   びセルプレートを含む半導体装置のキャパシタであっ
   て、 前記ストレージノードが、前記スイッチング素子に電気
   的に接続され、半導体基板の主表面に対して略垂直に延
   びる柱状導電部と、 前記柱状導電部に接続され、前記接続部分から略水平に
   延びる水平導電部と、 前記水平導電部の外縁部分に接続され、前記半導体基板
   の主表面に向かって延びる筒状導電部と、 前記筒状導電部によって囲まれた領域内に位置し、前記
   半導体基板の主表面に対して略平行な方向に延びるフィ
   ン部とを含む半導体装置のキャパシタ。
2. 【請求項２】 前記フィン部が、柱状導電部に接続さ
   れ、前記接続部から外方へ向かって延びる請求項１に記
   載の半導体装置のキャパシタ。
3. 【請求項３】 前記フィン部が、筒状導電部に接続さ
   れ、前記接続部から内方へ向かって延びる請求項１また
   は２に記載の半導体装置のキャパシタ。
4. 【請求項４】 前記半導体装置のスイッチング素子は、
   半導体基板の主表面上にゲート絶縁膜を介在して形成さ
   れたゲート電極と、 前記ゲート電極を挟むように形成された１対のソース／
   ドレイン領域とを含むＭＯＳトランジスタを備え、 前記ストレージノードは、前記１対のソース／ドレイン
   領域の一方の領域に接続される請求項１〜３のいずれか
   に記載の半導体装置のキャパシタ。
5. 【請求項５】 半導体装置のスイッチング素子に電気的
   に接続されるキャパシタの製造方法であって、 半導体基板の主表面にスイッチング素子を形成する工程
   と、 前記スイッチング素子を覆うように前記半導体基板の主
   表面に第１のエッチングレートを有する第１の層間膜を
   形成する工程と、 前記第１の層間膜の上に、前記第１のエッチングレート
   より速い第２のエッチングレートを有する第２の層間膜
   を形成する工程と、 前記第２の層間膜の上に、前記第２のエッチングレート
   より遅い第３のエッチングレートを有する第３の層間膜
   を形成する工程と、 前記第１、第２および第３の層間膜に、前記スイッチン
   グ素子の一部を露出するようにコンタクトホールを形成
   する工程と、 前記コンタクトホール内壁面に等方性エッチングを施す
   ことによって、前記第２の層間膜の内壁面を、前記第１
   および第３の層間膜の内壁面よりも後退させる工程と、 前記第２の層間膜の内壁面を後退させた後に、前記コン
   タクトホール内に導電層を堆積することによって、前記
   第１および第３の層間膜の内壁面によって外周形状が規
   定される柱状導電部と、前記第２の層間膜の内壁面によ
   って外周形状が規定されるフィン部とを含むストレージ
   ノードを形成する工程と、 前記第３の層間膜、前記第２の層間膜および前記第１の
   層間膜の上部領域を除去して、前記フィン部を含む前記
   ストレージの一部を露出する工程と、 前記ストレージノードの露出した表面に、キャパシタ絶
   縁膜を介在させてセルプレートを形成する工程とを含む
   半導体装置のキャパシタの製造方法。
6. 【請求項６】 半導体装置のスイッチング素子に電気的
   に接続されるキャパシタの製造方法であって、 半導体基板の主表面にスイッチング素子を形成する工程
   と、 前記スイッチング素子を覆うように前記半導体基板の主
   表面に第１のエッチングレートを有する第１の層間膜を
   形成する工程と、 前記第１の層間膜の上に、前記第１のエッチングレート
   より速い第２のエッチングレートを有する第２の層間膜
   を形成する工程と、 前記第２の層間膜の上に、前記第２のエッチングレート
   より遅い第３のエッチングレートを有する第３の層間膜
   を形成する工程と、 所定の領域を除いて、前記第３の層間膜、前記第２の層
   間膜および前記第１の層間膜の上部領域を除去すること
   によって、前記所定の領域に突出した積層構造体を形成
   する工程と、 前記積層構造体の外周面に等方性エッチングを施すこと
   によって、前記第２の層間膜の外周面を、前記第１およ
   び第３の層間膜の外周面よりも後退させる工程と、 前記所定の領域に位置する前記第１、第２および第３の
   層間膜に、前記スイッチング素子の一部を露出するよう
   にコンタクトホールを形成する工程と、 前記積層構造体の外面上および前記コンタクトホール内
   に導電層を堆積することによって、前記第１および第３
   の層間膜の内壁面によって外周形状が規定される柱状導
   電部と、前記第２の層間膜の外周面によって内周形状が
   規定されるフィン部と、前記積層構造体の上面に位置す
   る水平導電部と、前記積層構造体の外周面に位置する筒
   状導電部とを含むストレージノードを形成する工程と、 前記筒状導電部によって囲まれた前記第３の層間膜、前
   記第２の層間膜および前記第１の層間膜の上部領域を除
   去して、前記ストレージノードの一部を露出する工程
   と、 前記ストレージノードの露出した表面にキャパシタ絶縁
   膜を介在させてセルプレートを形成する工程とを含む半
   導体装置のキャパシタの製造方法。
7. 【請求項７】 前記コンタクトホールを形成する工程
   を、前記積層構造体を形成した後に行ない、前記コンタ
   クトホールを形成した後、前記積層構造体の外周面およ
   び前記コンタクトホール内壁面に等方性エッチングを施
   すことによって、前記第２の層間膜の外周面を、前記第
   １および第３の層間膜の外周面よりも後退させる工程
   と、 前記第２の層間膜の内壁面を前記第１および第３の層間
   膜の内壁面よりも後退させる工程とを含む請求項６に記
   載の半導体装置のキャパシタの製造方法。