JP2519569B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2519569B2 JP2519569B2 JP2113633A JP11363390A JP2519569B2 JP 2519569 B2 JP2519569 B2 JP 2519569B2 JP 2113633 A JP2113633 A JP 2113633A JP 11363390 A JP11363390 A JP 11363390A JP 2519569 B2 JP2519569 B2 JP 2519569B2
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、ダイナミ
ックランダムアクセスメモリ（DRAM）の構造およびその
製造方法に関する。
ックランダムアクセスメモリ（DRAM）の構造およびその
製造方法に関する。
［従来の技術］ 近年、半導体記憶装置は、コンピュータなどの情報機
器の目覚ましい普及によってその需要が急速に拡大して
いる。さらに、機能的には大規模な記憶容量を有し、か
つ高速動作が可能なものが要求される。これに伴って半
導体記憶装置の高集積化および高速応答性あるいは高信
頼性に関する技術開発が進められている。
器の目覚ましい普及によってその需要が急速に拡大して
いる。さらに、機能的には大規模な記憶容量を有し、か
つ高速動作が可能なものが要求される。これに伴って半
導体記憶装置の高集積化および高速応答性あるいは高信
頼性に関する技術開発が進められている。
半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものとしてDRAMが知られている。一般に、DRAM
は多数の記憶情報を蓄積する記憶領域であるメモリセル
アレイ部と、外部との入出力に必要な周辺回路部とから
構成されている。第６図は、一般的なDRAMの構成を示す
ブロック図である。第６図を参照して、DRAM50は記憶情
報のデータ信号を蓄積するためのメモリセルアレイ51
と、単位記憶回路を構成するメモリセルを選択するため
のアドレス信号を外部から受けるためのロウアンドカラ
ムアドレスバッファ52と、そのアドレス信号を解読する
ことによってメモリセルを指定するためのロウデコーダ
53およびカラムデコーダ54と、指定されたメモリセルに
蓄積された信号を増幅して読出すセンスリフレッシュア
ンプ55と、データ入出力のためのデータインバッファ56
およびデータアウトバッファ57およびクロック信号を発
生するためのクロックジェネレータ58とを含む。
が可能なものとしてDRAMが知られている。一般に、DRAM
は多数の記憶情報を蓄積する記憶領域であるメモリセル
アレイ部と、外部との入出力に必要な周辺回路部とから
構成されている。第６図は、一般的なDRAMの構成を示す
ブロック図である。第６図を参照して、DRAM50は記憶情
報のデータ信号を蓄積するためのメモリセルアレイ51
と、単位記憶回路を構成するメモリセルを選択するため
のアドレス信号を外部から受けるためのロウアンドカラ
ムアドレスバッファ52と、そのアドレス信号を解読する
ことによってメモリセルを指定するためのロウデコーダ
53およびカラムデコーダ54と、指定されたメモリセルに
蓄積された信号を増幅して読出すセンスリフレッシュア
ンプ55と、データ入出力のためのデータインバッファ56
およびデータアウトバッファ57およびクロック信号を発
生するためのクロックジェネレータ58とを含む。
半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリクス状に複数個配置されて形成されている。すなわ
ち、通常、メモリセルは、１個のMOSトランジスタと、
これに接続された１個のキャパシタとから構成されるい
わゆる１トランジスタ１キャパシタ型のメモリセルが知
られている。このためのメモリセルは構造が簡単なため
メモリセルアレイの集積度を向上さるることが容易であ
り、大容量のDRAMに広く用いられている。
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリクス状に複数個配置されて形成されている。すなわ
ち、通常、メモリセルは、１個のMOSトランジスタと、
これに接続された１個のキャパシタとから構成されるい
わゆる１トランジスタ１キャパシタ型のメモリセルが知
られている。このためのメモリセルは構造が簡単なため
メモリセルアレイの集積度を向上さるることが容易であ
り、大容量のDRAMに広く用いられている。
また、DRAMのメモリセルは、キャパシタの構造によっ
ていくつかのタイプに分けることができる。この中で、
スタックタイプキャパシタは、キャパシタの主要部をゲ
ート電極やフィールド分離膜の上部にまで延在させるこ
とによりキャパシタの電極間の対向面積を増大させキャ
パシタ容量を増加させることができる。スタックトタイ
プキャパシタは、そのような特徴点を有するので、半導
体装置の集積化に伴い素子が微細化された場合にも、キ
ャパシタ容量を確保することができ、この結果、半導体
装置の集積化に伴ってスタックトタイプのキャパシタが
多く用いられるようになった。また、半導体装置の集積
化はさらに進められており、これに対応して、スタック
タイプキャパシタの開発も進められている。すなわち、
半導体装置が集積化されてさらに微細化された場合にも
一定のキャパシタ容量を確保すべく、円筒型のスタック
トタイプキャパシタが提案されている。これらは、たと
えば、「Symposium on VLSI Tech. P65（1989）」
に掲載されている。第７図は従来の円筒型のスタックト
タイプキャパシタが採用されたDRAMの断面構造図であ
る。第７図を参照して、従来の円筒型のスタックトタイ
プキャパシタが採用されたDRAMは、メモリセルアレイ部
と周辺回路部とから構成されている。メモリセルアレイ
は、１つのトランスファーゲートトランジスタ３と、１
つのキャパシタ10とから構成されている。トランジスフ
ァゲートトランジスタ３は、Ｐ型シリコン基板１表面に
形成された１対のソース・ドレイン領域６と、１対のソ
ース・ドレイン領域６の間に位置するＰ型シリコン基板
１の表面上にゲート絶縁膜５を介して形成されたゲート
電極4b,4cとをそれぞれ備える。ゲート電極4b,4cの周囲
は、絶縁膜14によって覆われている。さらに、トランス
ファゲートトランジスタ３が形成されたシリコン基板１
表面上には、厚い層間絶縁膜16が形成されている。キャ
パシタ10は、下部電極（ストレージノード）11と誘電体
層12および上部電極（セルプレート）13の積層構造によ
り構成されている。また、トランスファゲートトランジ
スタ３を構成する一方のソース・ドレイン領域６には、
ビット線15が接続されており、ゲート電極4b,4c,4dに対
応して配線層18が設けられている。一方、周辺回路部に
は、同じ導電型の２つのMOSトランジスタが形成されて
いる。すなわち、Ｐ型シリコン基板１上にはMOSトラン
ジスタを構成する２対のソース・ドレイン領域26が形成
され、１対のソース・ドレイン領域26の間にはゲート絶
縁膜25を介してゲート電極24c,24dが形成されている。
Ｐ型シリコン基板１上に形成されるMOSトランジスタ
は、フィールド酸化膜22によって素子分離が行なわれて
いる。また、ソース・ドレイン領域26には、それぞれ、
コンタクト層36を介して配線層38が接続されている。
ていくつかのタイプに分けることができる。この中で、
スタックタイプキャパシタは、キャパシタの主要部をゲ
ート電極やフィールド分離膜の上部にまで延在させるこ
とによりキャパシタの電極間の対向面積を増大させキャ
パシタ容量を増加させることができる。スタックトタイ
プキャパシタは、そのような特徴点を有するので、半導
体装置の集積化に伴い素子が微細化された場合にも、キ
ャパシタ容量を確保することができ、この結果、半導体
装置の集積化に伴ってスタックトタイプのキャパシタが
多く用いられるようになった。また、半導体装置の集積
化はさらに進められており、これに対応して、スタック
タイプキャパシタの開発も進められている。すなわち、
半導体装置が集積化されてさらに微細化された場合にも
一定のキャパシタ容量を確保すべく、円筒型のスタック
トタイプキャパシタが提案されている。これらは、たと
えば、「Symposium on VLSI Tech. P65（1989）」
に掲載されている。第７図は従来の円筒型のスタックト
タイプキャパシタが採用されたDRAMの断面構造図であ
る。第７図を参照して、従来の円筒型のスタックトタイ
プキャパシタが採用されたDRAMは、メモリセルアレイ部
と周辺回路部とから構成されている。メモリセルアレイ
は、１つのトランスファーゲートトランジスタ３と、１
つのキャパシタ10とから構成されている。トランジスフ
ァゲートトランジスタ３は、Ｐ型シリコン基板１表面に
形成された１対のソース・ドレイン領域６と、１対のソ
ース・ドレイン領域６の間に位置するＰ型シリコン基板
１の表面上にゲート絶縁膜５を介して形成されたゲート
電極4b,4cとをそれぞれ備える。ゲート電極4b,4cの周囲
は、絶縁膜14によって覆われている。さらに、トランス
ファゲートトランジスタ３が形成されたシリコン基板１
表面上には、厚い層間絶縁膜16が形成されている。キャ
パシタ10は、下部電極（ストレージノード）11と誘電体
層12および上部電極（セルプレート）13の積層構造によ
り構成されている。また、トランスファゲートトランジ
スタ３を構成する一方のソース・ドレイン領域６には、
ビット線15が接続されており、ゲート電極4b,4c,4dに対
応して配線層18が設けられている。一方、周辺回路部に
は、同じ導電型の２つのMOSトランジスタが形成されて
いる。すなわち、Ｐ型シリコン基板１上にはMOSトラン
ジスタを構成する２対のソース・ドレイン領域26が形成
され、１対のソース・ドレイン領域26の間にはゲート絶
縁膜25を介してゲート電極24c,24dが形成されている。
Ｐ型シリコン基板１上に形成されるMOSトランジスタ
は、フィールド酸化膜22によって素子分離が行なわれて
いる。また、ソース・ドレイン領域26には、それぞれ、
コンタクト層36を介して配線層38が接続されている。
このように、従来では、半導体装置の集積化に伴って
素子が微細化された場合に一定のキャパシタ容量を確保
すべく円筒型のスタックトタイプキャパシタが開発され
ており、従来の製造方法を用いて製造した場合には、第
７図に示したような断面構造となる。
素子が微細化された場合に一定のキャパシタ容量を確保
すべく円筒型のスタックトタイプキャパシタが開発され
ており、従来の製造方法を用いて製造した場合には、第
７図に示したような断面構造となる。
［発明が解決しようとする課題］ 前述のように、半導体装置の集積化に伴って素子が微
細化された場合にキャパシタの一定容量を確保すべく円
筒型のスタックトタイプキャパシタが提案されている。
この円筒型のスタックトタイプキャパシタを従来の製造
方法を用いて周辺回路部とともに製造すると第７図に示
したような断面構造となる。すなわち、この円筒型のス
タックトタイプキャパシタは、Ｐ型シリコン基板１から
垂直方向に伸びてその電極が形成されるため、その電極
を形成した後の製造プロセスでは、メモリセルアレイ部
と周辺回路部の高さが異なることとなり、メモリセルア
レイ部と周辺回路部とで段差が生じてしまうという問題
点があった。このように段差が生じると、この後の工程
で写真製版工程を行なう場合に露光した光の焦点が段差
部でずれてしまうという不都合が生じ、この結果、パタ
ーニング精度を向上させることが困難となり、ひいては
加工精度を向上させることができないという問題点があ
った。また、段差部でエッチングを行なう場合には、そ
の部分にエッチングされない残渣部が生じてしまうとい
う問題点もあった。さらに、円筒型のスタックトタイプ
キャパシタの形成後の工程でコンタクトを形成した場合
には、コンタクト深さが異なることとなり、製造プロセ
ス上困難性を伴うことになる。
細化された場合にキャパシタの一定容量を確保すべく円
筒型のスタックトタイプキャパシタが提案されている。
この円筒型のスタックトタイプキャパシタを従来の製造
方法を用いて周辺回路部とともに製造すると第７図に示
したような断面構造となる。すなわち、この円筒型のス
タックトタイプキャパシタは、Ｐ型シリコン基板１から
垂直方向に伸びてその電極が形成されるため、その電極
を形成した後の製造プロセスでは、メモリセルアレイ部
と周辺回路部の高さが異なることとなり、メモリセルア
レイ部と周辺回路部とで段差が生じてしまうという問題
点があった。このように段差が生じると、この後の工程
で写真製版工程を行なう場合に露光した光の焦点が段差
部でずれてしまうという不都合が生じ、この結果、パタ
ーニング精度を向上させることが困難となり、ひいては
加工精度を向上させることができないという問題点があ
った。また、段差部でエッチングを行なう場合には、そ
の部分にエッチングされない残渣部が生じてしまうとい
う問題点もあった。さらに、円筒型のスタックトタイプ
キャパシタの形成後の工程でコンタクトを形成した場合
には、コンタクト深さが異なることとなり、製造プロセ
ス上困難性を伴うことになる。
この発明は、上記のような課題を解決するためになさ
れたもので、高集積化された場合にも、メモリセルアレ
イ領域と周辺回路領域との境界領域での段差の発生を有
効に防止することが可能な半導体記憶装置およびその製
造方法を提供することを目的とする。
れたもので、高集積化された場合にも、メモリセルアレ
イ領域と周辺回路領域との境界領域での段差の発生を有
効に防止することが可能な半導体記憶装置およびその製
造方法を提供することを目的とする。
［課題を解決するための手段］ 請求項１における半導体装置は、少なくとも１つのメ
モリセルアレイ領域と周辺回路領域とが半導体基板上に
隣接して形成される半導体記憶装置である。そのような
半導体記憶装置は、周辺回路領域を覆う第１の層間絶縁
膜と、メモリセルアレイ領域と周辺回路領域とを覆う第
２の層間絶縁膜とを備えている。そしてメモリセルアレ
イ領域と周辺回路領域との間の境界領域には立壁である
周壁が形成されている。
モリセルアレイ領域と周辺回路領域とが半導体基板上に
隣接して形成される半導体記憶装置である。そのような
半導体記憶装置は、周辺回路領域を覆う第１の層間絶縁
膜と、メモリセルアレイ領域と周辺回路領域とを覆う第
２の層間絶縁膜とを備えている。そしてメモリセルアレ
イ領域と周辺回路領域との間の境界領域には立壁である
周壁が形成されている。
請求項２における半導体記憶装置は、トランジスタお
よびキャパシタを備えた複数のメモリセルと、複数の周
辺回路用トランジスタと、第１の層間絶縁膜と、第２の
層間絶縁膜と、１対の立壁である周壁とを備えている。
トランジスタは、半導体基板のメモリセルアレイ領域に
形成され、半導体基板の表面に形成された１対の不純物
領域およびゲート電極を有する。キャパシタは、トラン
ジスタの一方の不純物領域に接続されるとともに半導体
基板の主表面に対して垂直方向に延びた側壁部を有する
一方の電極およびその一方の電極に誘電膜を介して対向
配置された他方の電極を有する。周辺回路用トランジス
タは、半導体基板の周辺回路領域に形成されており、半
導体基板の表面に形成された１対の不純物領域とゲート
電極とを有する。第１の層間絶縁膜は周辺回路領域を覆
うように形成されている。第２の層間絶縁膜はメモリセ
ルアレイ領域と周辺回路領域とを覆うように形成されて
いる。１対の立壁は、半導体基板におけるメモリセルア
レイ領域と周辺回路領域との間の境界領域に形成されて
おり、半導体基板の主表面に対して垂直方向に延在し対
向配置されている。
よびキャパシタを備えた複数のメモリセルと、複数の周
辺回路用トランジスタと、第１の層間絶縁膜と、第２の
層間絶縁膜と、１対の立壁である周壁とを備えている。
トランジスタは、半導体基板のメモリセルアレイ領域に
形成され、半導体基板の表面に形成された１対の不純物
領域およびゲート電極を有する。キャパシタは、トラン
ジスタの一方の不純物領域に接続されるとともに半導体
基板の主表面に対して垂直方向に延びた側壁部を有する
一方の電極およびその一方の電極に誘電膜を介して対向
配置された他方の電極を有する。周辺回路用トランジス
タは、半導体基板の周辺回路領域に形成されており、半
導体基板の表面に形成された１対の不純物領域とゲート
電極とを有する。第１の層間絶縁膜は周辺回路領域を覆
うように形成されている。第２の層間絶縁膜はメモリセ
ルアレイ領域と周辺回路領域とを覆うように形成されて
いる。１対の立壁は、半導体基板におけるメモリセルア
レイ領域と周辺回路領域との間の境界領域に形成されて
おり、半導体基板の主表面に対して垂直方向に延在し対
向配置されている。
請求項３における半導体記憶装置は、上記した請求項
２に記載の半導体記憶装置において、立壁の少なくとも
一方の上端面が、キャパシタの一方の電極の側壁部の上
端面とほぼ同一平面上に位置する。
２に記載の半導体記憶装置において、立壁の少なくとも
一方の上端面が、キャパシタの一方の電極の側壁部の上
端面とほぼ同一平面上に位置する。
請求項４における半導体記憶装置では、上記した請求
項３の半導体記憶装置において、立壁が導電体である。
項３の半導体記憶装置において、立壁が導電体である。
請求項５における半導体記憶装置では、上記した請求
項１〜４のいずれかに記載の半導体記憶装置において、
立壁が不純物拡散層と接続されている。
項１〜４のいずれかに記載の半導体記憶装置において、
立壁が不純物拡散層と接続されている。
請求項６における半導体記憶装置は、メモリセルアレ
イ領域および周辺回路領域と、トランジスタおよびキャ
パシタを有する複数のメモリセルと、第１の層間絶縁膜
と、第２の層間絶縁膜とを備えている。メモリセルアレ
イ領域および周辺回路領域は、半導体基板上に隣接して
形成されており、少なくとも１つ形成されている。トラ
ンジスタは、半導体基板のメモリセル領域に形成され、
半導体基板の表面に形成された１対の不純物領域および
ゲート電極を有する。キャパシタは、トランジスタの一
方の不純物領域に接続されるとともに半導体基板の主表
面に対して垂直方向に延びた側壁部を有する一方の電極
およびその一方の電極に誘電膜を介して対向配置された
他方の電極を有する。第１の層間絶縁膜は周辺回路領域
を覆い、第２の層間絶縁膜は、メモリセルアレイ領域と
周辺回路領域とを覆うように形成されている。このよう
な半導体記憶装置において、請求項６に記載の発明で
は、第１の層間絶縁膜が、キャパシタの一方の電極の側
壁部の上端面と、半導体基板の主表面からほぼ同じ高さ
である。
イ領域および周辺回路領域と、トランジスタおよびキャ
パシタを有する複数のメモリセルと、第１の層間絶縁膜
と、第２の層間絶縁膜とを備えている。メモリセルアレ
イ領域および周辺回路領域は、半導体基板上に隣接して
形成されており、少なくとも１つ形成されている。トラ
ンジスタは、半導体基板のメモリセル領域に形成され、
半導体基板の表面に形成された１対の不純物領域および
ゲート電極を有する。キャパシタは、トランジスタの一
方の不純物領域に接続されるとともに半導体基板の主表
面に対して垂直方向に延びた側壁部を有する一方の電極
およびその一方の電極に誘電膜を介して対向配置された
他方の電極を有する。第１の層間絶縁膜は周辺回路領域
を覆い、第２の層間絶縁膜は、メモリセルアレイ領域と
周辺回路領域とを覆うように形成されている。このよう
な半導体記憶装置において、請求項６に記載の発明で
は、第１の層間絶縁膜が、キャパシタの一方の電極の側
壁部の上端面と、半導体基板の主表面からほぼ同じ高さ
である。
請求項７における半導体記憶装置では、請求項１〜６
のいずれかに記載の半導体記憶装置において、第２の層
間絶縁膜の、メモリセルアレイ領域における半導体基板
の表面からの高さと、周辺回路領域における半導体基板
の主表面からの高さとがほぼ等しい。
のいずれかに記載の半導体記憶装置において、第２の層
間絶縁膜の、メモリセルアレイ領域における半導体基板
の表面からの高さと、周辺回路領域における半導体基板
の主表面からの高さとがほぼ等しい。
請求項８における半導体記憶装置の製造方法は、少な
くとも１つのメモリセルアレイ領域と周辺回路領域とが
半導体基板上に隣接して形成された半導体記憶装置の製
造方法である。この製造方法では、メモリセルアレイ領
域上の凸状の第１の絶縁膜と、周辺回路領域上の第２の
絶縁膜を介して、第１の絶縁膜の凸状部上面と第２の絶
縁膜の上面とにおいてほぼ同一平面となるように導電層
を形成し、メモリセルアレイ領域と周辺回路領域との境
界領域に沿って延びるとともに導電層の凸状部上面とほ
ぼ同じ高さを有しかつ所定の間隔を隔てて半導体基板の
主表面から鉛直方向に延びる１対の立壁を形成する。ま
た、メモリセルアレイ領域および周辺回路領域上の全面
に、１対の立壁に挟まれた領域上に段差部を有しかつ周
辺回路領域上に形成される部分がメモリセルアレイ領域
上に形成される部分より高くなるとともに導電層の凸状
部上面を露出させるようにマスク膜を形成する。そのマ
スク膜をマスクとして周辺回路領域上の導電層を残余さ
せた状態で導電層の凸状部上面を除去する。
くとも１つのメモリセルアレイ領域と周辺回路領域とが
半導体基板上に隣接して形成された半導体記憶装置の製
造方法である。この製造方法では、メモリセルアレイ領
域上の凸状の第１の絶縁膜と、周辺回路領域上の第２の
絶縁膜を介して、第１の絶縁膜の凸状部上面と第２の絶
縁膜の上面とにおいてほぼ同一平面となるように導電層
を形成し、メモリセルアレイ領域と周辺回路領域との境
界領域に沿って延びるとともに導電層の凸状部上面とほ
ぼ同じ高さを有しかつ所定の間隔を隔てて半導体基板の
主表面から鉛直方向に延びる１対の立壁を形成する。ま
た、メモリセルアレイ領域および周辺回路領域上の全面
に、１対の立壁に挟まれた領域上に段差部を有しかつ周
辺回路領域上に形成される部分がメモリセルアレイ領域
上に形成される部分より高くなるとともに導電層の凸状
部上面を露出させるようにマスク膜を形成する。そのマ
スク膜をマスクとして周辺回路領域上の導電層を残余さ
せた状態で導電層の凸状部上面を除去する。
請求項９における半導体記憶装置の製造方法では、少
なくとも１つのメモリセルアレイ領域および周辺回路領
域と、トランジスタおよびキャパシタを有する複数のメ
モリセルと、周辺回路領域を覆う第１の層間絶縁膜と、
メモリセルアレイ領域と周辺回路領域とを覆う第２の層
間絶縁膜とを備えた半導体記憶装置の製造方法である。
そして、キャパシタ形成時に堆積される絶縁膜を残して
第１の層間絶縁膜を形成することによって第２の層間絶
縁膜の、メモリセルアレイ領域における半導体基板の主
表面からの高さと、周辺回路領域における半導体基板の
主表面からの高さとほぼ等しくすることを特徴とする。
なくとも１つのメモリセルアレイ領域および周辺回路領
域と、トランジスタおよびキャパシタを有する複数のメ
モリセルと、周辺回路領域を覆う第１の層間絶縁膜と、
メモリセルアレイ領域と周辺回路領域とを覆う第２の層
間絶縁膜とを備えた半導体記憶装置の製造方法である。
そして、キャパシタ形成時に堆積される絶縁膜を残して
第１の層間絶縁膜を形成することによって第２の層間絶
縁膜の、メモリセルアレイ領域における半導体基板の主
表面からの高さと、周辺回路領域における半導体基板の
主表面からの高さとほぼ等しくすることを特徴とする。
［作用］ 請求項１に係る半導体記憶装置では、メモリセルアレ
イ領域と周辺回路領域との間の境界領域に立壁である周
壁が形成されているので、メモリセルアレイ領域と周辺
回路領域とに素子を形成する際にメモリセルアレイ領域
および周辺回路領域上に形成される素子の高さが平坦化
される。
イ領域と周辺回路領域との間の境界領域に立壁である周
壁が形成されているので、メモリセルアレイ領域と周辺
回路領域とに素子を形成する際にメモリセルアレイ領域
および周辺回路領域上に形成される素子の高さが平坦化
される。
請求項２〜５に係る半導体記憶装置では、半導体基板
におけるメモリセルアレイ領域と周辺回路領域との間の
境界領域に垂直方向に延在し対向配置された１対の立壁
である周壁が形成されるので、その立壁によってメモリ
セルアレイ領域と周辺回路領域とに素子を形成する際に
メモリセルアレイ領域および周辺回路領域上に形成され
る素子の高さが平坦化される。
におけるメモリセルアレイ領域と周辺回路領域との間の
境界領域に垂直方向に延在し対向配置された１対の立壁
である周壁が形成されるので、その立壁によってメモリ
セルアレイ領域と周辺回路領域とに素子を形成する際に
メモリセルアレイ領域および周辺回路領域上に形成され
る素子の高さが平坦化される。
請求項６に係る半導体記憶装置では、周辺回路領域を
覆う第１の層間絶縁膜がキャパシタの一方の電極の側壁
部の上端面と半導体基板の主表面からほぼ同じ高さであ
るので、第１の層間絶縁膜の上層に形成する第２の層間
絶縁膜がより平坦化された立壁型キャパシタが実現され
る。
覆う第１の層間絶縁膜がキャパシタの一方の電極の側壁
部の上端面と半導体基板の主表面からほぼ同じ高さであ
るので、第１の層間絶縁膜の上層に形成する第２の層間
絶縁膜がより平坦化された立壁型キャパシタが実現され
る。
請求項７に記載の半導体記憶装置では、請求項１〜６
のいずれかの構成に加えてさらにメモリセルアレイ領域
における半導体基板の主表面からの高さと周辺回路領域
における半導体基板の主表面からの高さとがほぼ等しい
ので、第１の層間絶縁膜の上層に形成する第２の層間絶
縁膜が平坦化された立壁型キャパシタが実現される。
のいずれかの構成に加えてさらにメモリセルアレイ領域
における半導体基板の主表面からの高さと周辺回路領域
における半導体基板の主表面からの高さとがほぼ等しい
ので、第１の層間絶縁膜の上層に形成する第２の層間絶
縁膜が平坦化された立壁型キャパシタが実現される。
請求項８に係る半導体記憶装置の製造方法では、メモ
リセルアレイ領域上の凸状の第１の絶縁膜と周辺回路領
域上の第２の絶縁膜を介して第１の絶縁膜の凸状部上面
と第２の絶縁膜の上面とにおいてほぼ同一平面になるよ
うに導電層を形成し、メモリセルアレイ領域と周辺回路
領域との境界領域に沿って延びるとともに導電層の凸状
部上面とほぼ同じ高さを有しかつ所定の間隔を隔てて半
導体基板の主表面上から鉛直方向に延びる１対の立壁で
ある周壁が形成され、メモリセルアレイ領域および周辺
回路領域上の全面に１対の立壁に挟まれた領域上に段差
部を有しかつ周辺回路領域上に形成される部分がメモリ
セルアレイ領域上に形成される部分よりも高くなるとと
もに導電層の凸状部上面を露出させるようにマスク膜が
形成され、そのマスク膜をマスクとして導電層を残余さ
せた状態で導電層の凸状部上面が除去されるので、導電
層下に形成された第２の絶縁膜が導電層の凸状部上面を
除去する際に削られることがない。
リセルアレイ領域上の凸状の第１の絶縁膜と周辺回路領
域上の第２の絶縁膜を介して第１の絶縁膜の凸状部上面
と第２の絶縁膜の上面とにおいてほぼ同一平面になるよ
うに導電層を形成し、メモリセルアレイ領域と周辺回路
領域との境界領域に沿って延びるとともに導電層の凸状
部上面とほぼ同じ高さを有しかつ所定の間隔を隔てて半
導体基板の主表面上から鉛直方向に延びる１対の立壁で
ある周壁が形成され、メモリセルアレイ領域および周辺
回路領域上の全面に１対の立壁に挟まれた領域上に段差
部を有しかつ周辺回路領域上に形成される部分がメモリ
セルアレイ領域上に形成される部分よりも高くなるとと
もに導電層の凸状部上面を露出させるようにマスク膜が
形成され、そのマスク膜をマスクとして導電層を残余さ
せた状態で導電層の凸状部上面が除去されるので、導電
層下に形成された第２の絶縁膜が導電層の凸状部上面を
除去する際に削られることがない。
請求項９に係る半導体記憶装置の製造方法では、キャ
パシタ形成時に堆積される絶縁膜を残して第１の層間絶
縁膜を形成することにより第２の層間絶縁膜の、メモリ
セルアレイ領域における半導体基板の主表面からの高さ
と周辺回路領域における半導体基板の主表面からの高さ
とがほぼ等しくなるので、新たな工程を追加することな
く形成できる第１の層間絶縁膜によってその上層に形成
される第２の層間絶縁膜が平坦化される、立壁型キャパ
シタの製造方法が実現される。
パシタ形成時に堆積される絶縁膜を残して第１の層間絶
縁膜を形成することにより第２の層間絶縁膜の、メモリ
セルアレイ領域における半導体基板の主表面からの高さ
と周辺回路領域における半導体基板の主表面からの高さ
とがほぼ等しくなるので、新たな工程を追加することな
く形成できる第１の層間絶縁膜によってその上層に形成
される第２の層間絶縁膜が平坦化される、立壁型キャパ
シタの製造方法が実現される。
［実施例］ 以下、この発明の実施例を図に基づいて詳細に説明す
る。
る。
第１図は、本発明の一実施例を示したDRAMの構成を示
した平面図である。第１図を参照して、DRAMは、データ
の記憶領域であるメモリセルアレイ部101と、メモリセ
ルアレイ部101にデータを入出力させるなどの動作を行
なう周辺回路部102とから構成される。メモリセルアレ
イ部101と周辺回路部102との境界領域には、２重立壁部
である２重周壁部20（以下、単に「２重周壁部20」とい
う。）が設けられている。メモリセルアレイ部101は、
その記憶容量（たとえば64M−DRAM）に対応した数だけ
配置されている。
した平面図である。第１図を参照して、DRAMは、データ
の記憶領域であるメモリセルアレイ部101と、メモリセ
ルアレイ部101にデータを入出力させるなどの動作を行
なう周辺回路部102とから構成される。メモリセルアレ
イ部101と周辺回路部102との境界領域には、２重立壁部
である２重周壁部20（以下、単に「２重周壁部20」とい
う。）が設けられている。メモリセルアレイ部101は、
その記憶容量（たとえば64M−DRAM）に対応した数だけ
配置されている。
第２図は第１図に示したDRAMの断面構造図である。第
２図を参照して、DRAM100は、上記のようにメモリセル
アレイ部101と周辺回路部102とから構成されている。メ
モリセルアレイ部101は、１つのトランスファゲートト
ランジスタ３と１つのキャパシタ10とから構成される。
トランスファゲートトランジスタ３は、Ｐ型シリコン基
板１表面に形成された一対のソース・ドレイン領域６
と、１対のソース・ドレイン領域６の間に位置するＰ型
シリコン基板１の表面上にゲート絶縁膜５を介して形成
されたゲート電極（ワード線）4b,4cとを備える。ゲー
ト電極4b,4cの周囲は、絶縁膜14によって覆われてい
る。
２図を参照して、DRAM100は、上記のようにメモリセル
アレイ部101と周辺回路部102とから構成されている。メ
モリセルアレイ部101は、１つのトランスファゲートト
ランジスタ３と１つのキャパシタ10とから構成される。
トランスファゲートトランジスタ３は、Ｐ型シリコン基
板１表面に形成された一対のソース・ドレイン領域６
と、１対のソース・ドレイン領域６の間に位置するＰ型
シリコン基板１の表面上にゲート絶縁膜５を介して形成
されたゲート電極（ワード線）4b,4cとを備える。ゲー
ト電極4b,4cの周囲は、絶縁膜14によって覆われてい
る。
キャパシタ10は、下部電極（ストレージノード）11と
誘電体層12と上部電極（セルプレート）13との積層構造
から構成される。下部電極11は、フィールド酸化膜２に
隣接して形成されたソース・ドレイン領域６に接続され
たベース部分11aと、このベース部分11aの最外周に沿っ
て鉛直方向に延びて形成された立壁部分11bの２つの部
分とからなる。なお、このベース部分11aと立壁部分11b
は不純物が導入された多結晶シリコン層により一体的に
形成される。下部電極11の表面上には誘電体層12が形成
されている。特に、誘電体層12は下部電極11の立壁部分
11bの内側面および外側面の両面を覆うように形成され
ている。したがって、この下部電極11の立壁部分11bは
内外側面の両方とも容量部分を構成することとなり微細
化された場合に一定容量を確保するのに有効である。誘
電体層12としては、たとえば酸化膜，窒化膜あるいは酸
化膜と窒化膜の複合膜あるいは金属酸化膜などが用いら
れる。上部電極13の表面上は、層間絶縁膜16によって覆
われており、その層間絶縁膜16の表面上には所定形状の
配線層18が形成される。
誘電体層12と上部電極（セルプレート）13との積層構造
から構成される。下部電極11は、フィールド酸化膜２に
隣接して形成されたソース・ドレイン領域６に接続され
たベース部分11aと、このベース部分11aの最外周に沿っ
て鉛直方向に延びて形成された立壁部分11bの２つの部
分とからなる。なお、このベース部分11aと立壁部分11b
は不純物が導入された多結晶シリコン層により一体的に
形成される。下部電極11の表面上には誘電体層12が形成
されている。特に、誘電体層12は下部電極11の立壁部分
11bの内側面および外側面の両面を覆うように形成され
ている。したがって、この下部電極11の立壁部分11bは
内外側面の両方とも容量部分を構成することとなり微細
化された場合に一定容量を確保するのに有効である。誘
電体層12としては、たとえば酸化膜，窒化膜あるいは酸
化膜と窒化膜の複合膜あるいは金属酸化膜などが用いら
れる。上部電極13の表面上は、層間絶縁膜16によって覆
われており、その層間絶縁膜16の表面上には所定形状の
配線層18が形成される。
トランスファゲートトランジスタ３の一方側のソース
・ドレイン領域６には、ビット線15が接続されている。
ビット線15はキャパシタ10の下部電極11の立壁部分11b
やベース部分11aの主要部よりも低い位置に形成されて
いる。また、トランスファゲートトランジスタ３のソー
ス・ドレイン領域６の一方側はビット線15とコンタクト
される領域においてビット線15の下部領域にまで延在し
ている。そして、この延在したソース・ドレイン領域６
とビット線15の接合によりビット線15とのコンタクトが
形成されている。
・ドレイン領域６には、ビット線15が接続されている。
ビット線15はキャパシタ10の下部電極11の立壁部分11b
やベース部分11aの主要部よりも低い位置に形成されて
いる。また、トランスファゲートトランジスタ３のソー
ス・ドレイン領域６の一方側はビット線15とコンタクト
される領域においてビット線15の下部領域にまで延在し
ている。そして、この延在したソース・ドレイン領域６
とビット線15の接合によりビット線15とのコンタクトが
形成されている。
この一方、周辺回路部102には、同じ導電型の２つのM
OSトランジスタが形成されている。すなわち、Ｐ型シリ
コン基板１上にソース・ドレイン領域26がMOSトランジ
スタに対応した数だけ形成されており、そのMOSトラン
ジスタはフィールド酸化膜22によって分離されている。
ソース・ドレイン領域26には、導電層31aおよび35が接
続されるように形成されている。そして、その導電層31
a,35上にはコンタクト層36を介して配線層38が形成され
ている。一対のソース・ドレイン領域26の間にはゲート
絶縁膜25を介してゲート電極24cおよび24dが形成されて
いる。ゲート電極24cおよび24d上には絶縁膜14がそれぞ
れ形成されている。
OSトランジスタが形成されている。すなわち、Ｐ型シリ
コン基板１上にソース・ドレイン領域26がMOSトランジ
スタに対応した数だけ形成されており、そのMOSトラン
ジスタはフィールド酸化膜22によって分離されている。
ソース・ドレイン領域26には、導電層31aおよび35が接
続されるように形成されている。そして、その導電層31
a,35上にはコンタクト層36を介して配線層38が形成され
ている。一対のソース・ドレイン領域26の間にはゲート
絶縁膜25を介してゲート電極24cおよび24dが形成されて
いる。ゲート電極24cおよび24d上には絶縁膜14がそれぞ
れ形成されている。
メモリセルアレイ部101と周辺回路部102との境界領域
には２重周壁部20が形成されている。すなわち、Ｐ型シ
リコン基板１上のフィールド酸化膜２上には、メモリセ
ルアレイ部101のキャパシタ10の下部電極11を構成する
ベース部分11aを介して、Ｐ型シリコン基板１に対して
鉛直方向に延びた立壁である周壁20aおよび20b（以下、
単に「周壁20a,20b」という。）が形成されている。こ
の２重周壁部20は、第１図に示したように、メモリセル
アレイ部101が形成される領域を包囲する形で形成され
ており、そのベースとなるベース部分11aを所定電位に
調整することによりメモリセルアレイ部101の周囲の電
位を固定することができる。
には２重周壁部20が形成されている。すなわち、Ｐ型シ
リコン基板１上のフィールド酸化膜２上には、メモリセ
ルアレイ部101のキャパシタ10の下部電極11を構成する
ベース部分11aを介して、Ｐ型シリコン基板１に対して
鉛直方向に延びた立壁である周壁20aおよび20b（以下、
単に「周壁20a,20b」という。）が形成されている。こ
の２重周壁部20は、第１図に示したように、メモリセル
アレイ部101が形成される領域を包囲する形で形成され
ており、そのベースとなるベース部分11aを所定電位に
調整することによりメモリセルアレイ部101の周囲の電
位を固定することができる。
第3A図ないし第3H図は第２図に示したDRAMの製造プロ
セスを説明するための断面構造図である。第４図は第3F
図に示したDRAMの製造プロセス時の平面図である。第3A
図ないし第４図を参照して、以下に製造プロセスについ
て説明する。まず、Ｐ型シリコン基板１上にフィールド
酸化膜２および22を形成する。そして、メモリセルアレ
イ部のトランスファゲートトランジスタ３を構成するソ
ース・ドレイン領域６とゲート電極4b,4cが形成され周
辺回路部の２つのMOSトランジスタを構成するソース・
ドレイン領域26とゲート電極24c,24dが形成される。メ
モリセルアレイ部のソース・ドレイン領域６にビット線
15が形成され、同時に周辺回路部のソース・ドレイン領
域26上に導電層31a,31bが形成される。ビット線15およ
び導電層31a,31b上に絶縁膜21および絶縁膜33a,33bがそ
れぞれ形成される。すなわち、全面に不純物が導入され
た多結晶シリコン層110aが堆積され、周辺回路部ではパ
ターニングされて導電層35が形成される。次に、第3B図
に示すように、全面に酸化膜45が形成される。第3C図に
示すように酸化膜45上にレジスト46を形成する。レジス
ト46が形成された領域のうちメモリセルアレイ部のみを
パターニングして異方性のドライエッチングを行なう。
第3D図に示すように、レジスト46を除去した後、多結晶
シリコン110bを全面に形成する。次に第3E図に示すよう
に、多結晶シリコン層110b上の全面にエッチバック膜47
を形成する。エッチバック膜47をエッチバックしてメモ
リセルアレイ部に形成された多結晶シリコン層110bの上
端面を露出させる。なお、このエッチバック膜47には、
酸化膜やレジストが用いられる。第3F図に示すように、
全面にレジスト48を形成して２重周壁部20の周壁20a,20
bに挟まれた領域上にレジスト48の段差部分が生じるよ
うに形成する。そして、メモリセルアレイ部の露出され
た多結晶シリコン層110bの上端面をエッチングにより選
択的に除去する。ここで、第3F図に示す工程は、第４図
の平面図に示されるように、メモリセルアレイ部101と
周辺回路部102との境界領域に形成された２重周壁部20
の中央線部から外側がレジスト48に覆われた状態となっ
ている。第４図に示したＸ−Ｘ線での断面図が第3F図に
相当するものである。本実施例では、このような製造プ
ロセスを採ることによって、周辺回路部102上に形成さ
れた多結晶シリコン110bを残余させた状態で、メモリセ
ルアレイ部101の多結晶シリコン層110bの上端面を除去
することができる。すなわち、２重周壁部20の周壁20a,
20bを設けることにより、その周壁20a,20bに挟まれた領
域上にレジスト48の段差部分を形成することができ、こ
の結果、従来提案されている周辺回路部102のレジスト
の膜厚を厚くするという方法では解決することができな
かったメモリセルアレイ部101と周辺回路部102との境界
領域で酸化膜45が削られるという問題点が解決される。
したがって、従来有効に防止することができなかったメ
モリセルアレイ部101と周辺回路部102との境界領域での
発生する段差を有効に防止することができる。これによ
り、半導体装置が集積化されて微細化された場合にキャ
パシタ容量を確保するために円筒型のスタックトタイプ
キャパシタを用いた場合にも、メモリセルアレイ部101
と周辺回路部102との境界領域に発生する段差を有効に
防止することができ、集積化に適した半導体記憶装置を
提供することができる。次に第3G図に示すように、酸化
膜45および47を除去し、多結晶シリコン層110a（第3F図
参照）がセルフアラインでパターンニングされてベース
部分11aが形成される。その後、レジスト48を除去す
る。次に、第3H図に示すように、誘電体膜12を全面に形
成した後多結晶シリコン層13を堆積する。この後、パタ
ーニングしてメモリセルアレイ部のみに上部電極13およ
び誘電体膜12が残るように他の部分を除去する。このよ
うにして２重周壁部20を構成する周壁20aおよび20bが形
成される。また、多結晶シリコン層からなるベース部分
11a,立壁部分11bおよび誘電体膜12ならびに多結晶シリ
コン層からなる上部電極13によりキャパシタ10が構成さ
れる。最後に、全面に層間絶縁膜16を堆積して周辺回路
部のコンタクト層36を形成した後配線層18および38をそ
れぞれ対応する部分に形成する。このようにして第２図
に示したDRAM100が形成される。
セスを説明するための断面構造図である。第４図は第3F
図に示したDRAMの製造プロセス時の平面図である。第3A
図ないし第４図を参照して、以下に製造プロセスについ
て説明する。まず、Ｐ型シリコン基板１上にフィールド
酸化膜２および22を形成する。そして、メモリセルアレ
イ部のトランスファゲートトランジスタ３を構成するソ
ース・ドレイン領域６とゲート電極4b,4cが形成され周
辺回路部の２つのMOSトランジスタを構成するソース・
ドレイン領域26とゲート電極24c,24dが形成される。メ
モリセルアレイ部のソース・ドレイン領域６にビット線
15が形成され、同時に周辺回路部のソース・ドレイン領
域26上に導電層31a,31bが形成される。ビット線15およ
び導電層31a,31b上に絶縁膜21および絶縁膜33a,33bがそ
れぞれ形成される。すなわち、全面に不純物が導入され
た多結晶シリコン層110aが堆積され、周辺回路部ではパ
ターニングされて導電層35が形成される。次に、第3B図
に示すように、全面に酸化膜45が形成される。第3C図に
示すように酸化膜45上にレジスト46を形成する。レジス
ト46が形成された領域のうちメモリセルアレイ部のみを
パターニングして異方性のドライエッチングを行なう。
第3D図に示すように、レジスト46を除去した後、多結晶
シリコン110bを全面に形成する。次に第3E図に示すよう
に、多結晶シリコン層110b上の全面にエッチバック膜47
を形成する。エッチバック膜47をエッチバックしてメモ
リセルアレイ部に形成された多結晶シリコン層110bの上
端面を露出させる。なお、このエッチバック膜47には、
酸化膜やレジストが用いられる。第3F図に示すように、
全面にレジスト48を形成して２重周壁部20の周壁20a,20
bに挟まれた領域上にレジスト48の段差部分が生じるよ
うに形成する。そして、メモリセルアレイ部の露出され
た多結晶シリコン層110bの上端面をエッチングにより選
択的に除去する。ここで、第3F図に示す工程は、第４図
の平面図に示されるように、メモリセルアレイ部101と
周辺回路部102との境界領域に形成された２重周壁部20
の中央線部から外側がレジスト48に覆われた状態となっ
ている。第４図に示したＸ−Ｘ線での断面図が第3F図に
相当するものである。本実施例では、このような製造プ
ロセスを採ることによって、周辺回路部102上に形成さ
れた多結晶シリコン110bを残余させた状態で、メモリセ
ルアレイ部101の多結晶シリコン層110bの上端面を除去
することができる。すなわち、２重周壁部20の周壁20a,
20bを設けることにより、その周壁20a,20bに挟まれた領
域上にレジスト48の段差部分を形成することができ、こ
の結果、従来提案されている周辺回路部102のレジスト
の膜厚を厚くするという方法では解決することができな
かったメモリセルアレイ部101と周辺回路部102との境界
領域で酸化膜45が削られるという問題点が解決される。
したがって、従来有効に防止することができなかったメ
モリセルアレイ部101と周辺回路部102との境界領域での
発生する段差を有効に防止することができる。これによ
り、半導体装置が集積化されて微細化された場合にキャ
パシタ容量を確保するために円筒型のスタックトタイプ
キャパシタを用いた場合にも、メモリセルアレイ部101
と周辺回路部102との境界領域に発生する段差を有効に
防止することができ、集積化に適した半導体記憶装置を
提供することができる。次に第3G図に示すように、酸化
膜45および47を除去し、多結晶シリコン層110a（第3F図
参照）がセルフアラインでパターンニングされてベース
部分11aが形成される。その後、レジスト48を除去す
る。次に、第3H図に示すように、誘電体膜12を全面に形
成した後多結晶シリコン層13を堆積する。この後、パタ
ーニングしてメモリセルアレイ部のみに上部電極13およ
び誘電体膜12が残るように他の部分を除去する。このよ
うにして２重周壁部20を構成する周壁20aおよび20bが形
成される。また、多結晶シリコン層からなるベース部分
11a,立壁部分11bおよび誘電体膜12ならびに多結晶シリ
コン層からなる上部電極13によりキャパシタ10が構成さ
れる。最後に、全面に層間絶縁膜16を堆積して周辺回路
部のコンタクト層36を形成した後配線層18および38をそ
れぞれ対応する部分に形成する。このようにして第２図
に示したDRAM100が形成される。
第５図は本発明の他の実施例を示したDRAMの断面図構
造図である。第５図を参照して、第２図に示した本発明
の一実施例によるDRAMと相違する点は、Ｐ型シリコン基
板１上に形成されたフィールド酸化膜2aと2bとの間に不
純物拡散層40が形成され、これに接続されるようにベー
ス部分11aが形成され、ベース部分11a上に２重周壁部20
を構成する周壁20a,20bが形成されていることである。
このように構成することによって、不純物拡散層40の電
位を調整することにより２重周壁部20の電位を固定する
ことができ、この結果、メモリセルアレイ部101と周辺
回路部102との境界領域の電位を固定することができ
る。
造図である。第５図を参照して、第２図に示した本発明
の一実施例によるDRAMと相違する点は、Ｐ型シリコン基
板１上に形成されたフィールド酸化膜2aと2bとの間に不
純物拡散層40が形成され、これに接続されるようにベー
ス部分11aが形成され、ベース部分11a上に２重周壁部20
を構成する周壁20a,20bが形成されていることである。
このように構成することによって、不純物拡散層40の電
位を調整することにより２重周壁部20の電位を固定する
ことができ、この結果、メモリセルアレイ部101と周辺
回路部102との境界領域の電位を固定することができ
る。
［発明の効果］ 請求項１に記載の半導体記憶装置によれば、周辺回路
領域を覆う第１の層間絶縁膜を形成し、メモリセルアレ
イ領域および周辺回路領域を覆う第２の層間絶縁膜を形
成し、メモリセルアレイ領域と周辺回路領域との間の境
界領域に立壁である周壁を形成することによって、第１
の層間絶縁膜と立壁とによって、メモリセルアレイ領域
と周辺回路領域とに素子を形成する際にメモリセルアレ
イ領域および周辺回路領域上に形成される素子の高さが
平坦化されるので、高集積化された場合でもメモリセル
アレイ領域と周辺回路領域との境界領域での段差の発生
を有効に防止することができる。
領域を覆う第１の層間絶縁膜を形成し、メモリセルアレ
イ領域および周辺回路領域を覆う第２の層間絶縁膜を形
成し、メモリセルアレイ領域と周辺回路領域との間の境
界領域に立壁である周壁を形成することによって、第１
の層間絶縁膜と立壁とによって、メモリセルアレイ領域
と周辺回路領域とに素子を形成する際にメモリセルアレ
イ領域および周辺回路領域上に形成される素子の高さが
平坦化されるので、高集積化された場合でもメモリセル
アレイ領域と周辺回路領域との境界領域での段差の発生
を有効に防止することができる。
請求項２〜５に係る半導体記憶装置によれば、周辺回
路領域を覆う第１の層間絶縁膜を形成し、メモリセルア
レイ領域と周辺回路領域とを覆う第２の層間絶縁膜を形
成し、半導体基板におけるメモリセルアレイ領域と周辺
回路領域との間の境界領域に垂直方向に延在し対向配置
された１対の立壁である周壁を形成することによって、
その立壁と第１の層間絶縁膜とにより、メモリセルアレ
イ領域と周辺回路領域とに素子を形成する際にメモリセ
ルアレイ領域および周辺回路領域上に形成される素子の
高さが平坦化されるので、高集積化された場合にメモリ
セルアレイ領域にのみ高さの高い素子が形成される場合
でもメモリセルアレイ領域と周辺回路領域との境界領域
での段差の発生を有効に防止することができる。
路領域を覆う第１の層間絶縁膜を形成し、メモリセルア
レイ領域と周辺回路領域とを覆う第２の層間絶縁膜を形
成し、半導体基板におけるメモリセルアレイ領域と周辺
回路領域との間の境界領域に垂直方向に延在し対向配置
された１対の立壁である周壁を形成することによって、
その立壁と第１の層間絶縁膜とにより、メモリセルアレ
イ領域と周辺回路領域とに素子を形成する際にメモリセ
ルアレイ領域および周辺回路領域上に形成される素子の
高さが平坦化されるので、高集積化された場合にメモリ
セルアレイ領域にのみ高さの高い素子が形成される場合
でもメモリセルアレイ領域と周辺回路領域との境界領域
での段差の発生を有効に防止することができる。
請求項６に係る半導体記憶装置では、周辺回路領域を
覆う第１の層間絶縁膜の半導体基板の主表面からの高さ
を、キャパシタの一方の電極の側壁部の上端面の半導体
基板の主表面からの高さとほぼ同じ高さにすることによ
って、第１の層間絶縁膜の上層に形成する第２の層間絶
縁膜がより平坦化される立壁型キャパシタを実現するこ
とができる。
覆う第１の層間絶縁膜の半導体基板の主表面からの高さ
を、キャパシタの一方の電極の側壁部の上端面の半導体
基板の主表面からの高さとほぼ同じ高さにすることによ
って、第１の層間絶縁膜の上層に形成する第２の層間絶
縁膜がより平坦化される立壁型キャパシタを実現するこ
とができる。
請求項７に係る半導体記憶装置では、請求項１〜６の
いずれかに記載の半導体記憶装置の構成に加えて、さら
に、第２の層間絶縁膜のメモリセルアレイ領域における
半導体基板の主表面からの高さと、第２の層間絶縁膜の
周辺回路領域における半導体基板の主表面からの高さと
ほぼ等しくすることによって、第１の層間絶縁膜の上層
に形成する第２の層間絶縁膜が平坦化された立壁型キャ
パシタを実現することができる。
いずれかに記載の半導体記憶装置の構成に加えて、さら
に、第２の層間絶縁膜のメモリセルアレイ領域における
半導体基板の主表面からの高さと、第２の層間絶縁膜の
周辺回路領域における半導体基板の主表面からの高さと
ほぼ等しくすることによって、第１の層間絶縁膜の上層
に形成する第２の層間絶縁膜が平坦化された立壁型キャ
パシタを実現することができる。
請求項８に係る半導体記憶装置の製造方法によれば、
メモリセルアレイ領域上の凸状の第１の絶縁膜と周辺回
路領域上の第２の絶縁膜を介して第１の絶縁膜の凸状部
上面と第２の絶縁膜の上面とにおいてほぼ同一平面にな
るように導電層を形成し、メモリセルアレイ領域と周辺
回路領域との境界領域に沿って延びるとともに導電層の
凸状部上面とほぼ同じ高さを有しかつ所定の間隔を隔て
て半導体基板の主表面からの鉛直方向に延びる１対の立
壁である周壁を形成し、メモリセルアレイ領域および周
辺回路領域上の全面に１対の立壁に挟まれた領域上に段
差部を有しかつ周辺回路領域上に形成される部分がメモ
リセルアレイ領域上に形成される部分より高くなるとと
もに導電層の凸状部上面を露出させるようにマスク膜を
形成し、そのマスク膜をマスクとして導電層を残余させ
た状態で導電層の凸状部上面を除去することによって、
導電層下に形成された第２の絶縁膜が導電層の凸状部上
面を除去する際に削られることがないので、半導体装置
が高集積化された場合にも、メモリセルアレイ領域と周
辺回路領域との境界領域での段差の発生を有効に防止し
得る半導体記憶装置を容易に製造することができる。
メモリセルアレイ領域上の凸状の第１の絶縁膜と周辺回
路領域上の第２の絶縁膜を介して第１の絶縁膜の凸状部
上面と第２の絶縁膜の上面とにおいてほぼ同一平面にな
るように導電層を形成し、メモリセルアレイ領域と周辺
回路領域との境界領域に沿って延びるとともに導電層の
凸状部上面とほぼ同じ高さを有しかつ所定の間隔を隔て
て半導体基板の主表面からの鉛直方向に延びる１対の立
壁である周壁を形成し、メモリセルアレイ領域および周
辺回路領域上の全面に１対の立壁に挟まれた領域上に段
差部を有しかつ周辺回路領域上に形成される部分がメモ
リセルアレイ領域上に形成される部分より高くなるとと
もに導電層の凸状部上面を露出させるようにマスク膜を
形成し、そのマスク膜をマスクとして導電層を残余させ
た状態で導電層の凸状部上面を除去することによって、
導電層下に形成された第２の絶縁膜が導電層の凸状部上
面を除去する際に削られることがないので、半導体装置
が高集積化された場合にも、メモリセルアレイ領域と周
辺回路領域との境界領域での段差の発生を有効に防止し
得る半導体記憶装置を容易に製造することができる。
請求項９に係る半導体記憶装置の製造方法によれば、
キャパシタ形成時に堆積される絶縁膜を残して第１の層
間絶縁膜を形成することによって第２の層間絶縁膜のメ
モリセルアレイ領域における半導体基板の主表面からの
高さと周辺回路領域における半導体基板の主表面からの
高さをほぼ等しくすることによって、新たな工程を追加
することなく形成できる第１の層間絶縁膜によりその上
層に形成される第２の層間絶縁膜が平坦化される、立壁
型キャパシタの製造方法を実現することができる。
キャパシタ形成時に堆積される絶縁膜を残して第１の層
間絶縁膜を形成することによって第２の層間絶縁膜のメ
モリセルアレイ領域における半導体基板の主表面からの
高さと周辺回路領域における半導体基板の主表面からの
高さをほぼ等しくすることによって、新たな工程を追加
することなく形成できる第１の層間絶縁膜によりその上
層に形成される第２の層間絶縁膜が平坦化される、立壁
型キャパシタの製造方法を実現することができる。
第１図は本発明の一実施例を示したDRAMの構成を示した
平面図、第２図は第１図に示したDRAMの断面構造図、第
3A図ないし第3H図は第２図に示したDRAMの製造プロセス
を説明するための断面構造図、第４図は第3F図に示した
DRAMの製造プロセス時の平面図、第５図は本発明の他の
実施例を示したDRAMの断面構造図、第６図は従来の一般
的なDRAMの構成を示したブロック図、第７図は従来のDR
AMの断面構造図である。 図において、１はＰ型シリコン基板、３はトランスファ
ゲートトランジスタ、10はキャパシタ、11は下部電極、
11aはベース部分、11bは立壁部分、12は誘電体層、13は
上部電極、20は２重周壁部、20aは周壁、20bは周壁、40
は不純物拡散層、45は酸化膜、46はレジスト、47はエッ
チバック膜、100はDRAM、101はメモリセルアレイ部、10
2は周辺回路部である。 なお、各図中、同一符号は同一、または相当部分を示
す。
平面図、第２図は第１図に示したDRAMの断面構造図、第
3A図ないし第3H図は第２図に示したDRAMの製造プロセス
を説明するための断面構造図、第４図は第3F図に示した
DRAMの製造プロセス時の平面図、第５図は本発明の他の
実施例を示したDRAMの断面構造図、第６図は従来の一般
的なDRAMの構成を示したブロック図、第７図は従来のDR
AMの断面構造図である。 図において、１はＰ型シリコン基板、３はトランスファ
ゲートトランジスタ、10はキャパシタ、11は下部電極、
11aはベース部分、11bは立壁部分、12は誘電体層、13は
上部電極、20は２重周壁部、20aは周壁、20bは周壁、40
は不純物拡散層、45は酸化膜、46はレジスト、47はエッ
チバック膜、100はDRAM、101はメモリセルアレイ部、10
2は周辺回路部である。 なお、各図中、同一符号は同一、または相当部分を示
す。
フロントページの続き (72)発明者 蜂須賀 敦司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 奥平 智仁 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平３−120864（ＪＰ，Ａ) 特開 平２−76257（ＪＰ，Ａ)
Claims (9)
- 【請求項１】少なくとも１つのメモリセルアレイ領域と
周辺回路領域とが半導体基板上に隣接して形成される半
導体記憶装置であって、 前記周辺回路領域を覆う第１の層間絶縁膜と、 前記メモリセルアレイ領域と前記周辺回路領域とを覆う
第２の層間絶縁膜とを備え、 前記メモリセルアレイ領域と前記周辺回路領域との間の
境界領域には、立壁が形成されていることを特徴とす
る、半導体記憶装置。 - 【請求項２】少なくとも１つのメモリセルアレイ領域と
周辺回路領域とが半導体基板上に隣接して形成される半
導体記憶装置であって、 前記半導体基板の前記メモリセルアレイ領域に形成さ
れ、前記半導体基板の表面に形成された１対の不純物領
域およびゲート電極を有するトランジスタと、前記トラ
ンジスタの一方の不純物領域に接続されるとともに前記
半導体基板の主表面に対して垂直方向に延びた側壁部を
有する一方の電極および前記一方の電極に誘電膜を介し
て対向配置された他方の電極を有するキャパシタとを備
えた複数のメモリセルと、 前記半導体基板の周辺回路領域に形成され、前記半導体
基板の表面に形成された１対の不純物領域とゲート電極
とを有する複数の周辺回路用トランジスタと、 前記周辺回路領域を覆う第１の層間絶縁膜と、 前記メモリセルアレイ領域と前記周辺回路領域とを覆う
第２の層間絶縁膜と、 前記半導体基板におけるメモリセルアレイ領域と周辺回
路領域との間の境界領域に形成され、前記半導体基板の
主表面に対して垂直方向に延在し、対向配置された１対
の立壁とを備えた、半導体記憶装置。 - 【請求項３】前記立壁の少なくとも一方の上端面が、前
記キャパシタの一方の電極の側壁部の上端面とほぼ同一
平面上に位置することを特徴とする、請求項２に記載の
半導体記憶装置。 - 【請求項４】前記立壁は導電体である、請求項３に記載
の半導体記憶装置。 - 【請求項５】前記立壁が、不純物拡散層と接続されてい
ることを特徴とする、請求項１〜請求項４のいずれかに
記載の半導体記憶装置。 - 【請求項６】半導体基板上に隣接して形成された、少な
くとも１つのメモリセルアレイ領域および周辺回路領域
と、 前記半導体基板の前記メモリセルアレイ領域に形成さ
れ、前記半導体基板の表面に形成された１対の不純物領
域およびゲート電極を有するトランジスタと、前記トラ
ンジスタの一方の不純物領域に接続されるとともに前記
半導体基板の主表面に対して垂直方向に延びた側壁部を
有する一方の電極および前記一方の電極に誘電膜を介し
て対向配置された他方の電極を有するキャパシタとを備
えた複数のメモリセルと、 前記周辺回路領域を覆う第１の層間絶縁膜と、 前記メモリセルアレイ領域と前記周辺回路領域とを覆う
第２の層間絶縁膜とを備えた半導体記憶装置であって、 前記第１の層間絶縁膜は、前記キャパシタの一方の電極
の側壁部の上端面と、前記半導体基板の主表面からほぼ
同じ高さであることを特徴とする、半導体記憶装置。 - 【請求項７】前記第２の層間絶縁膜の、前記メモリセル
アレイ領域における前記半導体基板の表面からの高さ
と、前記周辺回路領域における前記半導体基板の主表面
からの高さとがほぼ等しいことを特徴とする、請求項１
〜請求項６のいずれかに記載の半導体記憶装置。 - 【請求項８】少なくとも１つのメモリセルアレイ領域と
周辺回路領域とが半導体基板上に隣接して形成された半
導体記憶装置の製造方法であって、 前記メモリセルアレイ領域上の凸状の第１の絶縁膜と、
前記周辺回路領域上の第２の絶縁膜を介して、前記第１
の絶縁膜の前記凸状部上面と前記第２の絶縁膜の上面と
において、ほぼ同一平面になるように導電層を形成し、
前記メモリセルアレイ領域と前記周辺回路領域との境界
領域に沿って延びるとともに前記導電層の前記凸状部上
面とほぼ同じ高さを有し、かつ、所定の間隔を隔てて前
記半導体基板の主表面から鉛直方向に延びる１対の立壁
を形成する工程と、 前記メモリセルアレイ領域および前記周辺回路領域上の
全面に、前記１対の立壁に挟まれた領域上に段差部を有
し、かつ、前記周辺回路領域上に形成される部分が前記
メモリセルアレイ領域上に形成される部分より高くなる
とともに、前記導電層の前記凸状部上面を露出させるよ
うにマスク膜を形成する工程と、 前記マスク膜をマスクとして前記周辺回路領域上の導電
層を残余させた状態で前記導電層の前記凸状部上面を除
去する工程とを備えた、半導体記憶装置の製造方法。 - 【請求項９】半導体基板上に隣接して形成された、少な
くとも１つのメモリセルアレイ領域および周辺回路領域
と、 前記半導体基板の前記メモリセルアレイ領域に形成さ
れ、前記半導体基板の表面に形成された１対の不純物領
域およびゲート電極を有するトランジスタと、前記トラ
ンジスタの一方の不純物領域に接続されるとともに前記
半導体基板の主表面に対して垂直方向に延びた側壁部を
有する一方の電極および前記一方の電極に誘電膜を介し
て対向配置された他方の電極を有するキャパシタとを備
えた複数のメモリセルと、 前記周辺回路領域を覆う第１の層間絶縁膜と、 前記メモリセルアレイ領域と前記周辺回路領域とを覆う
第２の層間絶縁膜とを備えた半導体記憶装置の製造方法
であって、 前記キャパシタ形成時に堆積される絶縁膜を残して前記
第１の層間絶縁膜を形成することによって、前記第２の
層間絶縁膜の、前記メモリセルアレイ領域における前記
半導体基板の主表面からの高さと、前記周辺回路領域に
おける前記半導体基板の主表面からの高さとをほぼ等し
くすることを特徴とする、半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113633A JP2519569B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体記憶装置およびその製造方法 |
| KR1019910003428A KR940005888B1 (ko) | 1990-04-27 | 1991-03-02 | 반도체기억장치 및 그 제조방법 |
| US07/678,872 US5218219A (en) | 1990-04-27 | 1991-04-04 | Semiconductor memory device having a peripheral wall at the boundary region of a memory cell array region and a peripheral circuit region |
| DE4113233A DE4113233C2 (de) | 1990-04-27 | 1991-04-23 | Halbleiterspeichereinrichtung und Verfahren zu deren Herstellung |
| US08/017,901 US5364811A (en) | 1990-04-27 | 1993-02-16 | Method of manufacturing a semiconductor memory device with multiple device forming regions |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113633A JP2519569B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410651A JPH0410651A (ja) | 1992-01-14 |
| JP2519569B2 true JP2519569B2 (ja) | 1996-07-31 |
Family
ID=14617183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113633A Expired - Fee Related JP2519569B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5218219A (ja) |
| JP (1) | JP2519569B2 (ja) |
| KR (1) | KR940005888B1 (ja) |
| DE (1) | DE4113233C2 (ja) |
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