JP3079637B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
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Description
【0001】
【産業上の利用分野】本発明は、DRAMと称されてい
る半導体メモリの製造方法に関するものである。
る半導体メモリの製造方法に関するものである。
【0002】
【従来の技術】DRAMでは、トランジスタの他にキャ
パシタを用いてメモリセルが構成されているので、ビッ
ト線の下地の段差が大きい。このため、この段差を緩和
するために、BPSG膜等の低融点絶縁膜をフローさせ
て平坦化を行っている。
パシタを用いてメモリセルが構成されているので、ビッ
ト線の下地の段差が大きい。このため、この段差を緩和
するために、BPSG膜等の低融点絶縁膜をフローさせ
て平坦化を行っている。
【0003】ところが、DRAMでも周辺回路部では、
メモリセル部よりも元々段差が小さい。このため、平坦
化のためのBPSG膜を周辺回路部にも残しておくと、
Al配線のコンタクト孔等の段差が却って大きくなり、
Al配線の段差被覆性等が低下する。
メモリセル部よりも元々段差が小さい。このため、平坦
化のためのBPSG膜を周辺回路部にも残しておくと、
Al配線のコンタクト孔等の段差が却って大きくなり、
Al配線の段差被覆性等が低下する。
【0004】そこで、BPSG膜の下層に減圧CVD法
によってSiN膜を形成しておき、このSiN膜をスト
ッパにして、周辺回路部のBPSG膜のみをウェットエ
ッチングによって除去することが考えられている。
によってSiN膜を形成しておき、このSiN膜をスト
ッパにして、周辺回路部のBPSG膜のみをウェットエ
ッチングによって除去することが考えられている。
【0005】
【発明が解決しようとする課題】ところが、減圧CVD
法によって形成したSiN膜は膜質が緻密で水素の透過
を素子する能力を有しており、しかもこのSiN膜は周
辺回路部のみならずメモリセル部の全面をも覆ってい
る。
法によって形成したSiN膜は膜質が緻密で水素の透過
を素子する能力を有しており、しかもこのSiN膜は周
辺回路部のみならずメモリセル部の全面をも覆ってい
る。
【0006】一方、Si−SiO2 界面領域における界
面凖位等の発生・再結合中心を補償するためにH2 シン
タが一般に行われているが、このH2 シンタは通常はA
l膜の蒸着前つまり上記SiN膜にコンタクト孔を開孔
する前に行われる。
面凖位等の発生・再結合中心を補償するためにH2 シン
タが一般に行われているが、このH2 シンタは通常はA
l膜の蒸着前つまり上記SiN膜にコンタクト孔を開孔
する前に行われる。
【0007】このため、H2 シンタが十分には行われ
ず、発生・再結合中心に起因するリーク電流が発生す
る。従って、従来の方法で製造したDRAMでは、アク
セス用のトランジスタにリーク電流が流れ、必ずしも十
分なデータ保持特性を得ることができなかった。
ず、発生・再結合中心に起因するリーク電流が発生す
る。従って、従来の方法で製造したDRAMでは、アク
セス用のトランジスタにリーク電流が流れ、必ずしも十
分なデータ保持特性を得ることができなかった。
【0008】
【課題を解決するための手段】本発明による半導体メモ
リの製造方法は、キャパシタ33のプレート電極とする
ための導電膜25を形成し、前記導電膜25をメモリセ
ル部13においてのみ前記プレート電極のパターンに加
工し、低融点絶縁膜27で前記導電膜25上を平坦化
し、周辺回路部17における前記低融点絶縁膜27と前
記導電膜25とを除去する。
リの製造方法は、キャパシタ33のプレート電極とする
ための導電膜25を形成し、前記導電膜25をメモリセ
ル部13においてのみ前記プレート電極のパターンに加
工し、低融点絶縁膜27で前記導電膜25上を平坦化
し、周辺回路部17における前記低融点絶縁膜27と前
記導電膜25とを除去する。
【0009】
【作用】本発明による半導体メモリの製造方法では、平
坦化のための低融点絶縁膜27を周辺回路部17におい
てのみ除去することによって、メモリセル部13を平坦
化し且つ周辺回路部17の段差を緩和している。
坦化のための低融点絶縁膜27を周辺回路部17におい
てのみ除去することによって、メモリセル部13を平坦
化し且つ周辺回路部17の段差を緩和している。
【0010】そして、周辺回路部17における低融点絶
縁膜27を除去する時点ではその下層に導電膜25を残
しているので、低融点絶縁膜27の除去に際して導電膜
25をストッパにすることができる。このため、減圧C
VD法によって形成するシリコン窒化膜等をストッパと
して使用する必要がなく、発生・再結合中心を補償する
ための水素化処理を十分に行うことができる。
縁膜27を除去する時点ではその下層に導電膜25を残
しているので、低融点絶縁膜27の除去に際して導電膜
25をストッパにすることができる。このため、減圧C
VD法によって形成するシリコン窒化膜等をストッパと
して使用する必要がなく、発生・再結合中心を補償する
ための水素化処理を十分に行うことができる。
【0011】しかも、周辺回路部17に残しておいた導
電膜25も低融点絶縁膜27の除去と同時に除去してい
るので、周辺回路部17における導電膜25を除去する
ために追加的なリソグラフィ工程を実行する必要がな
い。
電膜25も低融点絶縁膜27の除去と同時に除去してい
るので、周辺回路部17における導電膜25を除去する
ために追加的なリソグラフィ工程を実行する必要がな
い。
【0012】
【実施例】以下、積み上げキャパシタ型DRAMの製造
に適用した本発明の一実施例を、図1を参照しながら説
明する。
に適用した本発明の一実施例を、図1を参照しながら説
明する。
【0013】本実施例では、図1(a)に示す様に、S
i基板11の素子分離領域にLOCOS法によってSi
O2 膜12をまず形成する。そして、メモリセル部13
にアクセス用のトランジスタ14のゲート電極つまりワ
ード線をポリサイド膜15によって形成し、更に拡散層
16a、16bを形成する。この時、周辺回路部17に
も同時にトランジスタ(図示せず)を形成する。
i基板11の素子分離領域にLOCOS法によってSi
O2 膜12をまず形成する。そして、メモリセル部13
にアクセス用のトランジスタ14のゲート電極つまりワ
ード線をポリサイド膜15によって形成し、更に拡散層
16a、16bを形成する。この時、周辺回路部17に
も同時にトランジスタ(図示せず)を形成する。
【0014】その後、ポリサイド膜15等を層間絶縁膜
21で覆い、拡散層16aに達するコンタクト孔22を
層間絶縁膜21に開孔する。そして、多結晶Si膜23
を堆積させ、この多結晶Si膜23に不純物をドープ
し、更にパターニングを行って、拡散層16aにコンタ
クトする記憶ノードを形成する。
21で覆い、拡散層16aに達するコンタクト孔22を
層間絶縁膜21に開孔する。そして、多結晶Si膜23
を堆積させ、この多結晶Si膜23に不純物をドープ
し、更にパターニングを行って、拡散層16aにコンタ
クトする記憶ノードを形成する。
【0015】その後、多結晶Si膜23上に誘電体膜2
4を形成してキャパシタ絶縁膜とする。そして、プレー
ト電極を形成するための多結晶Si膜25をCVD法で
堆積させ、この多結晶Si膜25に不純物をドープす
る。
4を形成してキャパシタ絶縁膜とする。そして、プレー
ト電極を形成するための多結晶Si膜25をCVD法で
堆積させ、この多結晶Si膜25に不純物をドープす
る。
【0016】その後、レジスト26の塗布及びパターニ
ングを行う。レジスト26のパターニングは、従来の方
法では、メモリセル部13のレジスト26をプレート電
極のパターンに加工すると共に周辺回路部17のレジス
ト26を除去する様に行っていた。しかし、本実施例で
は、周辺回路部17ではその全面にレジスト26を残
す。
ングを行う。レジスト26のパターニングは、従来の方
法では、メモリセル部13のレジスト26をプレート電
極のパターンに加工すると共に周辺回路部17のレジス
ト26を除去する様に行っていた。しかし、本実施例で
は、周辺回路部17ではその全面にレジスト26を残
す。
【0017】次に、図1(b)に示す様に、レジスト2
6をマスクにして、多結晶Si膜25をエッチングす
る。従って、メモリセル部13では多結晶Si膜25に
よってプレート電極が形成されるが、周辺回路部17で
はその全面に多結晶Si膜25が残される。レジスト2
6は、このエッチング後に、灰化によって除去する。
6をマスクにして、多結晶Si膜25をエッチングす
る。従って、メモリセル部13では多結晶Si膜25に
よってプレート電極が形成されるが、周辺回路部17で
はその全面に多結晶Si膜25が残される。レジスト2
6は、このエッチング後に、灰化によって除去する。
【0018】その後、メモリセル部13を平坦化するた
めのBPSG膜27を、CVD法で堆積させ且つフロー
させる。そして更に、SiO2 膜31をCVD法で堆積
させる。但し、SiO2 膜31の代りにPSG膜を用い
てもよい。
めのBPSG膜27を、CVD法で堆積させ且つフロー
させる。そして更に、SiO2 膜31をCVD法で堆積
させる。但し、SiO2 膜31の代りにPSG膜を用い
てもよい。
【0019】その後、レジスト32を塗布し、メモリセ
ル部13のみを覆う様にレジスト32をパターニングす
る。そして、このレジスト32をマスクにし且つ多結晶
Si膜25をストッパにして、周辺回路部17のSiO
2 膜31とBPSG膜27とをウェットエッチングす
る。
ル部13のみを覆う様にレジスト32をパターニングす
る。そして、このレジスト32をマスクにし且つ多結晶
Si膜25をストッパにして、周辺回路部17のSiO
2 膜31とBPSG膜27とをウェットエッチングす
る。
【0020】次に、図1(c)に示す様に、レジスト3
2をマスクにして、周辺回路部17の多結晶Si膜25
をエッチングする。但し、レジスト32を灰化によって
除去した後に、SiO2 膜31及びBPSG膜27をマ
スクにして、多結晶Si膜25をエッチングしてもよ
い。ここまでの工程で、キャパシタ33が完成する。
2をマスクにして、周辺回路部17の多結晶Si膜25
をエッチングする。但し、レジスト32を灰化によって
除去した後に、SiO2 膜31及びBPSG膜27をマ
スクにして、多結晶Si膜25をエッチングしてもよ
い。ここまでの工程で、キャパシタ33が完成する。
【0021】その後、層間絶縁膜34をCVD法で堆積
させ、拡散層16bに達するコンタクト孔35を層間絶
縁膜34等に開孔する。そして、ポリサイド膜36の堆
積及びパターニングによって、拡散層16bにコンタク
トするビット線を形成する。
させ、拡散層16bに達するコンタクト孔35を層間絶
縁膜34等に開孔する。そして、ポリサイド膜36の堆
積及びパターニングによって、拡散層16bにコンタク
トするビット線を形成する。
【0022】次に、図1(d)に示す様に、BPSG膜
37をCVD法で堆積させ且つフローさせる。そして、
Al配線用のコンタクト孔(図示せず)を開孔した後、
スパッタによってAl膜38を形成し且つパターニング
して、積み上げキャパシタ型DRAMを完成させる。
37をCVD法で堆積させ且つフローさせる。そして、
Al配線用のコンタクト孔(図示せず)を開孔した後、
スパッタによってAl膜38を形成し且つパターニング
して、積み上げキャパシタ型DRAMを完成させる。
【0023】以上の様な本実施例は、周辺回路部17の
BPSG膜27をウェットエッチングする際のストッパ
として多結晶Si膜25を利用しており、減圧CVD法
によって形成するSiN膜を使用していない。従って、
発生・再結合中心を補償するためのH2 シンタを十分に
行うことができる。
BPSG膜27をウェットエッチングする際のストッパ
として多結晶Si膜25を利用しており、減圧CVD法
によって形成するSiN膜を使用していない。従って、
発生・再結合中心を補償するためのH2 シンタを十分に
行うことができる。
【0024】
【発明の効果】本発明による半導体メモリの製造方法で
は、周辺回路部における段差を緩和させるに際して追加
的なリソグラフィ工程を実行することなく、発生・再結
合中心を補償するための水素化処理を十分に行うことが
できる。従って、メモリセル部を平坦化し且つ周辺回路
部の段差を緩和しつつ、工程を増加させることなくデー
タ保持特性を向上させることができる。
は、周辺回路部における段差を緩和させるに際して追加
的なリソグラフィ工程を実行することなく、発生・再結
合中心を補償するための水素化処理を十分に行うことが
できる。従って、メモリセル部を平坦化し且つ周辺回路
部の段差を緩和しつつ、工程を増加させることなくデー
タ保持特性を向上させることができる。
【図1】本発明の一実施例を順次に示す側断面図であ
る。
る。
13 メモリセル部 17 周辺回路部 25 多結晶Si膜 27 BPSG膜 33 キャパシタ
Claims (1)
- 【請求項1】メモリセル部と周辺回路部とを有しており
トランジスタとキャパシタとでメモリセルが構成されて
いる半導体メモリの製造方法において、前記キャパシタ
のプレート電極とするための導電膜を形成し、前記導電
膜を前記メモリセル部においてのみ前記プレート電極の
パターンに加工し、低融点絶縁膜で前記導電膜上を平坦
化し、前記周辺回路部における前記低融点絶縁膜と前記
導電膜とを除去する半導体メモリの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03126889A JP3079637B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体メモリの製造方法 |
US07/871,705 US5346843A (en) | 1991-04-30 | 1992-04-21 | Method of manufacturing a semiconductor device having a memory cell and peripheral circuit including forming a first electrode for the capacitor |
KR1019920006650A KR920020719A (ko) | 1991-04-30 | 1992-04-21 | 반도체 메로리의 제조방법 |
DE69211608T DE69211608T2 (de) | 1991-04-30 | 1992-04-28 | Herstellungsmethode für Halbleiterspeicher |
EP92107215A EP0511631B1 (en) | 1991-04-30 | 1992-04-28 | Method of manufacturing semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03126889A JP3079637B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体メモリの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04329668A JPH04329668A (ja) | 1992-11-18 |
JP3079637B2 true JP3079637B2 (ja) | 2000-08-21 |
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ID=14946369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03126889A Expired - Fee Related JP3079637B2 (ja) | 1991-04-30 | 1991-04-30 | 半導体メモリの製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5346843A (ja) |
EP (1) | EP0511631B1 (ja) |
JP (1) | JP3079637B2 (ja) |
KR (1) | KR920020719A (ja) |
DE (1) | DE69211608T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102327744B1 (ko) | 2020-03-31 | 2021-11-17 | 김형중 | 개봉이 편리한 밀봉테이프가 부착된 포장상자 |
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---|---|---|---|---|
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JP2757733B2 (ja) * | 1992-03-25 | 1998-05-25 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP2643870B2 (ja) * | 1994-11-29 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
JP6408372B2 (ja) * | 2014-03-31 | 2018-10-17 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置及びその駆動制御方法、並びに、電子機器 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60153158A (ja) * | 1984-01-23 | 1985-08-12 | Oki Electric Ind Co Ltd | キャパシタ誘電体膜の製造方法 |
JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5043780A (en) * | 1990-01-03 | 1991-08-27 | Micron Technology, Inc. | DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance |
JP2519569B2 (ja) * | 1990-04-27 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
-
1991
- 1991-04-30 JP JP03126889A patent/JP3079637B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-21 KR KR1019920006650A patent/KR920020719A/ko not_active Application Discontinuation
- 1992-04-21 US US07/871,705 patent/US5346843A/en not_active Expired - Fee Related
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