JP2757733B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は 半導体装置の製造方法
に関し、特に半導体記憶装置、ダイナミックランダムメ
モリー（ＤＲＡＭ）の製造方法における平坦化技術に関
するものである。
に関し、特に半導体記憶装置、ダイナミックランダムメ
モリー（ＤＲＡＭ）の製造方法における平坦化技術に関
するものである。
【０００２】
【従来の技術】近年、スタック型ＤＲＡＭは微細化、高
集積化されるにしたがって電荷蓄積量を確保するために
記憶ノードの高さが増加する傾向にある。
集積化されるにしたがって電荷蓄積量を確保するために
記憶ノードの高さが増加する傾向にある。
【０００３】以下図面を参照しながら、上記した従来の
半導体装置、特に半導体記憶装置の製造方法の一例につ
いて説明する。
半導体装置、特に半導体記憶装置の製造方法の一例につ
いて説明する。
【０００４】図１１、図１２及び図１３は従来の半導体
記憶装置の形成技術を示すものである。
記憶装置の形成技術を示すものである。
【０００５】図１１（ａ）に示すように、まずワード線
２４を形成する。次に図１１（ｂ）に示すように、シリ
コン酸化膜２５を堆積した後、ビット線２６を形成し、
さらにシリコン酸化膜２７を堆積する。次に図１１
（ｃ）に示すように、ｐ型シリコン基板２３上に形成し
たスイッチングトランジスタのｎ＋活性領域に達するよ
うにコンタクト窓２８を異方性エッチングにより開口
し、その上に不純物を含む第１多結晶シリコン２９を堆
積し、その上に第１レジストパターン３０を形成する。
次に図１１（ｄ）に示すように、この第１レジストパタ
ーン３０をマスクとして、ＲＩＥを用いて不純物を含む
第１多結晶シリコン２９を異方性エッチングし、記憶ノ
ードパターン３１を形成する。次に図１２（ｅ）に示す
ように、記憶ノードパターン３１の表面にシリコン酸化
膜とシリコン窒化膜からなる誘電体膜３２を形成し、こ
の誘電体膜３２を介して不純物を含む第２多結晶シリコ
ン３３を堆積し、その上に第２レジストパターン３４を
形成する。次に図１２（ｆ）に示すように、この第２レ
ジストパターン３４をマスクとして、不純物を含む第２
多結晶シリコン膜３３をエッチングして、セルプレート
電極パターン３６を形成する。次に図１２（ｇ）に示す
ように、セルプレート電極パターン３６上の全面にＢＰ
ＳＧ膜４０を堆積する。次に図１３（ｈ）に示すよう
に、熱処理を加えＢＰＳＧ膜４０を粘性流動させる。最
後に図１３（ｉ）に示すように、ＢＰＳＧ膜４０の上に
アルミ配線４５を形成する。
２４を形成する。次に図１１（ｂ）に示すように、シリ
コン酸化膜２５を堆積した後、ビット線２６を形成し、
さらにシリコン酸化膜２７を堆積する。次に図１１
（ｃ）に示すように、ｐ型シリコン基板２３上に形成し
たスイッチングトランジスタのｎ＋活性領域に達するよ
うにコンタクト窓２８を異方性エッチングにより開口
し、その上に不純物を含む第１多結晶シリコン２９を堆
積し、その上に第１レジストパターン３０を形成する。
次に図１１（ｄ）に示すように、この第１レジストパタ
ーン３０をマスクとして、ＲＩＥを用いて不純物を含む
第１多結晶シリコン２９を異方性エッチングし、記憶ノ
ードパターン３１を形成する。次に図１２（ｅ）に示す
ように、記憶ノードパターン３１の表面にシリコン酸化
膜とシリコン窒化膜からなる誘電体膜３２を形成し、こ
の誘電体膜３２を介して不純物を含む第２多結晶シリコ
ン３３を堆積し、その上に第２レジストパターン３４を
形成する。次に図１２（ｆ）に示すように、この第２レ
ジストパターン３４をマスクとして、不純物を含む第２
多結晶シリコン膜３３をエッチングして、セルプレート
電極パターン３６を形成する。次に図１２（ｇ）に示す
ように、セルプレート電極パターン３６上の全面にＢＰ
ＳＧ膜４０を堆積する。次に図１３（ｈ）に示すよう
に、熱処理を加えＢＰＳＧ膜４０を粘性流動させる。最
後に図１３（ｉ）に示すように、ＢＰＳＧ膜４０の上に
アルミ配線４５を形成する。
【０００６】以上のように構成された半導体記憶装置の
製造方法について、以下その特徴について説明する。
製造方法について、以下その特徴について説明する。
【０００７】まずスタック型ＤＲＡＭにおいては、電荷
蓄積部を形成するために、記憶ノードパターンからのマ
スクずれを考慮した重ね合わせ寸法でセルプレート電極
パターンが設計される（例えば特許公報 昭和６１ー５
５２５８参照）。この重ね合わせ寸法は、一般に光学縮
小露光装置を使った場合にはマスクずれ寸法０．１５μ
ｍ程度であり、メモリーセルアレイ部分と周辺回路部分
の境界領域叉はワード線用裏打ちコンタクト形成領域に
おけるＢＰＳＧ膜の下地段差は、主に記憶ノードとセル
プレート電極によって生じ、記憶ノードの高さが低けれ
ばＢＰＳＧ膜の粘性流動によってＢＰＳＧ表面の傾斜角
（フロー角４４）が小さくなり、配線歩留まりを低下し
ない程度に十分緩和される。
蓄積部を形成するために、記憶ノードパターンからのマ
スクずれを考慮した重ね合わせ寸法でセルプレート電極
パターンが設計される（例えば特許公報 昭和６１ー５
５２５８参照）。この重ね合わせ寸法は、一般に光学縮
小露光装置を使った場合にはマスクずれ寸法０．１５μ
ｍ程度であり、メモリーセルアレイ部分と周辺回路部分
の境界領域叉はワード線用裏打ちコンタクト形成領域に
おけるＢＰＳＧ膜の下地段差は、主に記憶ノードとセル
プレート電極によって生じ、記憶ノードの高さが低けれ
ばＢＰＳＧ膜の粘性流動によってＢＰＳＧ表面の傾斜角
（フロー角４４）が小さくなり、配線歩留まりを低下し
ない程度に十分緩和される。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、半導体記憶装置が高集積化されるにした
がって、スイッチングトランジスタのショートチャネル
効果を防ぐために、ＢＰＳＧ膜の粘性流動用熱処理を低
温・短時間化しなければならず、それに伴い段差の平滑
化が難しくなる。またさらに高集積化に伴い、電荷蓄積
量を確保するために、記憶ノード用の多結晶シリコンの
膜厚を大きくしなければならず、メモリーセルアレイ部
分と周辺回路部分の境界領域及びメモリーセルワード線
用裏打ちコンタクト形成領域での段差がきびしくなり、
従来条件のＢＰＳＧ膜の粘性流動では十分に段差を平滑
化し緩和することができなくなり、アルミ配線が境界領
域で断線したり、ワード線裏打ちコンタクト形成用の埋
め込み電極（例えばタングステン）のエッチング残りが
生じたりするので、アルミ配線の歩留まりを著しく損な
うという問題点を有していた。
うな構成では、半導体記憶装置が高集積化されるにした
がって、スイッチングトランジスタのショートチャネル
効果を防ぐために、ＢＰＳＧ膜の粘性流動用熱処理を低
温・短時間化しなければならず、それに伴い段差の平滑
化が難しくなる。またさらに高集積化に伴い、電荷蓄積
量を確保するために、記憶ノード用の多結晶シリコンの
膜厚を大きくしなければならず、メモリーセルアレイ部
分と周辺回路部分の境界領域及びメモリーセルワード線
用裏打ちコンタクト形成領域での段差がきびしくなり、
従来条件のＢＰＳＧ膜の粘性流動では十分に段差を平滑
化し緩和することができなくなり、アルミ配線が境界領
域で断線したり、ワード線裏打ちコンタクト形成用の埋
め込み電極（例えばタングステン）のエッチング残りが
生じたりするので、アルミ配線の歩留まりを著しく損な
うという問題点を有していた。
【０００９】ＢＰＳＧ膜の粘性流動による段差の平滑化
を大きくする方法としては、（１）下地段差自身を小さ
くする、（２）ＢＰＳＧ膜の膜厚を増やす、（３）ＢＰ
ＳＧ膜内の不純物濃度を上げる、（４）ＢＰＳＧ膜の熱
処理を高温・長時間化する等の方法が考えられる。
を大きくする方法としては、（１）下地段差自身を小さ
くする、（２）ＢＰＳＧ膜の膜厚を増やす、（３）ＢＰ
ＳＧ膜内の不純物濃度を上げる、（４）ＢＰＳＧ膜の熱
処理を高温・長時間化する等の方法が考えられる。
【００１０】方法（１）を使って、メモリーセルアレイ
部分と周辺回路部分の境界領域におけるこのような段差
を軽減するための従来技術の１例としては、メモリーセ
ル部を形成する前にメモリセル形成領域のみを選択酸化
した後、酸化膜を除去してメモリーセル形成領域を予め
周辺回路形成領域よりも低くする方法がある（例えば、
K.Sagara et al., 1992 Symposimu on VLSI Technolog
y, Digest of Techinical Papers, pp.10-11)。
部分と周辺回路部分の境界領域におけるこのような段差
を軽減するための従来技術の１例としては、メモリーセ
ル部を形成する前にメモリセル形成領域のみを選択酸化
した後、酸化膜を除去してメモリーセル形成領域を予め
周辺回路形成領域よりも低くする方法がある（例えば、
K.Sagara et al., 1992 Symposimu on VLSI Technolog
y, Digest of Techinical Papers, pp.10-11)。
【００１１】また、方法（２）を用いてＢＰＳＧ膜厚を
増やすとＢＰＳＧ膜をエッチングしてコンタクトを形成
する際に埋め込み電極の形成が困難になったり、方法
（３）を用いて不純物濃度を過剰にすると析出物がＢＰ
ＳＧ膜表面に発生したり、方法（３）を用いて熱処理条
件を高温・長時間化するとスイッチングトランジスタの
拡散層の深さが大きくなりショートチャネル効果を引き
起こすため、いずれの方法も好ましくない。
増やすとＢＰＳＧ膜をエッチングしてコンタクトを形成
する際に埋め込み電極の形成が困難になったり、方法
（３）を用いて不純物濃度を過剰にすると析出物がＢＰ
ＳＧ膜表面に発生したり、方法（３）を用いて熱処理条
件を高温・長時間化するとスイッチングトランジスタの
拡散層の深さが大きくなりショートチャネル効果を引き
起こすため、いずれの方法も好ましくない。
【００１２】本発明は上記問題点に鑑み、配線（例えば
アルミ配線）の断線や、ワード線裏打ちコンタクト形成
用埋め込み電極のエッチング残りを防ぎ、配線の歩留ま
りを向上させることを目的とした半導体記憶装置の製造
方法を提供するものである。
アルミ配線）の断線や、ワード線裏打ちコンタクト形成
用埋め込み電極のエッチング残りを防ぎ、配線の歩留ま
りを向上させることを目的とした半導体記憶装置の製造
方法を提供するものである。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、半導体基板あるいは第一の薄膜の上に第
二の薄膜を堆積する工程と、前記第二の薄膜の上に第一
のフォトレジストでパターンを形成し、前記第一のフォ
トレジストをマスクとして前記第二の薄膜をエッチング
したパターンを形成する工程と、前記第二の薄膜上を含
む全面に第三の薄膜を堆積する工程と、前記第三の薄膜
の上に第二のフォトレジストをマスクとして前記第三の
薄膜をエッチングして、前記第二の薄膜を覆い前記第三
の薄膜のパターン端部の表面に前記第二の薄膜のパター
ンと前記第三の薄膜パターンに起因する二つの段差を有
するパターンを形成する工程と、前記第三の薄膜の上に
不純物を含む酸化珪素膜を堆積する工程と、前記不純物
を含む酸化珪素膜を熱処理によって粘性流動させる工程
を少なくとも含み、前記第二の薄膜のパターンと前記第
三の薄膜のパターンの重ね合わせ寸法から前記第三の薄
膜の膜厚を引いた値が、前記不純物を含む酸化珪素膜の
堆積膜厚の二倍以上十倍以下であることを特徴とする半
導体装置の製造方法とする。また、半導体素子を形成し
た半導体基板上に層間絶縁膜を形成し、その半導体素子
の活性領域に達するコンタクト窓を形成する工程と、前
記コンタクト窓を通して半導体素子の活性領域に接する
ように不純物を含む第一の多結晶シリコンを堆積する工
程と、前記不純物を含む第一の多結晶シリコン上に第一
のフォトレジストでパターンを形成し、前記第一のフォ
トレジストをマスクとして前記不純物を含む第一の多結
晶シリコンをエッチングしたパターンを形成する工程
と、前記不純物を含む第一の多結晶シリコンの表面に誘
電体膜を形成してさらにこの誘電体膜を介して第二の不
純物を含む多結晶シリコンを堆積する工程と、前記不純
物を含む第二の多結晶シリコン上に第二のフォトレジス
トでパターンを形成し、その第二のフォトレジストをマ
スクとして前記不純物を含む第二の多結晶シリコンをエ
ッチングしたパターンを形成する工程と、前記第二の不
純物を含む多結晶シリコン上に不純物を含む酸化珪素膜
を堆積する工程と、前記不純物を含む酸化珪素膜を熱処
理によって粘性流動させる工程を少なくとも含み、前記
不純物を含む第二の多結晶シリコンのパターン端部の表
面に、前記不純物を含む第一の多結晶シリコンのパター
ンと第二の多結晶シリコンのパターンに起因する二つの
段差を有することを特徴とする半導体装置の製造方法と
する。また、半導体素子を形成した半導体基板上に層間
絶縁膜を形成し、その半導体素子の活性領域に達するコ
ンタクト窓を形成する工程と、前記コンタクト窓を通し
て半導体素子の活性領域に接するように不純物を含む第
一の多結晶シリコンを堆積する工程と、前記不純物を含
む第一の多結晶シリコン上に第一のフォトレジストでパ
ターンを形成し、前記第一のフォトレジストをマスクと
して前記不純物を含む第一の多結晶シリコンをエッチン
グしたパターンを形成する工程と、前記不純物を含む第
一の多結晶シリコンの表面に誘電体膜を形成してさらに
この誘電体膜を介して第二の不純物を含む多結晶シリコ
ンを堆積する工程と、前記不純物を含む第二の多結晶シ
リコン上に第二のフォトレジストでパターンを形成し、
その第二のフォトレジストをマスクとして前記不純物を
含む第二の多結晶シリコンをエッチングして、前記不純
物を含む第二の多結晶シリコンのパターン端部の表面に
前記不純物を含む第一の多結晶シリコンのパターンと第
二の多結晶シリコンのパターンに起因する２つの段差を
有するパターンを形成する工程と、前記第二の不純物を
含む多結晶シリコン上に不純物を含む酸化珪素膜を堆積
する工程と、前記不純物を含む酸化珪素膜を熱処理によ
って粘性流動させる工程を少なくとも含み、前記不純物
を含む第一の多結晶シリコンのパターンと前記不純物を
含む第二の多結晶シリコンのパターンの重ね合わせ寸法
から前記不純物を含む第二の多結晶シリコンの膜厚を引
いた値が、前記不純物を含む酸化珪素膜の堆積膜厚の二
倍以上十倍以下であることを特徴とする半導体装置の製
造方法とする。また、スイッチングトランジスタを形成
した半導体基板上に層間絶縁膜を形成し、そのスイッチ
ングトランジスタの活性領域に達するコンタクト窓を形
成する工程と、前記コンタクト窓を通してスイッチング
トランジスタの活性領域に接するように不純物を含む第
一の多結晶シリコンを堆積する工程と、前記不純物を含
む第一の多結晶シリコン上に第一のフォトレジストでパ
ターンを形成し、前記第一のフォトレジストをマスクと
して前記不純物を含む第一の多結晶シリコンをエッチン
グしたパターンを形成する工程と、前記不純物を含む第
一の多結晶シリコンの表面に誘電体膜を形成してさらに
この誘電体膜を介して第二の不純物を含む多結晶シリコ
ンを堆積する工程と、前記不純物を含む第二の多結晶シ
リコン上に第二のフォトレジストでパターンを形成し、
その第二のフォトレジストをマスクとして前記不純物を
含む第二の多結晶シリコンをエッチングしたパターンを
形成する工程と、前記第二の不純物を含む多結晶シリコ
ン上に不純物を含む酸化珪素膜を堆積する工程と、前記
不純物を含む酸化珪素膜を熱処理によって粘性流動させ
る工程を少なくとも含み、前記不純物を含む第一の多結
晶シリコンのパターンと前記不純物を含む第二の多結晶
シリコンのパターンの重ね合わせ寸法が前記不純物を含
む第一の多結晶シリコンの膜厚の二倍以上四倍以下であ
ることを特徴とする半導体装置の製造方法とする。
めに本発明は、半導体基板あるいは第一の薄膜の上に第
二の薄膜を堆積する工程と、前記第二の薄膜の上に第一
のフォトレジストでパターンを形成し、前記第一のフォ
トレジストをマスクとして前記第二の薄膜をエッチング
したパターンを形成する工程と、前記第二の薄膜上を含
む全面に第三の薄膜を堆積する工程と、前記第三の薄膜
の上に第二のフォトレジストをマスクとして前記第三の
薄膜をエッチングして、前記第二の薄膜を覆い前記第三
の薄膜のパターン端部の表面に前記第二の薄膜のパター
ンと前記第三の薄膜パターンに起因する二つの段差を有
するパターンを形成する工程と、前記第三の薄膜の上に
不純物を含む酸化珪素膜を堆積する工程と、前記不純物
を含む酸化珪素膜を熱処理によって粘性流動させる工程
を少なくとも含み、前記第二の薄膜のパターンと前記第
三の薄膜のパターンの重ね合わせ寸法から前記第三の薄
膜の膜厚を引いた値が、前記不純物を含む酸化珪素膜の
堆積膜厚の二倍以上十倍以下であることを特徴とする半
導体装置の製造方法とする。また、半導体素子を形成し
た半導体基板上に層間絶縁膜を形成し、その半導体素子
の活性領域に達するコンタクト窓を形成する工程と、前
記コンタクト窓を通して半導体素子の活性領域に接する
ように不純物を含む第一の多結晶シリコンを堆積する工
程と、前記不純物を含む第一の多結晶シリコン上に第一
のフォトレジストでパターンを形成し、前記第一のフォ
トレジストをマスクとして前記不純物を含む第一の多結
晶シリコンをエッチングしたパターンを形成する工程
と、前記不純物を含む第一の多結晶シリコンの表面に誘
電体膜を形成してさらにこの誘電体膜を介して第二の不
純物を含む多結晶シリコンを堆積する工程と、前記不純
物を含む第二の多結晶シリコン上に第二のフォトレジス
トでパターンを形成し、その第二のフォトレジストをマ
スクとして前記不純物を含む第二の多結晶シリコンをエ
ッチングしたパターンを形成する工程と、前記第二の不
純物を含む多結晶シリコン上に不純物を含む酸化珪素膜
を堆積する工程と、前記不純物を含む酸化珪素膜を熱処
理によって粘性流動させる工程を少なくとも含み、前記
不純物を含む第二の多結晶シリコンのパターン端部の表
面に、前記不純物を含む第一の多結晶シリコンのパター
ンと第二の多結晶シリコンのパターンに起因する二つの
段差を有することを特徴とする半導体装置の製造方法と
する。また、半導体素子を形成した半導体基板上に層間
絶縁膜を形成し、その半導体素子の活性領域に達するコ
ンタクト窓を形成する工程と、前記コンタクト窓を通し
て半導体素子の活性領域に接するように不純物を含む第
一の多結晶シリコンを堆積する工程と、前記不純物を含
む第一の多結晶シリコン上に第一のフォトレジストでパ
ターンを形成し、前記第一のフォトレジストをマスクと
して前記不純物を含む第一の多結晶シリコンをエッチン
グしたパターンを形成する工程と、前記不純物を含む第
一の多結晶シリコンの表面に誘電体膜を形成してさらに
この誘電体膜を介して第二の不純物を含む多結晶シリコ
ンを堆積する工程と、前記不純物を含む第二の多結晶シ
リコン上に第二のフォトレジストでパターンを形成し、
その第二のフォトレジストをマスクとして前記不純物を
含む第二の多結晶シリコンをエッチングして、前記不純
物を含む第二の多結晶シリコンのパターン端部の表面に
前記不純物を含む第一の多結晶シリコンのパターンと第
二の多結晶シリコンのパターンに起因する２つの段差を
有するパターンを形成する工程と、前記第二の不純物を
含む多結晶シリコン上に不純物を含む酸化珪素膜を堆積
する工程と、前記不純物を含む酸化珪素膜を熱処理によ
って粘性流動させる工程を少なくとも含み、前記不純物
を含む第一の多結晶シリコンのパターンと前記不純物を
含む第二の多結晶シリコンのパターンの重ね合わせ寸法
から前記不純物を含む第二の多結晶シリコンの膜厚を引
いた値が、前記不純物を含む酸化珪素膜の堆積膜厚の二
倍以上十倍以下であることを特徴とする半導体装置の製
造方法とする。また、スイッチングトランジスタを形成
した半導体基板上に層間絶縁膜を形成し、そのスイッチ
ングトランジスタの活性領域に達するコンタクト窓を形
成する工程と、前記コンタクト窓を通してスイッチング
トランジスタの活性領域に接するように不純物を含む第
一の多結晶シリコンを堆積する工程と、前記不純物を含
む第一の多結晶シリコン上に第一のフォトレジストでパ
ターンを形成し、前記第一のフォトレジストをマスクと
して前記不純物を含む第一の多結晶シリコンをエッチン
グしたパターンを形成する工程と、前記不純物を含む第
一の多結晶シリコンの表面に誘電体膜を形成してさらに
この誘電体膜を介して第二の不純物を含む多結晶シリコ
ンを堆積する工程と、前記不純物を含む第二の多結晶シ
リコン上に第二のフォトレジストでパターンを形成し、
その第二のフォトレジストをマスクとして前記不純物を
含む第二の多結晶シリコンをエッチングしたパターンを
形成する工程と、前記第二の不純物を含む多結晶シリコ
ン上に不純物を含む酸化珪素膜を堆積する工程と、前記
不純物を含む酸化珪素膜を熱処理によって粘性流動させ
る工程を少なくとも含み、前記不純物を含む第一の多結
晶シリコンのパターンと前記不純物を含む第二の多結晶
シリコンのパターンの重ね合わせ寸法が前記不純物を含
む第一の多結晶シリコンの膜厚の二倍以上四倍以下であ
ることを特徴とする半導体装置の製造方法とする。
【００１４】
【作用】本発明は上記した構成によって、下層の薄膜パ
ターンからの上層の薄膜の張り出し部や、記憶ノードパ
ターンからのセルプレート電極パターンの張り出し部を
設けて、張り出し量（重ね合わせ寸法）を変化させるこ
とによって、周辺回路部分におけるＢＰＳＧ膜下の段差
や、メモリーセルアレイ部分と周辺回路部分の境界領域
叉はワード線用裏打ちコンタクト形成領域における記憶
ノード高さとセルプレート電極高さからなるＢＰＳＧ膜
下の段差を、２つの薄膜からなる２つの段差に分割し階
段形状にしたり、記憶ノードの高さからなる段差とセル
プレート電極の高さからなる段差の２つの段差に分割し
階段形状にすることができる。また同時にその上に堆積
されるＢＰＳＧ膜の表面形状を１つの段差から２つの段
差に分割された階段形状にすることができる。一般に、
段差の高さが小さいほうが、ＢＰＳＧ膜の粘性流動によ
る平滑化は容易であるため、１つの段差を２つの段差に
分割した方が、平滑化は容易である。また、熱処理によ
るＢＰＳＧ膜の粘性流動を発生させる駆動力は重力では
なくＢＰＳＧ膜の表面張力であるため（例えば、R. A.
Levy and K. Nassau, J. Electrochem. Soc., vol.133,
no.7, pp.1417-1424, 1986 参照）、ＢＰＳＧ膜の粘性
流動の大きさはＢＰＳＧ膜の表面形状に大きく依存す
る。上層の薄膜パターンや、セルプレート電極パターン
の張り出し量を変化させてＢＰＳＧ膜表面の２つの段差
間距離を最適化すると、２つの段差部に生じる粘性流動
駆動力の相互作用により、ＢＰＳＧ膜の粘性流動駆動力
をさらに大きくし、段差をより平滑化・緩和し、配線
（例えばアルミ配線）の断線やコンタクト形成用電極の
エッチング残りを防ぎ、配線の歩留まりを向上させるこ
とができる。
ターンからの上層の薄膜の張り出し部や、記憶ノードパ
ターンからのセルプレート電極パターンの張り出し部を
設けて、張り出し量（重ね合わせ寸法）を変化させるこ
とによって、周辺回路部分におけるＢＰＳＧ膜下の段差
や、メモリーセルアレイ部分と周辺回路部分の境界領域
叉はワード線用裏打ちコンタクト形成領域における記憶
ノード高さとセルプレート電極高さからなるＢＰＳＧ膜
下の段差を、２つの薄膜からなる２つの段差に分割し階
段形状にしたり、記憶ノードの高さからなる段差とセル
プレート電極の高さからなる段差の２つの段差に分割し
階段形状にすることができる。また同時にその上に堆積
されるＢＰＳＧ膜の表面形状を１つの段差から２つの段
差に分割された階段形状にすることができる。一般に、
段差の高さが小さいほうが、ＢＰＳＧ膜の粘性流動によ
る平滑化は容易であるため、１つの段差を２つの段差に
分割した方が、平滑化は容易である。また、熱処理によ
るＢＰＳＧ膜の粘性流動を発生させる駆動力は重力では
なくＢＰＳＧ膜の表面張力であるため（例えば、R. A.
Levy and K. Nassau, J. Electrochem. Soc., vol.133,
no.7, pp.1417-1424, 1986 参照）、ＢＰＳＧ膜の粘性
流動の大きさはＢＰＳＧ膜の表面形状に大きく依存す
る。上層の薄膜パターンや、セルプレート電極パターン
の張り出し量を変化させてＢＰＳＧ膜表面の２つの段差
間距離を最適化すると、２つの段差部に生じる粘性流動
駆動力の相互作用により、ＢＰＳＧ膜の粘性流動駆動力
をさらに大きくし、段差をより平滑化・緩和し、配線
（例えばアルミ配線）の断線やコンタクト形成用電極の
エッチング残りを防ぎ、配線の歩留まりを向上させるこ
とができる。
【００１５】
【実施例】以下本発明の実施例の半導体記憶装置の製造
方法について、図面を参照しながら説明する。
方法について、図面を参照しながら説明する。
【００１６】（実施例１）図１、２は第１の実施例にお
ける半導体記憶装置の製造方法を示すものである。図１
（ａ）に示すように、シリコン基板１の上に第１の薄膜
として１６ｎｍの酸化膜２を形成した上に、第２の薄膜
として不純物を含む多結晶シリコン３を２５０ｎｍ堆積
した後、その上に第１レジストパターン４を形成する。
次に図１（ｂ）に示すように、この第１レジストパター
ン４をマスクをして、ＲＩＥを用いて不純物を含む多結
晶シリコン３を異方性エッチングし多結晶シリコンパタ
ーン５を形成する。
ける半導体記憶装置の製造方法を示すものである。図１
（ａ）に示すように、シリコン基板１の上に第１の薄膜
として１６ｎｍの酸化膜２を形成した上に、第２の薄膜
として不純物を含む多結晶シリコン３を２５０ｎｍ堆積
した後、その上に第１レジストパターン４を形成する。
次に図１（ｂ）に示すように、この第１レジストパター
ン４をマスクをして、ＲＩＥを用いて不純物を含む多結
晶シリコン３を異方性エッチングし多結晶シリコンパタ
ーン５を形成する。
【００１７】次に図１（ｃ）に示すように、第３の薄膜
として不純物を含まない酸化膜６（例えばＨＴＯやＮＳ
Ｇ）を２５０ｎｍ堆積した後、第１レジストパターン４
と第２レジストパターン７の重ね合わせ寸法８が０．５
μｍになるように第２レジストパターン７を形成する。
次に図１（ｄ）に示すように、この第２レジストパター
ン７をマスクとして、ＲＩＥを用いて不純物を含まない
酸化膜６を異方性エッチングし、不純物を含む多結晶シ
リコンパターン５に起因して生じる第１段差ａ１０と不
純物を含まない酸化膜パターン９に起因して生じる第２
段差ａ１１の２つの段差を有する不純物を含まない酸化
膜パターン９を形成する。この時、第１段差ａの高さ１
０は不純物を含む多結晶シリコン５の膜厚に等しく、第
２段差ａの高さ１１は、不純物を含まない酸化膜６の膜
厚に等しく、トータル段差ａの高さは第１段差ａ１０と
第２段差ａ１１の高さの和に等しい。
として不純物を含まない酸化膜６（例えばＨＴＯやＮＳ
Ｇ）を２５０ｎｍ堆積した後、第１レジストパターン４
と第２レジストパターン７の重ね合わせ寸法８が０．５
μｍになるように第２レジストパターン７を形成する。
次に図１（ｄ）に示すように、この第２レジストパター
ン７をマスクとして、ＲＩＥを用いて不純物を含まない
酸化膜６を異方性エッチングし、不純物を含む多結晶シ
リコンパターン５に起因して生じる第１段差ａ１０と不
純物を含まない酸化膜パターン９に起因して生じる第２
段差ａ１１の２つの段差を有する不純物を含まない酸化
膜パターン９を形成する。この時、第１段差ａの高さ１
０は不純物を含む多結晶シリコン５の膜厚に等しく、第
２段差ａの高さ１１は、不純物を含まない酸化膜６の膜
厚に等しく、トータル段差ａの高さは第１段差ａ１０と
第２段差ａ１１の高さの和に等しい。
【００１８】次に図２（ｅ）に示すように、ＢＰＳＧ膜
を４００ｎｍ堆積する。ＢＰＳＧ表面には第１段差ｂ１
４と第２段差ｂ１５の２つの段差が形成される。この
時、第１段差ｂの高さ１４は第１段差ａの高さ１０に等
しく、第２段差ｂの高さ１５は第２段差ａの高さ１１に
等しく、トータル段差ｂ１６の高さはトータル段差ａの
高さ１２に等しい。次に図２（ｆ）に示すように、熱処
理を加えＢＰＳＧ膜を粘性流動させる。この時、ＢＰＳ
Ｇ膜のフロー角１７は、ＢＰＳＧ膜の上部に形成される
配線１８の断線が起こらないように、３０度以下である
ことが望まれる。最後に図２（ｇ）に示すように、ＢＰ
ＳＧ膜の上に配線１８を形成する。
を４００ｎｍ堆積する。ＢＰＳＧ表面には第１段差ｂ１
４と第２段差ｂ１５の２つの段差が形成される。この
時、第１段差ｂの高さ１４は第１段差ａの高さ１０に等
しく、第２段差ｂの高さ１５は第２段差ａの高さ１１に
等しく、トータル段差ｂ１６の高さはトータル段差ａの
高さ１２に等しい。次に図２（ｆ）に示すように、熱処
理を加えＢＰＳＧ膜を粘性流動させる。この時、ＢＰＳ
Ｇ膜のフロー角１７は、ＢＰＳＧ膜の上部に形成される
配線１８の断線が起こらないように、３０度以下である
ことが望まれる。最後に図２（ｇ）に示すように、ＢＰ
ＳＧ膜の上に配線１８を形成する。
【００１９】このように、重ね合わせ寸法を光学縮小露
光装置のマスクずれ寸法０．１５μｍと不純物を含まな
い酸化膜６の膜厚２５０ｎｍの和０．４μｍよりも大き
い０．５μｍとすることで、不純物を含まない酸化膜パ
ターン９の表面上に近接する２つの段差を形成すること
ができる。また同時に不純物を含む多結晶シリコン３と
不純物を含まない酸化膜６の膜厚の和に起因するトータ
ル段差ａ１２を不純物を含む多結晶シリコン３の膜厚に
等しい第１段差ａ１０と不純物を含まない酸化膜６の膜
厚に等しい第２段差ａ１２に分割することができる。し
たがって、大きなトータル段差ａ１２をトータル段差ａ
１２よりも小さい第１段差ａ１０と第２段差ａ１１に分
割できるので、ＢＰＳＧ膜１３のフロー角１７は、トー
タル段差ａ１２が分割されない場合に比べて、第１段差
ａ１０と第２段差ａ１１に分割された場合の方が小さく
なり、ＢＰＳＧ膜１３の上に形成される配線１３は断線
しにくくなる。
光装置のマスクずれ寸法０．１５μｍと不純物を含まな
い酸化膜６の膜厚２５０ｎｍの和０．４μｍよりも大き
い０．５μｍとすることで、不純物を含まない酸化膜パ
ターン９の表面上に近接する２つの段差を形成すること
ができる。また同時に不純物を含む多結晶シリコン３と
不純物を含まない酸化膜６の膜厚の和に起因するトータ
ル段差ａ１２を不純物を含む多結晶シリコン３の膜厚に
等しい第１段差ａ１０と不純物を含まない酸化膜６の膜
厚に等しい第２段差ａ１２に分割することができる。し
たがって、大きなトータル段差ａ１２をトータル段差ａ
１２よりも小さい第１段差ａ１０と第２段差ａ１１に分
割できるので、ＢＰＳＧ膜１３のフロー角１７は、トー
タル段差ａ１２が分割されない場合に比べて、第１段差
ａ１０と第２段差ａ１１に分割された場合の方が小さく
なり、ＢＰＳＧ膜１３の上に形成される配線１３は断線
しにくくなる。
【００２０】ここで、第１の実施例では不純物を含む酸
化珪素膜１３はＢＰＳＧ膜としたが、不純物を含む酸化
珪素膜１３はＰＳＧ膜としてもよい。また第１の薄膜と
して酸化膜を、第２の薄膜として不純物を含む多結晶シ
リコン膜を、第３の薄膜として不純物を含まない酸化膜
を用いたが、ＢＰＳＧ膜の粘性流動がおこる熱処理条件
で粘性流動及び変形しない薄膜であれば、第１、第２及
び第３の薄膜はどのような膜でもかまわないし、そのう
ちの２つあるいは３つの膜の種類が同じでもかまわな
い。
化珪素膜１３はＢＰＳＧ膜としたが、不純物を含む酸化
珪素膜１３はＰＳＧ膜としてもよい。また第１の薄膜と
して酸化膜を、第２の薄膜として不純物を含む多結晶シ
リコン膜を、第３の薄膜として不純物を含まない酸化膜
を用いたが、ＢＰＳＧ膜の粘性流動がおこる熱処理条件
で粘性流動及び変形しない薄膜であれば、第１、第２及
び第３の薄膜はどのような膜でもかまわないし、そのう
ちの２つあるいは３つの膜の種類が同じでもかまわな
い。
【００２１】（実施例２）図３は第２の実施例における
半導体記憶装置の製造方法の特徴を示すものである。そ
の製造方法は基本的に図１および図２に示す（実施例
１）と同じであるが、図１（ｃ）、（ｄ）、図２（ｅ）
及び図３に示した重ね合わせ寸法８から不純物を含まな
い酸化膜９の膜厚（ほぼ第２段差ａ１２に等しい）を引
いた値に等しいところの不純物を含まない酸化膜パター
ン９の不純物を含む多結晶シリコンパターン５からの張
り出し量１９が、ＢＰＳＧ膜１３の堆積膜厚の２倍以上
１０倍以下であるようにする。図３の場合には、ＢＰＳ
Ｇ膜１３の堆積膜厚が４００ｎｍ、不純物を含まない酸
化膜パターン９の膜厚が２５０ｎｍなので、不純物を含
まない酸化膜パターン９の張り出し量を０．８μｍ以上
４．０μｍ以下、重ね合わせ寸法を１．０５μｍ以上
４．２５μｍ以下とする。
半導体記憶装置の製造方法の特徴を示すものである。そ
の製造方法は基本的に図１および図２に示す（実施例
１）と同じであるが、図１（ｃ）、（ｄ）、図２（ｅ）
及び図３に示した重ね合わせ寸法８から不純物を含まな
い酸化膜９の膜厚（ほぼ第２段差ａ１２に等しい）を引
いた値に等しいところの不純物を含まない酸化膜パター
ン９の不純物を含む多結晶シリコンパターン５からの張
り出し量１９が、ＢＰＳＧ膜１３の堆積膜厚の２倍以上
１０倍以下であるようにする。図３の場合には、ＢＰＳ
Ｇ膜１３の堆積膜厚が４００ｎｍ、不純物を含まない酸
化膜パターン９の膜厚が２５０ｎｍなので、不純物を含
まない酸化膜パターン９の張り出し量を０．８μｍ以上
４．０μｍ以下、重ね合わせ寸法を１．０５μｍ以上
４．２５μｍ以下とする。
【００２２】以上のように構成された半導体記憶装置の
製造方法について、図４を用いてさらに詳しく説明す
る。
製造方法について、図４を用いてさらに詳しく説明す
る。
【００２３】本発明の要件項である第２の薄膜２１から
の第３の薄膜パターン２２の張り出し量１９によるＢＰ
ＳＧ膜表面の段差形状の改善動作について説明する。図
４は、第２の薄膜パターン２１からの第３の薄膜パター
ン２２の張り出し量８とＢＰＳＧ膜のフロー角１７との
関係を、シミュレーションより求めた結果である（シミ
ュレーション手法としては、H.Umimoto et al., in Tec
h. Dig. of IEDM, pp.709-712, 1991 参照）。シミュレ
ーションでは、第２の薄膜の膜厚及び第１段差をｈ１＝
５００ｎｍ、第３の薄膜の膜厚及び第２段差をｈ２＝２
００ｎｍ、トータル段差をｈｔ＝７００ｎｍとしてい
る。また、ＢＰＳＧ膜内の不純物であるＢ２Ｏ３とＰ２
Ｏ５の総濃度を１６．６ｍｏｌ％、熱処理条件を９００
度Ｃ ３０分 窒素雰囲気中とした。
の第３の薄膜パターン２２の張り出し量１９によるＢＰ
ＳＧ膜表面の段差形状の改善動作について説明する。図
４は、第２の薄膜パターン２１からの第３の薄膜パター
ン２２の張り出し量８とＢＰＳＧ膜のフロー角１７との
関係を、シミュレーションより求めた結果である（シミ
ュレーション手法としては、H.Umimoto et al., in Tec
h. Dig. of IEDM, pp.709-712, 1991 参照）。シミュレ
ーションでは、第２の薄膜の膜厚及び第１段差をｈ１＝
５００ｎｍ、第３の薄膜の膜厚及び第２段差をｈ２＝２
００ｎｍ、トータル段差をｈｔ＝７００ｎｍとしてい
る。また、ＢＰＳＧ膜内の不純物であるＢ２Ｏ３とＰ２
Ｏ５の総濃度を１６．６ｍｏｌ％、熱処理条件を９００
度Ｃ ３０分 窒素雰囲気中とした。
【００２４】図４（ｂ）に示すように、張り出し部を設
けることにより、張り出し部を設けない場合よりもＢＰ
ＳＧ膜のフロー角が減少することがわかる。これは、張
り出し部を設けない場合は、第２の薄膜と第３の薄膜に
よって形成される段差がトータル段差ｈｔの高さを持つ
１つの段差であるのに対して、張り出し部を設けた場合
にはｈ１の高さを持つ第１段差とｈ２の高さを持つ第２
段差の２つの段差に分割されるためである。また張り出
し量を増加すると、ＢＰＳＧ膜のフロー角は急激に減少
し最小値をとった後、再び増加しある一定値に漸近する
ことがわかる。張り出し量が非常に大きくなるとフロー
角が一定値を示すのは、第１段差におけるＢＰＳＧ膜の
粘性流動と第２段差におけるＢＰＳＧ膜の粘性流動が完
全に独立に生じるためである。このため、張り出し量が
非常に大きいとＢＰＳＧ膜の最大フロー角θｍａｘは、
分割された２つの段差のうち大きい段差（図４の例では
ｈ１）におけるフロー角θ１に等しくなる。
けることにより、張り出し部を設けない場合よりもＢＰ
ＳＧ膜のフロー角が減少することがわかる。これは、張
り出し部を設けない場合は、第２の薄膜と第３の薄膜に
よって形成される段差がトータル段差ｈｔの高さを持つ
１つの段差であるのに対して、張り出し部を設けた場合
にはｈ１の高さを持つ第１段差とｈ２の高さを持つ第２
段差の２つの段差に分割されるためである。また張り出
し量を増加すると、ＢＰＳＧ膜のフロー角は急激に減少
し最小値をとった後、再び増加しある一定値に漸近する
ことがわかる。張り出し量が非常に大きくなるとフロー
角が一定値を示すのは、第１段差におけるＢＰＳＧ膜の
粘性流動と第２段差におけるＢＰＳＧ膜の粘性流動が完
全に独立に生じるためである。このため、張り出し量が
非常に大きいとＢＰＳＧ膜の最大フロー角θｍａｘは、
分割された２つの段差のうち大きい段差（図４の例では
ｈ１）におけるフロー角θ１に等しくなる。
【００２５】ここで注目すべきは、いろいろなＢＰＳＧ
膜厚において、張り出し量１９がＢＰＳＧの堆積膜厚２
０の２倍以上１０倍以下の場合に最大フロー角θｍａｘ
がθ１よりも小さくなることである。この理由は、張り
出し量がＢＰＳＧ膜厚の２倍以上１０倍以下の場合に
は、ＢＰＳＧ膜表面に形成される２つの段差間の距離が
接近し、第１段差におけるＢＰＳＧ膜の粘性流動と第２
段差におけるＢＰＳＧ膜の粘性流動が互いに相互作用
し、第１段差におけるＢＰＳＧ膜の粘性流動が第１段差
単独の場合（張り出し量がＢＰＳＧ膜厚の１０倍よりも
大きい場合）よりも大きくなるためである。
膜厚において、張り出し量１９がＢＰＳＧの堆積膜厚２
０の２倍以上１０倍以下の場合に最大フロー角θｍａｘ
がθ１よりも小さくなることである。この理由は、張り
出し量がＢＰＳＧ膜厚の２倍以上１０倍以下の場合に
は、ＢＰＳＧ膜表面に形成される２つの段差間の距離が
接近し、第１段差におけるＢＰＳＧ膜の粘性流動と第２
段差におけるＢＰＳＧ膜の粘性流動が互いに相互作用
し、第１段差におけるＢＰＳＧ膜の粘性流動が第１段差
単独の場合（張り出し量がＢＰＳＧ膜厚の１０倍よりも
大きい場合）よりも大きくなるためである。
【００２６】このように第２の薄膜パターン２１と第３
の薄膜パターン２２の重ね合わせ寸法８から第３の薄膜
の膜厚を引いた値に等しいところの第３の薄膜パターン
２２の第２の薄膜パターン２１からの張り出し量１９
が、ＢＰＳＧの堆積膜厚２０の２倍以上１０倍以下であ
るようにすることによって、トータル段差を分割して生
じた２つの段差における粘性流動の相互作用を起こさせ
て、ＢＰＳＧ膜のフロー角をさらに小さくし、ＢＰＳＧ
膜の表面に形成する配線の断線を少なくすることができ
る。
の薄膜パターン２２の重ね合わせ寸法８から第３の薄膜
の膜厚を引いた値に等しいところの第３の薄膜パターン
２２の第２の薄膜パターン２１からの張り出し量１９
が、ＢＰＳＧの堆積膜厚２０の２倍以上１０倍以下であ
るようにすることによって、トータル段差を分割して生
じた２つの段差における粘性流動の相互作用を起こさせ
て、ＢＰＳＧ膜のフロー角をさらに小さくし、ＢＰＳＧ
膜の表面に形成する配線の断線を少なくすることができ
る。
【００２７】ここで、第２の実施例では不純物を含む酸
化珪素膜１３はＢＰＳＧ膜としたが、不純物を含む酸化
珪素膜１３はＰＳＧ膜としてもよい。また第１の薄膜と
して酸化膜を、第２の薄膜として不純物を含む多結晶シ
リコン膜を、第３の薄膜として不純物を含まない酸化膜
を用いたが、ＢＰＳＧ膜の粘性流動がおこる熱処理条件
で粘性流動及び変形しない薄膜であれば、第１、第２及
び第３の薄膜はどのような膜でもかまわないし、そのう
ちの２つあるいは３つの膜の種類が同じでもかまわな
い。
化珪素膜１３はＢＰＳＧ膜としたが、不純物を含む酸化
珪素膜１３はＰＳＧ膜としてもよい。また第１の薄膜と
して酸化膜を、第２の薄膜として不純物を含む多結晶シ
リコン膜を、第３の薄膜として不純物を含まない酸化膜
を用いたが、ＢＰＳＧ膜の粘性流動がおこる熱処理条件
で粘性流動及び変形しない薄膜であれば、第１、第２及
び第３の薄膜はどのような膜でもかまわないし、そのう
ちの２つあるいは３つの膜の種類が同じでもかまわな
い。
【００２８】（実施例３）図５、図６及び図７は第３の
実施例における半導体記憶装置の製造方法を示すもので
ある。図５（ａ）に示すように、まずワード線２４を形
成する。次に図５（ｂ）に示すように、シリコン酸化膜
２５を堆積した後、ビット線２６を形成し、さらにシリ
コン酸化膜２７を堆積する。次に図５（ｃ）に示すよう
に、ｐ型シリコン基板２３上に形成したスイッチングト
ランジスタのｎ＋活性領域に達するようにコンタクト窓
２８を異方性エッチングにより開口し、その上に不純物
を含む第１多結晶シリコン２９を５００ｎｍだけ堆積
し、その上に第１レジストパターン３０を形成する。次
に図５（ｄ）に示すように、この第１レジストパターン
３０をマスクとして、ＲＩＥを用いて不純物を含む第１
多結晶シリコン２９を異方性エッチングし、記憶ノード
パターン３１を形成する。
実施例における半導体記憶装置の製造方法を示すもので
ある。図５（ａ）に示すように、まずワード線２４を形
成する。次に図５（ｂ）に示すように、シリコン酸化膜
２５を堆積した後、ビット線２６を形成し、さらにシリ
コン酸化膜２７を堆積する。次に図５（ｃ）に示すよう
に、ｐ型シリコン基板２３上に形成したスイッチングト
ランジスタのｎ＋活性領域に達するようにコンタクト窓
２８を異方性エッチングにより開口し、その上に不純物
を含む第１多結晶シリコン２９を５００ｎｍだけ堆積
し、その上に第１レジストパターン３０を形成する。次
に図５（ｄ）に示すように、この第１レジストパターン
３０をマスクとして、ＲＩＥを用いて不純物を含む第１
多結晶シリコン２９を異方性エッチングし、記憶ノード
パターン３１を形成する。
【００２９】次に図６（ｅ）に示すように、記憶ノード
パターン３１の表面にシリコン酸化膜とシリコン窒化膜
からなる膜厚２ｎｍの誘電体膜３２を形成し、この誘電
体膜３２を介して不純物を含む第２多結晶シリコン３３
を２００ｎｍ堆積した後、第１レジストパターン３０と
第２レジストパターン３４の重ね合わせ寸法３５が１．
０μｍになるように第２レジストパターン３４を形成す
る。次に図６（ｆ）に示すように、この第２レジストパ
ターン３４をマスクとして、ＲＩＥを用いて不純物を含
む第２多結晶シリコン３３を異方性エッチングし、記憶
ノードパターン３１に起因して生じる第１段差ａ３７と
セルプレート電極パターン３６に起因して生じる第２段
差ａ３８の２つの段差を有するセルプレート電極パター
ン３６を形成する。この時、誘電体膜３２の膜厚が段差
に比べて非常に小さいので、第１段差ａの高さ３７は不
純物を含む第１多結晶シリコン２９の膜厚に等しく、第
２段差ａの高さ３８は、不純物を含む第２多結晶シリコ
ン３３の膜厚に等しく、トータル段差ａ３９の高さは第
１段差ａ３７と第２段差ａ３８の高さの和に等しい。
パターン３１の表面にシリコン酸化膜とシリコン窒化膜
からなる膜厚２ｎｍの誘電体膜３２を形成し、この誘電
体膜３２を介して不純物を含む第２多結晶シリコン３３
を２００ｎｍ堆積した後、第１レジストパターン３０と
第２レジストパターン３４の重ね合わせ寸法３５が１．
０μｍになるように第２レジストパターン３４を形成す
る。次に図６（ｆ）に示すように、この第２レジストパ
ターン３４をマスクとして、ＲＩＥを用いて不純物を含
む第２多結晶シリコン３３を異方性エッチングし、記憶
ノードパターン３１に起因して生じる第１段差ａ３７と
セルプレート電極パターン３６に起因して生じる第２段
差ａ３８の２つの段差を有するセルプレート電極パター
ン３６を形成する。この時、誘電体膜３２の膜厚が段差
に比べて非常に小さいので、第１段差ａの高さ３７は不
純物を含む第１多結晶シリコン２９の膜厚に等しく、第
２段差ａの高さ３８は、不純物を含む第２多結晶シリコ
ン３３の膜厚に等しく、トータル段差ａ３９の高さは第
１段差ａ３７と第２段差ａ３８の高さの和に等しい。
【００３０】次に図６（ｇ）に示すように、ＢＰＳＧ膜
４０を４００ｎｍ堆積する。ＢＰＳＧ表面には第１段差
ｂ４１と第２段差ｂ４２の２つの段差が形成される。こ
の時、第１段差ｂの高さ４１は第１段差ａの高さ３７に
等しく、第２段差ｂの高さ４２は第２段差ａの高さ３８
に等しく、トータル段差ｂの高さ４３はトータル段差ａ
の高さ３９に等しい。次に図７（ｈ）に示すように、熱
処理を加えＢＰＳＧ膜４０を粘性流動させる。この時、
ＢＰＳＧ膜のフロー角４４は、ＢＰＳＧ膜の上部に形成
される配線４５の断線が起こらないように、３０度以下
であることが望まれる。最後に図７（ｉ）に示すよう
に、ＢＰＳＧ膜４０の上にアルミ配線４５を形成する。
４０を４００ｎｍ堆積する。ＢＰＳＧ表面には第１段差
ｂ４１と第２段差ｂ４２の２つの段差が形成される。こ
の時、第１段差ｂの高さ４１は第１段差ａの高さ３７に
等しく、第２段差ｂの高さ４２は第２段差ａの高さ３８
に等しく、トータル段差ｂの高さ４３はトータル段差ａ
の高さ３９に等しい。次に図７（ｈ）に示すように、熱
処理を加えＢＰＳＧ膜４０を粘性流動させる。この時、
ＢＰＳＧ膜のフロー角４４は、ＢＰＳＧ膜の上部に形成
される配線４５の断線が起こらないように、３０度以下
であることが望まれる。最後に図７（ｉ）に示すよう
に、ＢＰＳＧ膜４０の上にアルミ配線４５を形成する。
【００３１】以上のように構成された半導体記憶装置の
製造方法について、以下図８、図９８を用いてさらに詳
しく説明する。
製造方法について、以下図８、図９８を用いてさらに詳
しく説明する。
【００３２】まず図８は本実施例の半導体記憶装置のマ
スクパターンの上面模式図を示すものである。実施例の
ように半導体記憶装置の製造方法において、メモリーセ
ルアレイ部分４６と周辺回路部分４７の境界領域４８叉
はワード線裏打ち用コンタクト形成領域４９におけるア
ルミ配線の段差は、記憶ノードパターン３１とセルプレ
ート電極パターン３６の重ね合わせ寸法３５に非常に影
響される。
スクパターンの上面模式図を示すものである。実施例の
ように半導体記憶装置の製造方法において、メモリーセ
ルアレイ部分４６と周辺回路部分４７の境界領域４８叉
はワード線裏打ち用コンタクト形成領域４９におけるア
ルミ配線の段差は、記憶ノードパターン３１とセルプレ
ート電極パターン３６の重ね合わせ寸法３５に非常に影
響される。
【００３３】次に、本発明の要件項である記憶ノードパ
ターン３１とセルプレート電極パターン３６の重ね合わ
せ寸法３５による段差形状の改善動作について説明す
る。図９は、記憶ノードパターン３１からのセルプレー
ト電極パターン３６の張り出し量３７とＢＰＳＧ膜のフ
ロー角４４との関係を実験より求めた結果である。
ターン３１とセルプレート電極パターン３６の重ね合わ
せ寸法３５による段差形状の改善動作について説明す
る。図９は、記憶ノードパターン３１からのセルプレー
ト電極パターン３６の張り出し量３７とＢＰＳＧ膜のフ
ロー角４４との関係を実験より求めた結果である。
【００３４】実験では、不純物を含む第１の多結晶シリ
コンの膜厚に等しい記憶ノードパターンに起因する第１
段差をｈ1＝６３０ｎｍ、４７０ｎｍ、３６０ｎｍの３
種類、不純物を含む第２多結晶シリコンの膜厚に等しい
セルプレート電極パターンに起因する第２段差をｈ2＝
１９７ｎｍとし、トータル段差をｈt＝８２７ｎｍ、６
６７ｎｍ、５５７ｎｍの３種類としている。また、ＢＰ
ＳＧ膜厚を５００ｎｍ、ＢＰＳＧ膜内の不純物であるＢ
2Ｏ3とＰ2Ｏ5の総濃度を１６．６ｍｏｌ％、熱処理条件
を９００度Ｃ３０分窒素雰囲気中とした。
コンの膜厚に等しい記憶ノードパターンに起因する第１
段差をｈ1＝６３０ｎｍ、４７０ｎｍ、３６０ｎｍの３
種類、不純物を含む第２多結晶シリコンの膜厚に等しい
セルプレート電極パターンに起因する第２段差をｈ2＝
１９７ｎｍとし、トータル段差をｈt＝８２７ｎｍ、６
６７ｎｍ、５５７ｎｍの３種類としている。また、ＢＰ
ＳＧ膜厚を５００ｎｍ、ＢＰＳＧ膜内の不純物であるＢ
2Ｏ3とＰ2Ｏ5の総濃度を１６．６ｍｏｌ％、熱処理条件
を９００度Ｃ３０分窒素雰囲気中とした。
【００３５】図９に示すように、張り出し部を設けるこ
とにより、張り出し部を設けない場合よりもＢＰＳＧ膜
のフロー角が減少することがわかる。これは、張り出し
部を設けない場合は、記憶ノードパターンとセルプレー
ト電極パターンによって形成される段差がトータル段差
ｈｔの高さを持つ１つの段差であるのに対して、張り出
し部を設けた場合にはｈ１の高さを持つ第１段差とｈ２
の高さを持つ第２段差の２つの段差に分割されるためで
ある。また張り出し量を増加すると、ＢＰＳＧ膜のフロ
ー角が減少する。この理由は次のように説明できる。張
り出し量を増加するにしたがって、第１段差と第２段差
の区別が明確になり、第１段差におけるＢＰＳＧ膜の粘
性流動と第２段差におけるＢＰＳＧ膜の粘性流動が独立
におこる。ＢＰＳＧ膜の粘性流動が各段差で独立に起こ
るようになると、フロー角はそれぞれの段差で独立に決
まる。一般に段差が大きい方がフロー角は大きいため、
張り出し部を設けた場合には、ＢＰＳＧ膜の最大フロー
角は段差の大きい方できまる。図９の場合は、ｈｔ（＝
８２７ｎｍ、６６７ｎｍ、５５７ｎｍ）＞ｈ１（＝６３
０ｎｍ、４７０ｎｍ、３６０ｎｍ）＞ｈ２（＝１９７ｎ
ｍ）なので、ほぼ第１段差６３０ｎｍ、４７０ｎｍまた
は３６０ｎｍによるフロー角まで各々改善される。
とにより、張り出し部を設けない場合よりもＢＰＳＧ膜
のフロー角が減少することがわかる。これは、張り出し
部を設けない場合は、記憶ノードパターンとセルプレー
ト電極パターンによって形成される段差がトータル段差
ｈｔの高さを持つ１つの段差であるのに対して、張り出
し部を設けた場合にはｈ１の高さを持つ第１段差とｈ２
の高さを持つ第２段差の２つの段差に分割されるためで
ある。また張り出し量を増加すると、ＢＰＳＧ膜のフロ
ー角が減少する。この理由は次のように説明できる。張
り出し量を増加するにしたがって、第１段差と第２段差
の区別が明確になり、第１段差におけるＢＰＳＧ膜の粘
性流動と第２段差におけるＢＰＳＧ膜の粘性流動が独立
におこる。ＢＰＳＧ膜の粘性流動が各段差で独立に起こ
るようになると、フロー角はそれぞれの段差で独立に決
まる。一般に段差が大きい方がフロー角は大きいため、
張り出し部を設けた場合には、ＢＰＳＧ膜の最大フロー
角は段差の大きい方できまる。図９の場合は、ｈｔ（＝
８２７ｎｍ、６６７ｎｍ、５５７ｎｍ）＞ｈ１（＝６３
０ｎｍ、４７０ｎｍ、３６０ｎｍ）＞ｈ２（＝１９７ｎ
ｍ）なので、ほぼ第１段差６３０ｎｍ、４７０ｎｍまた
は３６０ｎｍによるフロー角まで各々改善される。
【００３６】このように、重ね合わせ寸法を光学縮小露
光装置のマスクずれ寸法０．１５μｍと不純物を含む第
２多結晶シリコンの膜厚１９７ｎｍの和で０．３４７μ
ｍよりも大きくすることで、セルプレート電極パターン
の表面上に近接する２つの段差を形成することができ
る。また同時に記憶ノードパターンとセルプレート電極
パターンの膜厚の和に起因するトータル段差を記憶ノー
ドパターンの膜厚に等しい第１段差とセルプレート電極
パターンの膜厚に等しい第２段差に分割することができ
る。したがって、大きなトータル段差をトータル段差よ
りも小さい第１段差と第２段差に分割できるので、ＢＰ
ＳＧ膜のフロー角は、トータル段差が分割されない場合
に比べて、第１段差と第２段差に分割された場合の方が
小さくなり、ＢＰＳＧ膜の上に形成される配線は断線し
にくくなる。
光装置のマスクずれ寸法０．１５μｍと不純物を含む第
２多結晶シリコンの膜厚１９７ｎｍの和で０．３４７μ
ｍよりも大きくすることで、セルプレート電極パターン
の表面上に近接する２つの段差を形成することができ
る。また同時に記憶ノードパターンとセルプレート電極
パターンの膜厚の和に起因するトータル段差を記憶ノー
ドパターンの膜厚に等しい第１段差とセルプレート電極
パターンの膜厚に等しい第２段差に分割することができ
る。したがって、大きなトータル段差をトータル段差よ
りも小さい第１段差と第２段差に分割できるので、ＢＰ
ＳＧ膜のフロー角は、トータル段差が分割されない場合
に比べて、第１段差と第２段差に分割された場合の方が
小さくなり、ＢＰＳＧ膜の上に形成される配線は断線し
にくくなる。
【００３７】以上のように本実施例によれば、記憶ノー
ドパターン３１とセルプレート電極パターン３６の重ね
合わせ寸法３５を大きくしてセルプレート電極パターン
３６の表面上に記憶ノードパターン３１とセループレー
ト電極パターン３６に起因する２つの段差を設けること
によりに、ＢＰＳＧ膜４０の粘性流動による段差部での
フロー角４４を減少することができる。
ドパターン３１とセルプレート電極パターン３６の重ね
合わせ寸法３５を大きくしてセルプレート電極パターン
３６の表面上に記憶ノードパターン３１とセループレー
ト電極パターン３６に起因する２つの段差を設けること
によりに、ＢＰＳＧ膜４０の粘性流動による段差部での
フロー角４４を減少することができる。
【００３８】なお、第３の実施例において、記憶ノード
３１とセルプレート電極３６及びＢＰＳＧ膜４０は、ビ
ット線４形成後に形成したがビット線４形成前に形成し
てもよい。
３１とセルプレート電極３６及びＢＰＳＧ膜４０は、ビ
ット線４形成後に形成したがビット線４形成前に形成し
てもよい。
【００３９】また、第３の実施例では不純物を含む酸化
珪素膜４０はＢＰＳＧ膜としたが、不純物を含む酸化珪
素膜４０はＰＳＧ膜としてもよい。
珪素膜４０はＢＰＳＧ膜としたが、不純物を含む酸化珪
素膜４０はＰＳＧ膜としてもよい。
【００４０】（実施例４）図１０は第４の実施例におけ
る半導体記憶装置の製造方法の特徴を示すものである。
その製造方法は基本的に図５、図６及び図７に示す（実
施例３）と同じであるが、図６（ｅ）の第１レジストパ
ターンと第２レジストパターンの重ね合わせ寸法３５か
ら不純物を含む第２多結晶シリコンの膜厚３３を引いて
求めたセルプレート電極パターン３６の記憶ノードパタ
ーン３１からの張り出し量５０が、ＢＰＳＧ膜４０の堆
積膜厚５１の２倍以上１０倍以下であるようにする。図
６（ｇ）の工程断面図に相当する図１０の場合には、Ｂ
ＰＳＧの堆積膜厚５１が４００ｎｍなので、セルプレー
ト電極パターン３６の張り出し量５０を０．８μｍ以上
４．０μｍ以下とする。
る半導体記憶装置の製造方法の特徴を示すものである。
その製造方法は基本的に図５、図６及び図７に示す（実
施例３）と同じであるが、図６（ｅ）の第１レジストパ
ターンと第２レジストパターンの重ね合わせ寸法３５か
ら不純物を含む第２多結晶シリコンの膜厚３３を引いて
求めたセルプレート電極パターン３６の記憶ノードパタ
ーン３１からの張り出し量５０が、ＢＰＳＧ膜４０の堆
積膜厚５１の２倍以上１０倍以下であるようにする。図
６（ｇ）の工程断面図に相当する図１０の場合には、Ｂ
ＰＳＧの堆積膜厚５１が４００ｎｍなので、セルプレー
ト電極パターン３６の張り出し量５０を０．８μｍ以上
４．０μｍ以下とする。
【００４１】本発明の要件項であるセルプレート電極パ
ターン３６の記憶ノードパターン３１からの張り出し量
５０によるＢＰＳＧ膜表面の段差形状の改善動作につい
て説明する。図１０における層間絶縁膜であるシリコン
酸化膜２７が完全に平坦であり誘電体膜３２の膜厚が非
常に小さいと仮定すると、シリコン酸化膜２７の上の記
憶ノードパターン３１、セルプレート電極パターン３６
及びＢＰＳＧ膜４０の構造は図４の場合と全く同様にな
る。したがって、セルプレート電極パターン３６の記憶
ノードパターン３１からの張り出し量５０によるＢＰＳ
Ｇ膜４０の表面の段差形状の改善動作は（実施例２）に
示すとおりとなる。
ターン３６の記憶ノードパターン３１からの張り出し量
５０によるＢＰＳＧ膜表面の段差形状の改善動作につい
て説明する。図１０における層間絶縁膜であるシリコン
酸化膜２７が完全に平坦であり誘電体膜３２の膜厚が非
常に小さいと仮定すると、シリコン酸化膜２７の上の記
憶ノードパターン３１、セルプレート電極パターン３６
及びＢＰＳＧ膜４０の構造は図４の場合と全く同様にな
る。したがって、セルプレート電極パターン３６の記憶
ノードパターン３１からの張り出し量５０によるＢＰＳ
Ｇ膜４０の表面の段差形状の改善動作は（実施例２）に
示すとおりとなる。
【００４２】このように記憶ノードパターン３１とセル
プレート電極パターン３６の重ね合わせ寸法３５から不
純物を含む第２多結晶シリコン３３の膜厚を引いた量に
等しいところのセルプレート電極パターン３６の記憶ノ
ードパターン３１からの張り出し量５０が、ＢＰＳＧ膜
４０の堆積膜厚５１の２倍以上１０倍以下であるように
することによって、トータル段差を分割して生じた２つ
の段差における粘性流動の相互作用を起こさせて、ＢＰ
ＳＧ膜４０のフロー角４４をさらに小さくし、ＢＰＳＧ
膜４０の表面に形成する配線４５の断線を少なくするこ
とができる。
プレート電極パターン３６の重ね合わせ寸法３５から不
純物を含む第２多結晶シリコン３３の膜厚を引いた量に
等しいところのセルプレート電極パターン３６の記憶ノ
ードパターン３１からの張り出し量５０が、ＢＰＳＧ膜
４０の堆積膜厚５１の２倍以上１０倍以下であるように
することによって、トータル段差を分割して生じた２つ
の段差における粘性流動の相互作用を起こさせて、ＢＰ
ＳＧ膜４０のフロー角４４をさらに小さくし、ＢＰＳＧ
膜４０の表面に形成する配線４５の断線を少なくするこ
とができる。
【００４３】なお、第４の実施例において、記憶ノード
３１とセルプレート電極３６及びＢＰＳＧ膜４０は、ビ
ット線４形成後に形成したがビット線４形成前に形成し
てもよい。
３１とセルプレート電極３６及びＢＰＳＧ膜４０は、ビ
ット線４形成後に形成したがビット線４形成前に形成し
てもよい。
【００４４】また、第４の実施例では不純物を含む酸化
珪素膜４０はＢＰＳＧ膜としたが、不純物を含む酸化珪
素膜４０はＰＳＧ膜としてもよい。
珪素膜４０はＢＰＳＧ膜としたが、不純物を含む酸化珪
素膜４０はＰＳＧ膜としてもよい。
【００４５】
【発明の効果】以上のように本発明はスイッチングトラ
ンジスタを形成した半導体基板上に層間絶縁膜を形成す
る手段と、スイッチングトランジスタの活性領域に達す
るように記憶ノードを形成する手段と、記憶ノードの表
面に絶縁膜を形成する手段と、セルプレート電極の表面
上に記憶ノードパターンとセルプレート電極パターンに
起因する２つの段差と有するようにセルプレート電極を
形成する手段と、その上に堆積したＢＰＳＧ膜を熱処理
により粘性流動させる手段を設けることにより、従来の
マスク枚数を増やすことなく、半導体記憶装置のメモリ
ーセルアレイ部分と周辺回路部分の境界領域叉はワード
線用裏打ちコンタクト形成領域における段差形状を緩和
し、アルミ配線の断線やコンタクト形成用埋め込み電極
（例えばタングステン）のエッチング残りを防ぎ、アル
ミ配線の歩留まりが低下するという問題点を排除するも
のである。
ンジスタを形成した半導体基板上に層間絶縁膜を形成す
る手段と、スイッチングトランジスタの活性領域に達す
るように記憶ノードを形成する手段と、記憶ノードの表
面に絶縁膜を形成する手段と、セルプレート電極の表面
上に記憶ノードパターンとセルプレート電極パターンに
起因する２つの段差と有するようにセルプレート電極を
形成する手段と、その上に堆積したＢＰＳＧ膜を熱処理
により粘性流動させる手段を設けることにより、従来の
マスク枚数を増やすことなく、半導体記憶装置のメモリ
ーセルアレイ部分と周辺回路部分の境界領域叉はワード
線用裏打ちコンタクト形成領域における段差形状を緩和
し、アルミ配線の断線やコンタクト形成用埋め込み電極
（例えばタングステン）のエッチング残りを防ぎ、アル
ミ配線の歩留まりが低下するという問題点を排除するも
のである。
【図１】本発明の第１の実施例における半導体記憶装置
の製造方法の部分工程断面図
の製造方法の部分工程断面図
【図２】本発明の第１の実施例における半導体記憶装置
の製造方法の部分工程断面図
の製造方法の部分工程断面図
【図３】本発明の第２の実施例における半導体記憶装置
の製造方法の部分工程断面図
の製造方法の部分工程断面図
【図４】第１、第２、第３及び第４の実施例における作
用説明のためのＢＰＳＧフロー角の計算結果図
用説明のためのＢＰＳＧフロー角の計算結果図
【図５】本発明の第３の実施例における半導体記憶装置
の製造方法の部分工程断面図
の製造方法の部分工程断面図
【図６】本発明の第３の実施例における半導体記憶装置
の製造方法の部分工程断面図
の製造方法の部分工程断面図
【図７】本発明の第３の実施例における半導体記憶装置
の製造方法の部分工程断面図
の製造方法の部分工程断面図
【図８】第３の実施例における半導体記憶装置のマスク
パターンの上面模式図
パターンの上面模式図
【図９】第３の実施例における作用説明のためのＢＰＳ
Ｇフロー角の実験結果図
Ｇフロー角の実験結果図
【図１０】本発明の第４の実施例における半導体記憶装
置の製造方法の部分工程断面図
置の製造方法の部分工程断面図
【図１１】従来の半導体記憶装置の製造方法の部分工程
断面図
断面図
【図１２】従来の半導体記憶装置の製造方法の部分工程
断面図
断面図
【図１３】従来の半導体記憶装置の製造方法の部分工程
断面図
断面図
１ シリコン基板 ２ 酸化膜 ３ 不純物を含む多結晶シリコン ４ 第１レジストパターン ５ 不純物を含む多結晶シリコンパターン ６ 不純物を含まない酸化膜 ７ 第２レジストパターン ８ 重ね合わせ寸法 ９ 不純物を含まない酸化膜パターン １０ 第１段差ａ １１ 第２段差ａ １２ トータル段差ａ １３ ＢＰＳＧ膜 １４ 第１段差ｂ １５ 第２段差ｂ １６ トータル段差ｂ １７ フロー角 １８ 配線 １９ 張り出し量 ２０ ＢＰＳＧ膜厚 ２１ 第２の薄膜パターン ２２ 第３の薄膜パターン ２３ ｐ型シリコン基板 ２４ ワード線 ２５ シリコン酸化膜 ２６ ビット線 ２７ シリコン酸化膜 ２８ コンタクト窓 ２９ 不純物を含む第１多結晶シリコン ３０ 第１レジストパターン ３１ 記憶ノードパターン ３２ 誘電体膜 ３３ 不純物を含む第２多結晶シリコン ３４ 第２レジストパターン ３５ 重ね合わせ寸法 ３６ セルプレート電極パターン ３７ 第１段差ａ ３８ 第２段差ａ ３９ トータル段差ａ ４０ ＢＰＳＧ膜 ４１ 第１段差ｂ ４２ 第２段差ｂ ４３ トータル段差ｂ ４４ フロー角 ４５ アルミ配線 ４６ セルアレイ部分 ４７ 周辺回路部分 ４８ 境界領域 ４９ ワード線用裏打ちコンタクト形成領域 ５０ 張り出し量 ５１ ＢＰＳＧ膜厚
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−192762（ＪＰ，Ａ) 特開 平３−82077（ＪＰ，Ａ) 特開 平３−147364（ＪＰ，Ａ) 特開 平４−329668（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/3205 H01L 21/768 H01L 21/8242
Claims (11)
- 【請求項１】半導体基板あるいは第一の薄膜の上に第二
の薄膜を堆積する工程と、前記第二の薄膜の上に第一の
フォトレジストでパターンを形成し、前記第一のフォト
レジストをマスクとして前記第二の薄膜をエッチングし
たパターンを形成する工程と、前記第二の薄膜上を含む
全面に第三の薄膜を堆積する工程と、前記第三の薄膜の
上に第二のフォトレジストをマスクとして前記第三の薄
膜をエッチングして、前記第二の薄膜を覆い前記第三の
薄膜のパターン端部の表面に前記第二の薄膜のパターン
と前記第三の薄膜パターンに起因する二つの段差を有す
るパターンを形成する工程と、前記第三の薄膜の上に不
純物を含む酸化珪素膜を堆積する工程と、前記不純物を
含む酸化珪素膜を熱処理によって粘性流動させる工程を
少なくとも含み、前記第二の薄膜のパターンと前記第三
の薄膜のパターンの重ね合わせ寸法から前記第三の薄膜
の膜厚を引いた値が、前記不純物を含む酸化珪素膜の堆
積膜厚の二倍以上十倍以下であることを特徴とする半導
体装置の製造方法。 - 【請求項２】第一の薄膜、第二の薄膜及び第三の薄膜と
して、不純物を含む酸化珪素膜よりも粘性流動の小さな
薄膜を用いたことを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】不純物を含む酸化珪素膜としてボロフォス
フォシリケイトガラスを用いたことを特徴とする請求項
２記載の半導体装置の製造方法。 - 【請求項４】半導体素子を形成した半導体基板上に層間
絶縁膜を形成し、その半導体素子の活性領域に達するコ
ンタクト窓を形成する工程と、前記コンタクト窓を通し
て半導体素子の活性領域に接するように不純物を含む第
一の多結晶シリコンを堆積する工程と、前記不純物を含
む第一の多結晶シリコン上に第一のフォトレジストでパ
ターンを形成し、前記第一のフォトレジストをマスクと
して前記不純物を含む第一の多結晶シリコンをエッチン
グしたパターンを形成する工程と、前記不純物を含む第
一の多結晶シリコンの表面に誘電体膜を形成してさらに
この誘電体膜を介して第二の不純物を含む多結晶シリコ
ンを堆積する工程と、前記不純物を含む第二の多結晶シ
リコン上に第二のフォトレジストでパターンを形成し、
その第二のフォトレジストをマスクとして前記不純物を
含む第二の多結晶シリコンをエッチングしたパターンを
形成する工程と、前記第二の不純物を含む多結晶シリコ
ン上に不純物を含む酸化珪素膜を堆積する工程と、前記
不純物を含む酸化珪素膜を熱処理によって粘性流動させ
る工程を少なくとも含み、前記不純物を含む第二の多結
晶シリコンのパターン端部の表面に、前記不純物を含む
第一の多結晶シリコンのパターンと第二の多結晶シリコ
ンのパターンに起因する二つの段差を有することを特徴
とする半導体装置の製造方法。 - 【請求項５】不純物を含む酸化珪素膜としてボロフォス
フォシリケイトガラスを用いたことを特徴とする請求項
４記載の半導体装置の製造方法。 - 【請求項６】第二の多結晶シリコンのパターン端部の二
つの段差に起因して形成された不純物を含む酸化珪素膜
の表面の二つの段差における不純物を含む酸化珪素膜の
粘性流動が、互いに独立でないことを特徴とする請求項
４記載の半導体装置の製造方法。 - 【請求項７】不純物を含む酸化珪素膜としてボロフォス
フォシリケイトガラスを用いたことを特徴とする請求項
６記載の半導体装置の製造方法。 - 【請求項８】半導体素子を形成した半導体基板上に層間
絶縁膜を形成し、その半導体素子の活性領域に達するコ
ンタクト窓を形成する工程と、前記コンタクト窓を通し
て半導体素子の活性領域に接するように不純物を含む第
一の多結晶シリコンを堆積する工程と、前記不純物を含
む第一の多結晶シリコン上に第一のフォトレジストでパ
ターンを形成し、前記第一のフォトレジストをマスクと
して前記不純物を含む第一の多結晶シリコンをエッチン
グしたパターンを形成する工程と、前記不純物を含む第
一の多結晶シリコンの表面に誘電体膜を形成してさらに
この誘電体膜を介して第二の不純物を含む多結晶シリコ
ンを堆積する工程と、前記不純物を含む第二の多結晶シ
リコン上に第二のフォトレジストでパターンを形成し、
その第二のフォトレジストをマスクとして前記不純物を
含む第二の多結晶シリコンをエッチングして、前記不純
物を含む第二の多結晶シリコンのパターン端部の表面に
前記不純物を含む第一の多結晶シリコンのパターンと第
二の多結晶シリコンのパターンに起因する２つの段差を
有するパターンを形成する工程と、前記第二の不純物を
含む多結晶シリコン上に不純物を含む酸化珪素膜を堆積
する工程と、前記不純物を含む酸化珪素膜を熱処理によ
って粘性流動させる工程を少なくとも含み、前記不純物
を含む第一の多結晶シリコンのパターンと前記不純物を
含む第二の多結晶シリコンのパターンの重ね合わせ寸法
から前記不純物を含む第二の多結晶シリコンの膜厚を引
いた値が、前記不純物を含む酸化珪素膜の堆積膜厚の二
倍以上十倍以下であることを特徴とする半導体装置の製
造方法。 - 【請求項９】不純物を含む酸化珪素膜としてボロフォス
フォシリケイトガラスを用いたことを特徴とする請求項
８記載の半導体装置の製造方法。 - 【請求項１０】スイッチングトランジスタを形成した半
導体基板上に層間絶縁膜を形成し、そのスイッチングト
ランジスタの活性領域に達するコンタクト窓を形成する
工程と、前記コンタクト窓を通してスイッチングトラン
ジスタの活性領域に接するように不純物を含む第一の多
結晶シリコンを堆積する工程と、前記不純物を含む第一
の多結晶シリコン上に第一のフォトレジストでパターン
を形成し、前記第一のフォトレジストをマスクとして前
記不純物を含む第一の多結晶シリコンをエッチングした
パターンを形成する工程と、前記不純物を含む第一の多
結晶シリコンの表面に誘電体膜を形成してさらにこの誘
電体膜を介して第二の不純物を含む多結晶シリコンを堆
積する工程と、前記不純物を含む第二の多結晶シリコン
上に第二のフォトレジストでパターンを形成し、その第
二のフォトレジストをマスクとして前記不純物を含む第
二の多結晶シリコンをエッチングしたパターンを形成す
る工程と、前記第二の不純物を含む多結晶シリコン上に
不純物を含む酸化珪素膜を堆積する工程と、前記不純物
を含む酸化珪素膜を熱処理によって粘性流動させる工程
を少なくとも含み、前記不純物を含む第一の多結晶シリ
コンのパターンと前記不純物を含む第二の多結晶シリコ
ンのパターンの重ね合わせ寸法が前記不純物を含む第一
の多結晶シリコンの膜厚の二倍以上四倍以下であること
を特徴とする半導体装置の製造方法。 - 【請求項１１】不純物を含む酸化珪素膜としてボロフォ
スフォシリケイトガラスを用いたことを特徴とする請求
項１０記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056679A JP2757733B2 (ja) | 1992-03-25 | 1993-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-66772 | 1992-03-25 | ||
| JP6677292 | 1992-03-25 | ||
| JP5056679A JP2757733B2 (ja) | 1992-03-25 | 1993-03-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629487A JPH0629487A (ja) | 1994-02-04 |
| JP2757733B2 true JP2757733B2 (ja) | 1998-05-25 |
Family
ID=26397645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5056679A Expired - Fee Related JP2757733B2 (ja) | 1992-03-25 | 1993-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757733B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4221432C2 (de) * | 1992-06-30 | 1994-06-09 | Siemens Ag | Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile |
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