JPH08204147A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08204147A JPH08204147A JP7011735A JP1173595A JPH08204147A JP H08204147 A JPH08204147 A JP H08204147A JP 7011735 A JP7011735 A JP 7011735A JP 1173595 A JP1173595 A JP 1173595A JP H08204147 A JPH08204147 A JP H08204147A
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- semiconductor film
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Abstract
(57)【要約】
【目的】 ＤＲＡＭにおいてプレ−ト電極を昇圧してス
トレ−ジノ−ドに蓄積される電荷量を増加させる際に必
要となるプレ−ト電極をビット線方向に分割する。 【構成】 リンド−プ多結晶Ｓｉ膜パタ−ン６’とＯＮ
Ｏ膜８の形成された基板上１にリンド−プ多結晶Ｓｉ膜
１０を１５０ｎｍ程度堆積し、Ｓｉ3 Ｎ4 膜１２を堆積
した後、レジスト膜１４を塗布し、レジスト膜１４をエ
ッチングしてリンド−プ多結晶Ｓｉ膜パタ−ン６’の間
にのみレジスト膜１４’を残す。そしてレジスト膜パタ
−ン１４’をマスクにしてＳｉ3 Ｎ4 膜１２をエッチン
グし、Ｓｉ3 Ｎ4 膜１２’をマスクにしてリンド−プ多
結晶Ｓｉ膜１０表面を２０ｎｍ以上酸化してＳｉＯ2 膜
１６を形成し、最後にＳｉＯ2 膜１６をマスクにしてエ
ッチングレ−ト比が１０以上のエッチング条件でエッチ
ングする。
トレ−ジノ−ドに蓄積される電荷量を増加させる際に必
要となるプレ−ト電極をビット線方向に分割する。 【構成】 リンド−プ多結晶Ｓｉ膜パタ−ン６’とＯＮ
Ｏ膜８の形成された基板上１にリンド−プ多結晶Ｓｉ膜
１０を１５０ｎｍ程度堆積し、Ｓｉ3 Ｎ4 膜１２を堆積
した後、レジスト膜１４を塗布し、レジスト膜１４をエ
ッチングしてリンド−プ多結晶Ｓｉ膜パタ−ン６’の間
にのみレジスト膜１４’を残す。そしてレジスト膜パタ
−ン１４’をマスクにしてＳｉ3 Ｎ4 膜１２をエッチン
グし、Ｓｉ3 Ｎ4 膜１２’をマスクにしてリンド−プ多
結晶Ｓｉ膜１０表面を２０ｎｍ以上酸化してＳｉＯ2 膜
１６を形成し、最後にＳｉＯ2 膜１６をマスクにしてエ
ッチングレ−ト比が１０以上のエッチング条件でエッチ
ングする。
Description
【０００１】
【産業上の利用分野】本発明は超ＬＳＩなどの微細化及
び動作電圧の低電圧化に際し、高密度のＤＲＡＭを低電
圧で動作させるのに必要な電荷容量を確保するのに有効
なメモリ−半導体装置及びその製造方法に関するもので
ある。
び動作電圧の低電圧化に際し、高密度のＤＲＡＭを低電
圧で動作させるのに必要な電荷容量を確保するのに有効
なメモリ−半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】従来よりＤＲＡＭを低電圧動作させる為
にメモリ−セルのプレ−ト電極の電圧を昇圧する方法が
提案されているが、これを効果的に実現するためには、
プレ−ト電極をビット線方向に沿って分割することが必
要になってくる。
にメモリ−セルのプレ−ト電極の電圧を昇圧する方法が
提案されているが、これを効果的に実現するためには、
プレ−ト電極をビット線方向に沿って分割することが必
要になってくる。
【０００３】上記した従来のＤＲＡＭのメモリ−セルの
プレ−ト電極を分割する方法としては、例えば「アイ・
イ−・アイ・シ−・イ− トランザクションズ オン
エレクトロニクス」 Ｖｏｌ．Ｅ７５−Ｃ，Ｎｏ．４，
１９９２年４月，ｐ．４９５−ｐ．５００ ［（ＩＥＩ
ＣＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒ
ｏｎｉｃｓ） Ｖｏｌ．Ｅ７５−Ｃ，Ｎｏ．４，ＡＰＲ
ＩＬ １９９２，ｐ．４９５−ｐ．５００］に示されて
いる。
プレ−ト電極を分割する方法としては、例えば「アイ・
イ−・アイ・シ−・イ− トランザクションズ オン
エレクトロニクス」 Ｖｏｌ．Ｅ７５−Ｃ，Ｎｏ．４，
１９９２年４月，ｐ．４９５−ｐ．５００ ［（ＩＥＩ
ＣＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒ
ｏｎｉｃｓ） Ｖｏｌ．Ｅ７５−Ｃ，Ｎｏ．４，ＡＰＲ
ＩＬ １９９２，ｐ．４９５−ｐ．５００］に示されて
いる。
【０００４】図２４は上記の従来のプレート電極を分割
する方法を示す平面図であり、以下のようにプレ−ト電
極のパタ−ンを形成している。
する方法を示す平面図であり、以下のようにプレ−ト電
極のパタ−ンを形成している。
【０００５】まず、図２４に示されるストレ−ジノ−ド
５６はビット線５４方向に細長い形状を有し、プレ−ト
電極５８は一組のビット線５４にスイッチングトランジ
スタを介して接続されるストレ−ジノ−ド５６を覆うよ
うに形成されている。ここでいう一組のビット線とは、
デ−タを読み出すビット線に対し隣のビット線はある特
定の電位に固定されており、この電位をリファレンスと
してビット線間の電位差を増幅してメモリ−セルに蓄え
られた情報が”１”か”０”かを判断するように構成さ
れた、隣合う一対のビット線のことを示している。
５６はビット線５４方向に細長い形状を有し、プレ−ト
電極５８は一組のビット線５４にスイッチングトランジ
スタを介して接続されるストレ−ジノ−ド５６を覆うよ
うに形成されている。ここでいう一組のビット線とは、
デ−タを読み出すビット線に対し隣のビット線はある特
定の電位に固定されており、この電位をリファレンスと
してビット線間の電位差を増幅してメモリ−セルに蓄え
られた情報が”１”か”０”かを判断するように構成さ
れた、隣合う一対のビット線のことを示している。
【０００６】そして上記の半導体装置の製造方法として
は、このプレ−ト電極５８のパタ−ンに対応するレジス
ト膜パタ−ンをフォトリソグラフィ−工程で形成し、次
に、このレジストパタ−ンをマスクにしてプレ−ト電極
としての多結晶Ｓｉ膜をエッチングしてプレ−ト電極の
パタ−ンを形成する。
は、このプレ−ト電極５８のパタ−ンに対応するレジス
ト膜パタ−ンをフォトリソグラフィ−工程で形成し、次
に、このレジストパタ−ンをマスクにしてプレ−ト電極
としての多結晶Ｓｉ膜をエッチングしてプレ−ト電極の
パタ−ンを形成する。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うなフォトリソグラフィ−工程によりプレ−ト電極５８
のパタ−ンを形成する方法においては、ストレ−ジノ−
ド５６の間隔がビット線５４のピッチに依存している
為、ＤＲＡＭの集積化が進みストレ−ジノ−ド５６の間
隔が微細になってくると、その微細な間隔の中でプレ−
ト電極５８を分割することはフォトリソグラフィ−の解
像能力よりも解像しなければならないパタ−ンの間隔の
方が狭くなってパタ−ン形成が不可能になるという問題
点を有していた。すなわち、例えば１６ＭＤＲＡＭや６
４ＭＤＲＡＭレベルのメモリ−セルサイズになってくる
と、ストレ−ジノ−ドの間隔が０．４μｍ程度になるの
で、ストレ−ジノ−ドとプレ−ト電極の重ね合わせ余裕
を０．１５μｍとるとプレ−ト電極の間隔は０．１μｍ
程度になってしまい、フォトリソグラフィ−では解像困
難である。
うなフォトリソグラフィ−工程によりプレ−ト電極５８
のパタ−ンを形成する方法においては、ストレ−ジノ−
ド５６の間隔がビット線５４のピッチに依存している
為、ＤＲＡＭの集積化が進みストレ−ジノ−ド５６の間
隔が微細になってくると、その微細な間隔の中でプレ−
ト電極５８を分割することはフォトリソグラフィ−の解
像能力よりも解像しなければならないパタ−ンの間隔の
方が狭くなってパタ−ン形成が不可能になるという問題
点を有していた。すなわち、例えば１６ＭＤＲＡＭや６
４ＭＤＲＡＭレベルのメモリ−セルサイズになってくる
と、ストレ−ジノ−ドの間隔が０．４μｍ程度になるの
で、ストレ−ジノ−ドとプレ−ト電極の重ね合わせ余裕
を０．１５μｍとるとプレ−ト電極の間隔は０．１μｍ
程度になってしまい、フォトリソグラフィ−では解像困
難である。
【０００８】また、図２５に工程断面図（図２４におけ
るＹ−Ｙ’方向の断面）で例を示すように、プレ−ト電
極のレジスト膜パタ−ン５９とストレ−ジノ−ドとなる
リンド−プ多結晶Ｓｉ膜パタ−ン５６の重なりがフォト
リソグラフィ−の重ね合わせ精度に比べて不十分であっ
た場合には、ストレ−ジノ−ド５６とプレ−ト電極のレ
ジストパタ−ン５９の間にマスク合わせズレが０．１５
μｍ程度生じてレジストパタ−ン５９の端がストレ−ジ
ノ−ド５６上にかかってしまうと、プレ−ト電極となる
リンド−プ多結晶Ｓｉ膜５８をエッチングする際に、レ
ジスト膜パタ−ン５９の重なりが不十分なところのリン
ド−プ多結晶Ｓｉ膜パタ−ン５６やその側面のリンド−
プ多結晶Ｓｉ膜５８がエッチングされてしまい、蓄積容
量の低下やＯＮＯ膜５７のリ−ク電流の増加に伴う歩留
まり低下や信頼性不良の問題が生じる。
るＹ−Ｙ’方向の断面）で例を示すように、プレ−ト電
極のレジスト膜パタ−ン５９とストレ−ジノ−ドとなる
リンド−プ多結晶Ｓｉ膜パタ−ン５６の重なりがフォト
リソグラフィ−の重ね合わせ精度に比べて不十分であっ
た場合には、ストレ−ジノ−ド５６とプレ−ト電極のレ
ジストパタ−ン５９の間にマスク合わせズレが０．１５
μｍ程度生じてレジストパタ−ン５９の端がストレ−ジ
ノ−ド５６上にかかってしまうと、プレ−ト電極となる
リンド−プ多結晶Ｓｉ膜５８をエッチングする際に、レ
ジスト膜パタ−ン５９の重なりが不十分なところのリン
ド−プ多結晶Ｓｉ膜パタ−ン５６やその側面のリンド−
プ多結晶Ｓｉ膜５８がエッチングされてしまい、蓄積容
量の低下やＯＮＯ膜５７のリ−ク電流の増加に伴う歩留
まり低下や信頼性不良の問題が生じる。
【０００９】本発明は上記問題点に鑑み、上記問題点を
解決し、低電圧動作が可能でしかも高集積化を可能とす
る容量素子を有するメモリ−半導体装置及びその製造方
法を提供するものである。
解決し、低電圧動作が可能でしかも高集積化を可能とす
る容量素子を有するメモリ−半導体装置及びその製造方
法を提供するものである。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の第１の手段は、メモリ−半導体装置の製造
方法に関するもので、プレ−ト電極となる第２の半導体
膜上に、自己整合的に少なくとも下層の第１の半導体膜
からなるストレ−ジノ−ドパタ−ンを覆うように酸化膜
パタ−ンを形成し、それをマスクとしてプレ−ト電極を
形成するため第２の半導体膜のエッチングを行うことを
特徴とし、その具体的な製造工程は、ビット線方向の間
隔よりもワ−ド線方向の方が広くなるストレ−ジノ−ド
となる第１の半導体膜パタ−ンを形成する工程と、第１
の半導体膜パタ−ン上に誘電体膜を形成する工程と、プ
レ−ト電極となる第２の半導体膜をストレ−ジノ−ドの
ビット線方向の間隔が埋まりワ−ド線方向の間隔が埋ま
らない膜厚で形成する工程と、第２の半導体膜上に酸化
防止膜を形成し、さらにレジスト膜を平坦に塗布した後
ストレ−ジノ−ド上の第２の半導体膜表面領域がが露出
するまでレジスト膜をエッチングしてワ−ド線方向の埋
まらない間隔にレジスト膜を残す工程と、このレジスト
膜をマスクにしてストレ−ジノ−ド上の酸化防止膜をエ
ッチングしてワ−ド線方向の埋まらない間隔に酸化防止
膜を残す工程と、この酸化防止膜をマスクにしてストレ
−ジノ−ド上の第２の半導体膜表面を酸化して選択的に
酸化膜を形成する工程と、酸化防止膜を除去する工程
と、酸化膜をマスクにして第２の半導体膜をエッチング
しストレ−ジノ−トを覆うプレ−ト電極を形成する工程
とを備えたものである。
めに本発明の第１の手段は、メモリ−半導体装置の製造
方法に関するもので、プレ−ト電極となる第２の半導体
膜上に、自己整合的に少なくとも下層の第１の半導体膜
からなるストレ−ジノ−ドパタ−ンを覆うように酸化膜
パタ−ンを形成し、それをマスクとしてプレ−ト電極を
形成するため第２の半導体膜のエッチングを行うことを
特徴とし、その具体的な製造工程は、ビット線方向の間
隔よりもワ−ド線方向の方が広くなるストレ−ジノ−ド
となる第１の半導体膜パタ−ンを形成する工程と、第１
の半導体膜パタ−ン上に誘電体膜を形成する工程と、プ
レ−ト電極となる第２の半導体膜をストレ−ジノ−ドの
ビット線方向の間隔が埋まりワ−ド線方向の間隔が埋ま
らない膜厚で形成する工程と、第２の半導体膜上に酸化
防止膜を形成し、さらにレジスト膜を平坦に塗布した後
ストレ−ジノ−ド上の第２の半導体膜表面領域がが露出
するまでレジスト膜をエッチングしてワ−ド線方向の埋
まらない間隔にレジスト膜を残す工程と、このレジスト
膜をマスクにしてストレ−ジノ−ド上の酸化防止膜をエ
ッチングしてワ−ド線方向の埋まらない間隔に酸化防止
膜を残す工程と、この酸化防止膜をマスクにしてストレ
−ジノ−ド上の第２の半導体膜表面を酸化して選択的に
酸化膜を形成する工程と、酸化防止膜を除去する工程
と、酸化膜をマスクにして第２の半導体膜をエッチング
しストレ−ジノ−トを覆うプレ−ト電極を形成する工程
とを備えたものである。
【００１１】さらに本発明の第２の手段はメモリ−半導
体装置に関しレイアウト上の手段であり、一組のビット
線対にスイッチングトランジスタを介してつながったス
トレ−ジノ−ドを覆うように分割されたプレ−ト電極の
パタ−ンを形成する際に、ストレ−ジノ−ドの形状を鍵
型にして向かい合わせることによってプレ−ト電極の間
隔をフォトリソグラフィ−の解像能力で開口可能なサイ
ズにする領域を確保し、プレ−ト電極がフォトリソグラ
フィ−で開口可能なサイズと不可能なサイズの繰り返さ
れた間隔を有することを特徴とし、その構成は、スイッ
チングトランジスタを介して一組の一方のビット線に接
続され対を成す他のビット線の上に折れ曲がった鍵型の
形状を有するストレ−ジノ−ドと、スイッチングトラン
ジスタを介して他方のビット線に接続されストレ−ジノ
−ドと同じ鍵型であるがビット線に対して逆向きでスト
レ−ジノ−ドと向かい合ったストレ−ジノ−ドと、一組
のビット線対にスイッチングトランジスタを介して接続
されたストレ−ジノ−ドの列のみを覆うように形成され
たプレ−ト電極を備え、ストレ−ジノ−ドが隣のビット
線上に折れ曲がった部分においてプレ−ト電極どうしの
間隔がストレ−ジノ−ドの最小間隔以上であるものであ
る。
体装置に関しレイアウト上の手段であり、一組のビット
線対にスイッチングトランジスタを介してつながったス
トレ−ジノ−ドを覆うように分割されたプレ−ト電極の
パタ−ンを形成する際に、ストレ−ジノ−ドの形状を鍵
型にして向かい合わせることによってプレ−ト電極の間
隔をフォトリソグラフィ−の解像能力で開口可能なサイ
ズにする領域を確保し、プレ−ト電極がフォトリソグラ
フィ−で開口可能なサイズと不可能なサイズの繰り返さ
れた間隔を有することを特徴とし、その構成は、スイッ
チングトランジスタを介して一組の一方のビット線に接
続され対を成す他のビット線の上に折れ曲がった鍵型の
形状を有するストレ−ジノ−ドと、スイッチングトラン
ジスタを介して他方のビット線に接続されストレ−ジノ
−ドと同じ鍵型であるがビット線に対して逆向きでスト
レ−ジノ−ドと向かい合ったストレ−ジノ−ドと、一組
のビット線対にスイッチングトランジスタを介して接続
されたストレ−ジノ−ドの列のみを覆うように形成され
たプレ−ト電極を備え、ストレ−ジノ−ドが隣のビット
線上に折れ曲がった部分においてプレ−ト電極どうしの
間隔がストレ−ジノ−ドの最小間隔以上であるものであ
る。
【００１２】
【作用】本発明の第１の手段であるメモリ−半導体装置
の製造方法は上記構成により、ストレ−ジノ−ドがビッ
ト線方向の間隔に対してワ−ド線方向が広い間隔を有
し、プレ−ト電極となる第２の半導体膜の膜厚がストレ
−ジノ−ドのビット線方向の間隔が埋まりワ−ド線方向
の間隔が埋まらない膜厚であることによって、レジスト
膜を全面に塗布した後ストレ−ジノ−ド上の第２の半導
体膜表面領域が露出するまでエッチングしたときにスト
レ−ジノ−ドのワ−ド線方向間隔にのみレジスト膜が残
る。そしてこのストレ−ジノ−ドの間隔に残ったレジス
ト膜はストレ−ジノ−ド上の酸化防止膜をエッチングす
る時のエッチングマスクとして作用し、これによって形
成された酸化防止膜パタ−ンはストレ−ジノ−ド上の第
２の半導体膜表面を酸化して酸化膜を形成する為の酸化
防止膜として作用し、これらによってストレ−ジノ−ド
の位置ときっちり合って自己整合的に酸化膜が形成され
るのである。そしてこの酸化膜は第２の半導体膜をエッ
チングしてストレ−ジノ−ドを覆うプレ−ト電極となる
第２の半導体膜パタ−ンを形成する為のエッチングマス
クとして作用する。このように第２の半導体膜のエッチ
ングマスクとしての酸化膜が、フォトリソグラフィ−に
よるマスク合わせではなくてストレ−ジノ−ドから決ま
る位置に自己整合的に形成される。すなわち、フォトリ
ソグラフィ−の解像能力やマスク合わせ精度に関係なく
微細な間隔のストレ−ジノ−ドに対してその列を覆うよ
うに分割されたプレ−ト電極となる第２の半導体膜パタ
−ンを形成することができ、設計ル−ルを小さくするこ
とができる。
の製造方法は上記構成により、ストレ−ジノ−ドがビッ
ト線方向の間隔に対してワ−ド線方向が広い間隔を有
し、プレ−ト電極となる第２の半導体膜の膜厚がストレ
−ジノ−ドのビット線方向の間隔が埋まりワ−ド線方向
の間隔が埋まらない膜厚であることによって、レジスト
膜を全面に塗布した後ストレ−ジノ−ド上の第２の半導
体膜表面領域が露出するまでエッチングしたときにスト
レ−ジノ−ドのワ−ド線方向間隔にのみレジスト膜が残
る。そしてこのストレ−ジノ−ドの間隔に残ったレジス
ト膜はストレ−ジノ−ド上の酸化防止膜をエッチングす
る時のエッチングマスクとして作用し、これによって形
成された酸化防止膜パタ−ンはストレ−ジノ−ド上の第
２の半導体膜表面を酸化して酸化膜を形成する為の酸化
防止膜として作用し、これらによってストレ−ジノ−ド
の位置ときっちり合って自己整合的に酸化膜が形成され
るのである。そしてこの酸化膜は第２の半導体膜をエッ
チングしてストレ−ジノ−ドを覆うプレ−ト電極となる
第２の半導体膜パタ−ンを形成する為のエッチングマス
クとして作用する。このように第２の半導体膜のエッチ
ングマスクとしての酸化膜が、フォトリソグラフィ−に
よるマスク合わせではなくてストレ−ジノ−ドから決ま
る位置に自己整合的に形成される。すなわち、フォトリ
ソグラフィ−の解像能力やマスク合わせ精度に関係なく
微細な間隔のストレ−ジノ−ドに対してその列を覆うよ
うに分割されたプレ−ト電極となる第２の半導体膜パタ
−ンを形成することができ、設計ル−ルを小さくするこ
とができる。
【００１３】さらに本発明の第２の手段であるメモリ−
半導体装置は上記構成により、ストレ−ジノ−ドを隣の
ビット上に折れ曲がった鍵型の形状にして一組のビット
線対にスイッチングトランジスタを介して接続されたス
トレ−ジノ−ドどうしを向かい合わせることによって、
従来の長方形のストレ−ジノ−ドの一部分を折れ曲がっ
た部分に移動したことになり従来と同程度の表面積と間
隔を確保することができ、かつストレ−ジノ−ドの間隔
が従来より広い部分をストレ−ジノ−ドが隣のビット線
上に折れ曲がった所につくることができ、その位置には
周期性がある。そして一組のビット線対にスイッチング
トランジスタを介して接続されたストレ−ジノ−ドの２
列のみを覆うようにプレ−ト電極を形成したときに、こ
のストレ−ジノ−ドの間隔が広い部分にプレ−ト電極の
間隔がフォトリソグラフィ−の解像能力で開口可能なサ
イズとなる領域を部分的に確保し、解像限界以下の間隔
と解像限界以上の間隔がくり返されることによって、フ
ォトリソグラフィ−で解像限界以下の間隔の部分が、隣
にある限界以上の広い間隔の部分からの光の回り込みの
為に解像することができるようになる。すなわち、プレ
−ト電極どうしの間隔を従来形成可能な最小寸法以下に
したレジスト膜パタ−ンを形成することができ、設計ル
−ルを小さくすることができる。
半導体装置は上記構成により、ストレ−ジノ−ドを隣の
ビット上に折れ曲がった鍵型の形状にして一組のビット
線対にスイッチングトランジスタを介して接続されたス
トレ−ジノ−ドどうしを向かい合わせることによって、
従来の長方形のストレ−ジノ−ドの一部分を折れ曲がっ
た部分に移動したことになり従来と同程度の表面積と間
隔を確保することができ、かつストレ−ジノ−ドの間隔
が従来より広い部分をストレ−ジノ−ドが隣のビット線
上に折れ曲がった所につくることができ、その位置には
周期性がある。そして一組のビット線対にスイッチング
トランジスタを介して接続されたストレ−ジノ−ドの２
列のみを覆うようにプレ−ト電極を形成したときに、こ
のストレ−ジノ−ドの間隔が広い部分にプレ−ト電極の
間隔がフォトリソグラフィ−の解像能力で開口可能なサ
イズとなる領域を部分的に確保し、解像限界以下の間隔
と解像限界以上の間隔がくり返されることによって、フ
ォトリソグラフィ−で解像限界以下の間隔の部分が、隣
にある限界以上の広い間隔の部分からの光の回り込みの
為に解像することができるようになる。すなわち、プレ
−ト電極どうしの間隔を従来形成可能な最小寸法以下に
したレジスト膜パタ−ンを形成することができ、設計ル
−ルを小さくすることができる。
【００１４】
（実施例１）本発明のメモリ−半導体装置の製造方法の
実施例を具体例に基づいて説明する。
実施例を具体例に基づいて説明する。
【００１５】図１〜図８は本発明第１の実施例における
製造工程であり、ＤＲＡＭのスタック型メモリ−セル構
造の形成工程を示す。ここで図１は図９に示す平面図の
Ｘ−Ｘ’の切断面の断面図であり、Ｙ−Ｙ’の断面は図
２のようになるが、以後の製造工程の説明はＹ−Ｙ’の
断面をもとにして行う。なお、図９は従来からあるスタ
ック型ＤＲＡＭのメモリ−セルのレイアウト図である。
製造工程であり、ＤＲＡＭのスタック型メモリ−セル構
造の形成工程を示す。ここで図１は図９に示す平面図の
Ｘ−Ｘ’の切断面の断面図であり、Ｙ−Ｙ’の断面は図
２のようになるが、以後の製造工程の説明はＹ−Ｙ’の
断面をもとにして行う。なお、図９は従来からあるスタ
ック型ＤＲＡＭのメモリ−セルのレイアウト図である。
【００１６】まず、図１に示すＰ型Ｓｉ基板１にＭＯＳ
構造のスイッチングトランジスタが形成され、そしてソ
−ス・ドレインの片側の拡散層２に接続してビット線
（図示せず）と層間絶縁膜４の形成された基板上に、他
方の拡散層２’に接続するようにリンド−プ多結晶Ｓｉ
膜６を形成し、レジスト膜パタ−ン（図示せず）をマス
クにしてこのリンド−プ多結晶Ｓｉ膜をエッチングして
レジスト膜を除去すると、ストレ−ジノ−ドとなるリン
ド−プ多結晶Ｓｉ膜パタ−ン６’が得られる。
構造のスイッチングトランジスタが形成され、そしてソ
−ス・ドレインの片側の拡散層２に接続してビット線
（図示せず）と層間絶縁膜４の形成された基板上に、他
方の拡散層２’に接続するようにリンド−プ多結晶Ｓｉ
膜６を形成し、レジスト膜パタ−ン（図示せず）をマス
クにしてこのリンド−プ多結晶Ｓｉ膜をエッチングして
レジスト膜を除去すると、ストレ−ジノ−ドとなるリン
ド−プ多結晶Ｓｉ膜パタ−ン６’が得られる。
【００１７】しかる後に、図３に示すように、Ｓｉ3 Ｎ
4 膜を堆積した後表面を酸化して誘電体膜としてのＯＮ
Ｏ膜８が得られる。そしてその上にプレ−ト電極となる
１５０ｎｍ程度の厚さのリンド−プ多結晶Ｓｉ膜１０を
堆積する。このとき、Ｘ−Ｘ’方向の断面は、図４に示
すように、リンド−プ多結晶Ｓｉ膜パタ−ン６’の間隔
がリンド−プ多結晶Ｓｉ膜１０で埋まるように、ストレ
−ジノ−ドのＸ方向の間隔がリンド−プ多結晶Ｓｉ膜１
０の膜厚の２倍以下、すなわちここでは０．３μｍ以下
に設定されていることが必要である。またストレ−ジノ
−ドのＹ方向の間隔は０．４μｍ程度以上に設定するこ
とによって、ストレ−ジノ−ドのＹ方向の間隔のみに凹
部が形成される。このことが本発明の重要な点の一つで
あって、このレイアウトによって初めて、ビット線方向
に自己整合的に分割されたプレ−ト電極を以下の工程に
よって形成することができるのである。
4 膜を堆積した後表面を酸化して誘電体膜としてのＯＮ
Ｏ膜８が得られる。そしてその上にプレ−ト電極となる
１５０ｎｍ程度の厚さのリンド−プ多結晶Ｓｉ膜１０を
堆積する。このとき、Ｘ−Ｘ’方向の断面は、図４に示
すように、リンド−プ多結晶Ｓｉ膜パタ−ン６’の間隔
がリンド−プ多結晶Ｓｉ膜１０で埋まるように、ストレ
−ジノ−ドのＸ方向の間隔がリンド−プ多結晶Ｓｉ膜１
０の膜厚の２倍以下、すなわちここでは０．３μｍ以下
に設定されていることが必要である。またストレ−ジノ
−ドのＹ方向の間隔は０．４μｍ程度以上に設定するこ
とによって、ストレ−ジノ−ドのＹ方向の間隔のみに凹
部が形成される。このことが本発明の重要な点の一つで
あって、このレイアウトによって初めて、ビット線方向
に自己整合的に分割されたプレ−ト電極を以下の工程に
よって形成することができるのである。
【００１８】次に、Ｓｉ3 Ｎ4 膜１２をプレ−ト電極１
０の上に５０ｎｍ程度堆積した後、図５に示すように、
１．５μｍ程度の厚さのレジスト膜１４を塗布して表面
を平坦化する。
０の上に５０ｎｍ程度堆積した後、図５に示すように、
１．５μｍ程度の厚さのレジスト膜１４を塗布して表面
を平坦化する。
【００１９】次に、レジスト膜を１．５μｍ以上エッチ
ングして、図６に示すように、リンド−プ多結晶Ｓｉ膜
パタ−ン６’の間にのみレジスト膜１４’を残す。そし
てこのレジスト膜１４’をマスクにしてＳｉ3 Ｎ4 膜１
２をエッチングして、レジスト膜１４’を除去する。こ
のときリンド−プ多結晶Ｓｉ膜パタ−ン６’の上のＳｉ
3 Ｎ4 膜１２がエッチングされる。
ングして、図６に示すように、リンド−プ多結晶Ｓｉ膜
パタ−ン６’の間にのみレジスト膜１４’を残す。そし
てこのレジスト膜１４’をマスクにしてＳｉ3 Ｎ4 膜１
２をエッチングして、レジスト膜１４’を除去する。こ
のときリンド−プ多結晶Ｓｉ膜パタ−ン６’の上のＳｉ
3 Ｎ4 膜１２がエッチングされる。
【００２０】次に、図７に示すように、Ｓｉ3 Ｎ4 膜１
２’をマスクにしてリンド−プ多結晶Ｓｉ膜１０表面を
２０ｎｍ以上酸化してＳｉＯ2 膜１６を形成し、高温の
リン酸によってＳｉ3 Ｎ4 膜１２’を除去する。
２’をマスクにしてリンド−プ多結晶Ｓｉ膜１０表面を
２０ｎｍ以上酸化してＳｉＯ2 膜１６を形成し、高温の
リン酸によってＳｉ3 Ｎ4 膜１２’を除去する。
【００２１】そして最後に、ＳｉＯ2 膜１６をマスクに
してリンド−プ多結晶Ｓｉ膜１０を多結晶ＳｉとＳｉＯ
2 膜のエッチングレ−ト比が１０以上のエッチング条件
でエッチングして、図８に示すように、ビット線方向に
プレ−ト電極が分割された構造を有するメモリ−セルが
形成される。このとき、メモリ−セルアレイの端におい
ては、図１０に平面図を示すように、プレ−ト電極に電
位を与える上層の配線と接続する部分をプレ−ト電極に
確保しなければならないからレジストパタ−ン１８を形
成しておいて、このレジストパタ−ン１８をマスクにし
てリンド−プ多結晶Ｓｉ膜１０をエッチングする。ここ
で、メモリ−セルアレイ内においてＳｉＯ2 膜１６が、
フォトリソグラフィ−ではなくてストレ−ジノ−ドとな
るリンド−プ多結晶Ｓｉ膜パタ−ン６’から自己整合的
に形成されていることが本発明の重要な点の一つであっ
て、これによってフォトリソグラフィ−のレジストパタ
−ン解像能力に関係なく微細な間隔のストレ−ジノ−ド
パタ−ンに対してプレ−ト電極パタ−ンを自己整合的に
形成することができる、すなわち０．１μｍ以下の間隔
で分割されたプレ−ト電極パタ−ンを形成することが可
能になるので、より集積度の高い素子に対してプレ−ト
電極をビット線方向に分割した構造が得られる。
してリンド−プ多結晶Ｓｉ膜１０を多結晶ＳｉとＳｉＯ
2 膜のエッチングレ−ト比が１０以上のエッチング条件
でエッチングして、図８に示すように、ビット線方向に
プレ−ト電極が分割された構造を有するメモリ−セルが
形成される。このとき、メモリ−セルアレイの端におい
ては、図１０に平面図を示すように、プレ−ト電極に電
位を与える上層の配線と接続する部分をプレ−ト電極に
確保しなければならないからレジストパタ−ン１８を形
成しておいて、このレジストパタ−ン１８をマスクにし
てリンド−プ多結晶Ｓｉ膜１０をエッチングする。ここ
で、メモリ−セルアレイ内においてＳｉＯ2 膜１６が、
フォトリソグラフィ−ではなくてストレ−ジノ−ドとな
るリンド−プ多結晶Ｓｉ膜パタ−ン６’から自己整合的
に形成されていることが本発明の重要な点の一つであっ
て、これによってフォトリソグラフィ−のレジストパタ
−ン解像能力に関係なく微細な間隔のストレ−ジノ−ド
パタ−ンに対してプレ−ト電極パタ−ンを自己整合的に
形成することができる、すなわち０．１μｍ以下の間隔
で分割されたプレ−ト電極パタ−ンを形成することが可
能になるので、より集積度の高い素子に対してプレ−ト
電極をビット線方向に分割した構造が得られる。
【００２２】以上述べてきた発明の要点を実現する方法
は他にもあり、以下に示す第２の実施例や第３の実施例
の様にしても可能である。
は他にもあり、以下に示す第２の実施例や第３の実施例
の様にしても可能である。
【００２３】（実施例２）図１１〜図１４は本発明第２
の実施例における製造工程であり、ＤＲＡＭのスタック
型メモリ−セル構造の形成工程を示す。ここで図１１〜
図１４は図９に示す平面図のＹ−Ｙ’の切断面の断面図
であり、ストレ−ジノ−ド６’のＸ方向の間隔は０．３
μｍ以下でＹ方向の間隔は０．４μｍ程度以上に設定さ
れている。
の実施例における製造工程であり、ＤＲＡＭのスタック
型メモリ−セル構造の形成工程を示す。ここで図１１〜
図１４は図９に示す平面図のＹ−Ｙ’の切断面の断面図
であり、ストレ−ジノ−ド６’のＸ方向の間隔は０．３
μｍ以下でＹ方向の間隔は０．４μｍ程度以上に設定さ
れている。
【００２４】まず、第１の実施例と同様の方法によって
プレ−ト電極となるリンド−プ多結晶Ｓｉ膜１０まで形
成された基板上にＳｉ3 Ｎ4 膜１２を５０ｎｍ程度堆積
した後、図１１に示すように、３００ｎｍ程度のスピン
・オン・グラス（ＳＯＧ）膜１５を塗布して約４００℃
の温度で熱処理して硬化する。このときＳＯＧ膜１５は
ストレ−ジノ−ドとなるリンド−プ多結晶Ｓｉ膜パタ−
ン６’の間隔に流れこみ、この間隔の中に厚く形成さ
れ、リンド−プ多結晶Ｓｉ膜パタ−ン６’の上には薄い
膜が残るだけである。
プレ−ト電極となるリンド−プ多結晶Ｓｉ膜１０まで形
成された基板上にＳｉ3 Ｎ4 膜１２を５０ｎｍ程度堆積
した後、図１１に示すように、３００ｎｍ程度のスピン
・オン・グラス（ＳＯＧ）膜１５を塗布して約４００℃
の温度で熱処理して硬化する。このときＳＯＧ膜１５は
ストレ−ジノ−ドとなるリンド−プ多結晶Ｓｉ膜パタ−
ン６’の間隔に流れこみ、この間隔の中に厚く形成さ
れ、リンド−プ多結晶Ｓｉ膜パタ−ン６’の上には薄い
膜が残るだけである。
【００２５】次に、リンド−プ多結晶Ｓｉ膜パタ−ン
６’の上に残った薄いＳＯＧ膜１５をエッチングして、
図１２に示すように、リンド−プ多結晶Ｓｉ膜パタ−ン
６’の間にのみＳＯＧ膜１５’を残す。ここで薄いＳＯ
Ｇ膜をエッチングするだけでよいので、第１の実施例の
様に厚いレジスト膜をエッチングする場合に比べエッチ
ングの制御性がよくなる。そしてこのリンド−プ多結晶
Ｓｉ膜パタ−ン６’の間に残ったＳＯＧ膜１５’をマス
クにしてリンド−プ多結晶Ｓｉ膜パタ−ン６’の上のＳ
ｉ3 Ｎ4 膜１２をエッチングして、希フッ酸によってＳ
ＯＧ膜１５’を除去する。
６’の上に残った薄いＳＯＧ膜１５をエッチングして、
図１２に示すように、リンド−プ多結晶Ｓｉ膜パタ−ン
６’の間にのみＳＯＧ膜１５’を残す。ここで薄いＳＯ
Ｇ膜をエッチングするだけでよいので、第１の実施例の
様に厚いレジスト膜をエッチングする場合に比べエッチ
ングの制御性がよくなる。そしてこのリンド−プ多結晶
Ｓｉ膜パタ−ン６’の間に残ったＳＯＧ膜１５’をマス
クにしてリンド−プ多結晶Ｓｉ膜パタ−ン６’の上のＳ
ｉ3 Ｎ4 膜１２をエッチングして、希フッ酸によってＳ
ＯＧ膜１５’を除去する。
【００２６】次に、図１３に示すように、Ｓｉ3 Ｎ4 膜
１２’をマスクにしてリンド−プ多結晶Ｓｉ膜１０表面
を２０ｎｍ以上酸化してＳｉＯ2 膜１６を形成し、高温
のリン酸によってＳｉ3 Ｎ4 膜１２’を除去する。
１２’をマスクにしてリンド−プ多結晶Ｓｉ膜１０表面
を２０ｎｍ以上酸化してＳｉＯ2 膜１６を形成し、高温
のリン酸によってＳｉ3 Ｎ4 膜１２’を除去する。
【００２７】そして最後に、ＳｉＯ2 膜１６をマスクに
してリンド−プ多結晶Ｓｉ膜１０を多結晶ＳｉとＳｉＯ
2 膜のエッチングレ−ト比が１０以上のエッチング条件
でエッチングして、図１４に示すように、ビット線方向
にプレ−ト電極が分割された構造を有するメモリ−セル
が形成される。このとき、メモリ−セルアレイの端にお
いては、第１の実施例と同様に図１０に平面図を示すよ
うに、上層の配線とプレ−ト電極を接続する部分を確保
するようにレジストパタ−ン１８を形成しておいて、こ
のレジストパタ−ン１８をマスクにしてリンド−プ多結
晶Ｓｉ膜１０をエッチングする。ここで、メモリ−セル
アレイ内のリンド−プ多結晶Ｓｉ膜１０（プレ−ト電
極）上のＳｉＯ2 膜１６が、フォトリソグラフィ−では
なくてストレ−ジノ−ドとしてのリンド−プ多結晶Ｓｉ
膜パタ−ン６’から自己整合的に形成されているので、
第１の実施例と同様により微細な間隔のストレ−ジノ−
ドパタ−ンに対してビット線方向に分割された構造のプ
レ−ト電極パタ−ンを自己整合的に形成することができ
る。
してリンド−プ多結晶Ｓｉ膜１０を多結晶ＳｉとＳｉＯ
2 膜のエッチングレ−ト比が１０以上のエッチング条件
でエッチングして、図１４に示すように、ビット線方向
にプレ−ト電極が分割された構造を有するメモリ−セル
が形成される。このとき、メモリ−セルアレイの端にお
いては、第１の実施例と同様に図１０に平面図を示すよ
うに、上層の配線とプレ−ト電極を接続する部分を確保
するようにレジストパタ−ン１８を形成しておいて、こ
のレジストパタ−ン１８をマスクにしてリンド−プ多結
晶Ｓｉ膜１０をエッチングする。ここで、メモリ−セル
アレイ内のリンド−プ多結晶Ｓｉ膜１０（プレ−ト電
極）上のＳｉＯ2 膜１６が、フォトリソグラフィ−では
なくてストレ−ジノ−ドとしてのリンド−プ多結晶Ｓｉ
膜パタ−ン６’から自己整合的に形成されているので、
第１の実施例と同様により微細な間隔のストレ−ジノ−
ドパタ−ンに対してビット線方向に分割された構造のプ
レ−ト電極パタ−ンを自己整合的に形成することができ
る。
【００２８】（実施例３）図１５〜図１７は本発明第３
の実施例の製造工程であり、ＤＲＡＭのスタック型メモ
リ−セル構造の形成工程を示す。ここで図１５〜図１７
は図９に示す平面図のＹ−Ｙ’の切断面の断面図であ
り、ストレ−ジノ−ド６’のＸ方向の間隔は０．３μｍ
以下でＹ方向の間隔は０．４μｍ程度以上に設定されて
いる。
の実施例の製造工程であり、ＤＲＡＭのスタック型メモ
リ−セル構造の形成工程を示す。ここで図１５〜図１７
は図９に示す平面図のＹ−Ｙ’の切断面の断面図であ
り、ストレ−ジノ−ド６’のＸ方向の間隔は０．３μｍ
以下でＹ方向の間隔は０．４μｍ程度以上に設定されて
いる。
【００２９】まず、第１の実施例と同様の方法によって
プレ−ト電極となるリンド−プ多結晶Ｓｉ膜１０まで形
成された基板上に、図１５に示すように、常圧ＣＶＤ法
によるＳｉＨ4 とＯ2 の反応によってＳｉＯ2 膜１７を
１００ｎｍ程度堆積する。このとき、常圧ＣＶＤ法によ
るＳｉＨ4 とＯ2 の反応によって形成されるＳｉＯ2膜
１７は段差被覆性が悪いので、ストレ−ジノ−ドとなる
リンド−プ多結晶Ｓｉ膜パタ−ン６’の上には１００ｎ
ｍ程度堆積されるが、その間隔には５０ｎｍ以下の膜厚
しか堆積されない。
プレ−ト電極となるリンド−プ多結晶Ｓｉ膜１０まで形
成された基板上に、図１５に示すように、常圧ＣＶＤ法
によるＳｉＨ4 とＯ2 の反応によってＳｉＯ2 膜１７を
１００ｎｍ程度堆積する。このとき、常圧ＣＶＤ法によ
るＳｉＨ4 とＯ2 の反応によって形成されるＳｉＯ2膜
１７は段差被覆性が悪いので、ストレ−ジノ−ドとなる
リンド−プ多結晶Ｓｉ膜パタ−ン６’の上には１００ｎ
ｍ程度堆積されるが、その間隔には５０ｎｍ以下の膜厚
しか堆積されない。
【００３０】そして次に、ＳｉＯ2 膜１７を５０ｎｍ程
度エッチングすると、前述したようにその段差被覆性の
為にＳｉＯ2 膜１７に膜厚差があるので、図１６に示す
ように、リンド−プ多結晶Ｓｉ膜パタ−ン６’上のＳｉ
Ｏ2 膜１７’が５０ｎｍ程度残り、リンド−プ多結晶Ｓ
ｉ膜パタ−ン６’の間のＳｉＯ2 膜１７がエッチングさ
れてなくなる。
度エッチングすると、前述したようにその段差被覆性の
為にＳｉＯ2 膜１７に膜厚差があるので、図１６に示す
ように、リンド−プ多結晶Ｓｉ膜パタ−ン６’上のＳｉ
Ｏ2 膜１７’が５０ｎｍ程度残り、リンド−プ多結晶Ｓ
ｉ膜パタ−ン６’の間のＳｉＯ2 膜１７がエッチングさ
れてなくなる。
【００３１】そして最後に、残ったＳｉＯ2 膜１７’を
マスクにしてリンド−プ多結晶Ｓｉ膜１０を多結晶Ｓｉ
とＳｉＯ2 膜のエッチングレ−ト比が１０以上のエッチ
ング条件でエッチングして、図１７に示すように、ビッ
ト線方向にプレ−ト電極が分割された構造を有するメモ
リ−セルが形成される。このとき、メモリ−セルアレイ
の端においては、第１の実施例と同様に図１０に平面図
を示すように、上層の配線とプレ−ト電極を接続する部
分を確保するようにレジストパタ−ン１８を形成してお
いて、このレジストパタ−ン１８をマスクにしてリンド
−プ多結晶Ｓｉ膜１０をエッチングする。このようにこ
の方法によれば、メモリ−セルアレイ内のリンド−プ多
結晶Ｓｉ膜１０のエッチングマスクとなるＳｉＯ2 膜パ
タ−ン１７’を、ＳｉＯ2 膜の堆積工程とエッチング工
程だけで形成できるので、製造工程の短縮化が図られ
る。さらに、第１の実施例と同様に、メモリ−セルアレ
イ内のリンド−プ多結晶Ｓｉ膜１０（プレ−ト電極）上
のＳｉＯ2 膜１７’が、フォトリソグラフィ−ではなく
てストレ−ジノ−ドとしてのリンド−プ多結晶Ｓｉ膜パ
タ−ン６’から自己整合的に形成されているので、より
微細な間隔のストレ−ジノ−ドパタ−ンに対してビット
線方向に分割された構造のプレ−ト電極パタ−ンを自己
整合的に形成することができる。
マスクにしてリンド−プ多結晶Ｓｉ膜１０を多結晶Ｓｉ
とＳｉＯ2 膜のエッチングレ−ト比が１０以上のエッチ
ング条件でエッチングして、図１７に示すように、ビッ
ト線方向にプレ−ト電極が分割された構造を有するメモ
リ−セルが形成される。このとき、メモリ−セルアレイ
の端においては、第１の実施例と同様に図１０に平面図
を示すように、上層の配線とプレ−ト電極を接続する部
分を確保するようにレジストパタ−ン１８を形成してお
いて、このレジストパタ−ン１８をマスクにしてリンド
−プ多結晶Ｓｉ膜１０をエッチングする。このようにこ
の方法によれば、メモリ−セルアレイ内のリンド−プ多
結晶Ｓｉ膜１０のエッチングマスクとなるＳｉＯ2 膜パ
タ−ン１７’を、ＳｉＯ2 膜の堆積工程とエッチング工
程だけで形成できるので、製造工程の短縮化が図られ
る。さらに、第１の実施例と同様に、メモリ−セルアレ
イ内のリンド−プ多結晶Ｓｉ膜１０（プレ−ト電極）上
のＳｉＯ2 膜１７’が、フォトリソグラフィ−ではなく
てストレ−ジノ−ドとしてのリンド−プ多結晶Ｓｉ膜パ
タ−ン６’から自己整合的に形成されているので、より
微細な間隔のストレ−ジノ−ドパタ−ンに対してビット
線方向に分割された構造のプレ−ト電極パタ−ンを自己
整合的に形成することができる。
【００３２】（実施例４）図１８は本発明によるメモリ
−半導体装置の実施例で、スタック型の容量素子を有す
るＤＲＡＭのメモリ−セルの平面図を示す。
−半導体装置の実施例で、スタック型の容量素子を有す
るＤＲＡＭのメモリ−セルの平面図を示す。
【００３３】図１８に示すメモリ−セルは、トランジス
タの活性領域となる凸型の島状領域２２と、その上を通
る合計４本のトランジスタのゲ−ト配線（ワ−ド線）２
４と、このゲ−ト配線２４の垂直方向に通る一組の対を
構成する２本のビット線２６と、ビット線２６と活性領
域２２を接続するコンタクトホ−ル２８（凸型の活性領
域１つに対して１つ）と、コンタクト２８とはゲ−ト配
線２４を挟んで位置しストレ−ジノ−ドと活性領域２２
を接続するコンタクトホ−ル３０（活性領域１つに対し
て２つ）と、隣のビット線上に折れ曲がった鍵型の形状
を有したストレ−ジノ−ド３２と、注目している一組の
ビット線（ビット線とダミ−ビット線）にトランジスタ
を介してつながるストレ−ジノ−ドの列のみを覆うプレ
−ト電極３４とから構成されており、鍵型形状のストレ
−ジノ−ド３２は一組のビット線につながるストレ−ジ
ノ−ド３２どうしが互いに向かい合うように位置し、す
なわちビット線ごとにストレ−ジノ−ド３２が逆方向に
折れ曲がった鍵型形状をしている。ここで、ストレ−ジ
ノ−ド３２が鍵型の形状を有することによって、ストレ
−ジノ−ド３２が隣のビット線２６上に張り出すスペ−
スを確保するとともにストレ−ジノ−ド３２の表面積が
減少するのを防いでいる。つまり、従来の長方形のスト
レ−ジノ−ドの一部分を切り取って鍵型の折れ曲がった
部分に移動したようになるので、従来の長方形の場合と
同程度の表面積が得られるのである。
タの活性領域となる凸型の島状領域２２と、その上を通
る合計４本のトランジスタのゲ−ト配線（ワ−ド線）２
４と、このゲ−ト配線２４の垂直方向に通る一組の対を
構成する２本のビット線２６と、ビット線２６と活性領
域２２を接続するコンタクトホ−ル２８（凸型の活性領
域１つに対して１つ）と、コンタクト２８とはゲ−ト配
線２４を挟んで位置しストレ−ジノ−ドと活性領域２２
を接続するコンタクトホ−ル３０（活性領域１つに対し
て２つ）と、隣のビット線上に折れ曲がった鍵型の形状
を有したストレ−ジノ−ド３２と、注目している一組の
ビット線（ビット線とダミ−ビット線）にトランジスタ
を介してつながるストレ−ジノ−ドの列のみを覆うプレ
−ト電極３４とから構成されており、鍵型形状のストレ
−ジノ−ド３２は一組のビット線につながるストレ−ジ
ノ−ド３２どうしが互いに向かい合うように位置し、す
なわちビット線ごとにストレ−ジノ−ド３２が逆方向に
折れ曲がった鍵型形状をしている。ここで、ストレ−ジ
ノ−ド３２が鍵型の形状を有することによって、ストレ
−ジノ−ド３２が隣のビット線２６上に張り出すスペ−
スを確保するとともにストレ−ジノ−ド３２の表面積が
減少するのを防いでいる。つまり、従来の長方形のスト
レ−ジノ−ドの一部分を切り取って鍵型の折れ曲がった
部分に移動したようになるので、従来の長方形の場合と
同程度の表面積が得られるのである。
【００３４】そしてストレ−ジノ−ド３２が隣のビット
線２６上に折れ曲がった形状をしていることによってま
た、その折れ曲がっている部分でストレ−ジノ−ドの間
隔を最小間隔より広くすることができ、この部分のプレ
−ト電極３４を分割する間隔をフォトリソグラフィ−の
解像限界以上にすることができる。そしてストレ−ジノ
−ドの間隔が最小間隔の部分のプレ−ト電極の間隔はフ
ォトリソグラフィ−の解像限界以下になってしまうが、
その隣に上記の間隔の広い部分があるのでフォトリソグ
ラフィ−でのパタ−ニングが可能となる。すなわち、図
１８に示すａの部分ではストレ−ジノ−ド３２の間隔は
最小間隔でありその上のプレ−ト電極３４の間隔は例え
ば０．３μｍ程度でフォトリソグラフィ−の解像限界以
下であるが、それに対しｂの部分（ストレ−ジノ−ドが
鍵型に折れ曲がった先のストレ−ジノ−ドの間隔）では
ストレ−ジノ−ド３２の間隔が広くできるのでプレ−ト
電極３４の間隔を例えば０．５μｍ程度とフォトリソグ
ラフィ−の解像限界以上にすることができる。そしてプ
レ−ト電極３４の間隔が０．３μｍの部分と０．５μｍ
部分が繰り返されることによって、０．３μｍの間隔だ
けではフォトリソグラフィ−で解像できない場合でも隣
の０．５μｍの間隔の部分からの光の回り込みで０．３
μｍの間隔を解像することが可能になるのである。そし
てこのようにフォトリソグラフィ−の解像限界以下の間
隔で分離されたプレ−ト電極のレジスト膜パタ−ンが形
成できることによって、従来よりもサイズが小さくなっ
た場合においても製造方法を複雑にすることなく、従来
と同様のレジスト膜をマスクにエッチングするだけでプ
レ−ト電極を形成する方法で製造することが可能になる
のである。さらに、ストレ−ジノ−ド３２を鍵型の形状
をしていることによって、例えば６００ｎｍの高さのス
トレ−ジノ−ドを形成した場合、図９に示したような長
方形のストレ−ジノ−ドの表面積と比べて９０％以上の
表面積を確保することが可能であり、プレ−ト電極の間
隔を広げたためにストレ−ジノ−ドの面積が小さくなっ
て容量が低下する心配はない。なお、鍵型形状のストレ
−ジノ−ドにしてｂの部分の間隔をａの部分の間隔より
も広くするためには、Ｙ方向に隣合う２つのストレ−ジ
ノ−ドを互いに向かい合ったレイアウトにする必要があ
り、従って分割されたプレ−ト電極は２列のストレ−ジ
ノ−ドを覆うような構成しかとれないので、同一のセン
スアンプ回路につながったビット線とダミ−ビット線に
スイッチングトランジスタと介してつながる２列のスト
レ−ジノ−ドが互いに向かい合い、その２列のストレ−
ジノ−ドのみを覆うようにプレ−ト電極が分割された構
成を採っている。
線２６上に折れ曲がった形状をしていることによってま
た、その折れ曲がっている部分でストレ−ジノ−ドの間
隔を最小間隔より広くすることができ、この部分のプレ
−ト電極３４を分割する間隔をフォトリソグラフィ−の
解像限界以上にすることができる。そしてストレ−ジノ
−ドの間隔が最小間隔の部分のプレ−ト電極の間隔はフ
ォトリソグラフィ−の解像限界以下になってしまうが、
その隣に上記の間隔の広い部分があるのでフォトリソグ
ラフィ−でのパタ−ニングが可能となる。すなわち、図
１８に示すａの部分ではストレ−ジノ−ド３２の間隔は
最小間隔でありその上のプレ−ト電極３４の間隔は例え
ば０．３μｍ程度でフォトリソグラフィ−の解像限界以
下であるが、それに対しｂの部分（ストレ−ジノ−ドが
鍵型に折れ曲がった先のストレ−ジノ−ドの間隔）では
ストレ−ジノ−ド３２の間隔が広くできるのでプレ−ト
電極３４の間隔を例えば０．５μｍ程度とフォトリソグ
ラフィ−の解像限界以上にすることができる。そしてプ
レ−ト電極３４の間隔が０．３μｍの部分と０．５μｍ
部分が繰り返されることによって、０．３μｍの間隔だ
けではフォトリソグラフィ−で解像できない場合でも隣
の０．５μｍの間隔の部分からの光の回り込みで０．３
μｍの間隔を解像することが可能になるのである。そし
てこのようにフォトリソグラフィ−の解像限界以下の間
隔で分離されたプレ−ト電極のレジスト膜パタ−ンが形
成できることによって、従来よりもサイズが小さくなっ
た場合においても製造方法を複雑にすることなく、従来
と同様のレジスト膜をマスクにエッチングするだけでプ
レ−ト電極を形成する方法で製造することが可能になる
のである。さらに、ストレ−ジノ−ド３２を鍵型の形状
をしていることによって、例えば６００ｎｍの高さのス
トレ−ジノ−ドを形成した場合、図９に示したような長
方形のストレ−ジノ−ドの表面積と比べて９０％以上の
表面積を確保することが可能であり、プレ−ト電極の間
隔を広げたためにストレ−ジノ−ドの面積が小さくなっ
て容量が低下する心配はない。なお、鍵型形状のストレ
−ジノ−ドにしてｂの部分の間隔をａの部分の間隔より
も広くするためには、Ｙ方向に隣合う２つのストレ−ジ
ノ−ドを互いに向かい合ったレイアウトにする必要があ
り、従って分割されたプレ−ト電極は２列のストレ−ジ
ノ−ドを覆うような構成しかとれないので、同一のセン
スアンプ回路につながったビット線とダミ−ビット線に
スイッチングトランジスタと介してつながる２列のスト
レ−ジノ−ドが互いに向かい合い、その２列のストレ−
ジノ−ドのみを覆うようにプレ−ト電極が分割された構
成を採っている。
【００３５】また、メモリ−セルアレイの端において
は、（図１９）に平面図を示すように、プレ−ト電極に
電位を与える上層の配線と接続する部分を有したプレ−
ト電極３４の形状をしている。
は、（図１９）に平面図を示すように、プレ−ト電極に
電位を与える上層の配線と接続する部分を有したプレ−
ト電極３４の形状をしている。
【００３６】（実施例５）図２０〜図２３は本発明第５
の実施例の製造工程であり、上記第４の実施例で示した
ＤＲＡＭのスタック型メモリ−セル構造の形成工程を示
す。ここで図２０〜図２３は図１８に示す平面図のＹ−
Ｙ’の切断面の断面図を示す。
の実施例の製造工程であり、上記第４の実施例で示した
ＤＲＡＭのスタック型メモリ−セル構造の形成工程を示
す。ここで図２０〜図２３は図１８に示す平面図のＹ−
Ｙ’の切断面の断面図を示す。
【００３７】まず、図２０に示すＰ型Ｓｉ基板１上に、
図には示されていないがスイッチングトランジスタのソ
−ス・ドレインの片側の拡散層２に接続したビット線
と、層間絶縁膜４が形成され、他方の拡散層２’に接続
するようにリンド−プ多結晶Ｓｉ膜６からなるストレ−
ジノ−ド６’と、ＯＮＯ膜８と、プレ−ト電極となるリ
ンド−プ多結晶Ｓｉ膜１０の形成されたところに、減圧
ＣＶＤ法によるＳｉＨ4とＮ2 Ｏの反応あるいはＳｉ
（ＯＣ2 Ｈ5 ）4 等の熱分解反応によってＳｉＯ2膜１
１を３００ｎｍ程度堆積し、引き続いて上記第４の実施
例で説明したようにストレ−ジノ−ド６’の２列分ずつ
を覆うようにレジスト膜パタ−ン１３を形成する。
図には示されていないがスイッチングトランジスタのソ
−ス・ドレインの片側の拡散層２に接続したビット線
と、層間絶縁膜４が形成され、他方の拡散層２’に接続
するようにリンド−プ多結晶Ｓｉ膜６からなるストレ−
ジノ−ド６’と、ＯＮＯ膜８と、プレ−ト電極となるリ
ンド−プ多結晶Ｓｉ膜１０の形成されたところに、減圧
ＣＶＤ法によるＳｉＨ4とＮ2 Ｏの反応あるいはＳｉ
（ＯＣ2 Ｈ5 ）4 等の熱分解反応によってＳｉＯ2膜１
１を３００ｎｍ程度堆積し、引き続いて上記第４の実施
例で説明したようにストレ−ジノ−ド６’の２列分ずつ
を覆うようにレジスト膜パタ−ン１３を形成する。
【００３８】そして次に、図２１に示すように、レジス
ト膜パタ−ン１３をマスクにしてＳｉＯ2 膜１１をエッ
チングしてＳｉＯ2 膜パタ−ン１１’を形成し、レジス
ト膜パタ−ン１３を除去する。
ト膜パタ−ン１３をマスクにしてＳｉＯ2 膜１１をエッ
チングしてＳｉＯ2 膜パタ−ン１１’を形成し、レジス
ト膜パタ−ン１３を除去する。
【００３９】次に、減圧ＣＶＤ法によるＳｉＨ4 とＮ2
Ｏの反応あるいはＳｉ（ＯＣ2 Ｈ5）4 等の熱分解反応
によってＳｉＯ2 膜１９を１００ｎｍ程度堆積する。こ
のとき堆積する膜厚は、ＳｉＯ2 膜パタ−ン１１’の間
隔を埋めてしまわないためにレジスト膜パタ−ン１３の
間隔の最小値（図１８に示したａの部分）の半分以下に
設定する必要がある。そして引き続いてＳｉＯ2 膜１９
をエッチングして、図２２に示すように、ＳｉＯ2 膜パ
タ−ン１１’の側壁にＳｉＯ2 膜パタ−ン１９’（サイ
ドウォ−ル）を形成する。これによってレジスト膜パタ
−ン１３を拡大した、リソグラフィ−では解像不可能な
微細な間隔（ここでは例えば０．１μｍ程度の間隔）を
有するエッチング用マスクパタ−ンが形成されたことに
なる。
Ｏの反応あるいはＳｉ（ＯＣ2 Ｈ5）4 等の熱分解反応
によってＳｉＯ2 膜１９を１００ｎｍ程度堆積する。こ
のとき堆積する膜厚は、ＳｉＯ2 膜パタ−ン１１’の間
隔を埋めてしまわないためにレジスト膜パタ−ン１３の
間隔の最小値（図１８に示したａの部分）の半分以下に
設定する必要がある。そして引き続いてＳｉＯ2 膜１９
をエッチングして、図２２に示すように、ＳｉＯ2 膜パ
タ−ン１１’の側壁にＳｉＯ2 膜パタ−ン１９’（サイ
ドウォ−ル）を形成する。これによってレジスト膜パタ
−ン１３を拡大した、リソグラフィ−では解像不可能な
微細な間隔（ここでは例えば０．１μｍ程度の間隔）を
有するエッチング用マスクパタ−ンが形成されたことに
なる。
【００４０】そして最後に、ＳｉＯ2 膜パタ−ン１１’
及び１９’をマスクにしてリンド−プ多結晶Ｓｉ膜１０
をエッチングして、図２３に示すように、ビット線方向
に２列分のストレ−ジノ−ド（ビット線とダミ−ビット
線につながったストレ−ジノ−ド）を覆うようにプレ−
ト電極が分割された構造を有するメモリ−セルが形成さ
れる。ここで、ＳｉＯ2 膜パタ−ン１９’によって拡大
されたエッチング用のマスクパタ−ンを用いることによ
って、レジスト膜パタ−ン１３とリンド−プ多結晶Ｓｉ
膜パタ−ン６’の重なりがフォトリソグラフィ−の重ね
合わせ精度に比べて不十分であったとしても、ＳｉＯ2
膜１９の膜厚分だけ重なりが増加するので、その分重ね
合わせの余裕度が向上する。従って、ＳｉＯ2 膜サイド
ウォ−ル１９’のないときには、ストレ−ジノ−ド６’
とプレ−ト電極のレジストパタ−ン１３の間にマスク合
わせズレが０．１５μｍ程度生じてレジストパタ−ン１
３の端がストレ−ジノ−ド６’上にかかった場合、リン
ド−プ多結晶Ｓｉ膜１０をエッチングする際に、レジス
ト膜パタ−ン１３の重なりが不十分なところのリンド−
プ多結晶Ｓｉ膜パタ−ン６’やその側面のリンド−プ多
結晶Ｓｉ膜１０がエッチングされてしまう懸念がある
が、ＳｉＯ2 膜サイドウォ−ル１９’を形成することに
よってこれを防止することができるようになるのであ
る。
及び１９’をマスクにしてリンド−プ多結晶Ｓｉ膜１０
をエッチングして、図２３に示すように、ビット線方向
に２列分のストレ−ジノ−ド（ビット線とダミ−ビット
線につながったストレ−ジノ−ド）を覆うようにプレ−
ト電極が分割された構造を有するメモリ−セルが形成さ
れる。ここで、ＳｉＯ2 膜パタ−ン１９’によって拡大
されたエッチング用のマスクパタ−ンを用いることによ
って、レジスト膜パタ−ン１３とリンド−プ多結晶Ｓｉ
膜パタ−ン６’の重なりがフォトリソグラフィ−の重ね
合わせ精度に比べて不十分であったとしても、ＳｉＯ2
膜１９の膜厚分だけ重なりが増加するので、その分重ね
合わせの余裕度が向上する。従って、ＳｉＯ2 膜サイド
ウォ−ル１９’のないときには、ストレ−ジノ−ド６’
とプレ−ト電極のレジストパタ−ン１３の間にマスク合
わせズレが０．１５μｍ程度生じてレジストパタ−ン１
３の端がストレ−ジノ−ド６’上にかかった場合、リン
ド−プ多結晶Ｓｉ膜１０をエッチングする際に、レジス
ト膜パタ−ン１３の重なりが不十分なところのリンド−
プ多結晶Ｓｉ膜パタ−ン６’やその側面のリンド−プ多
結晶Ｓｉ膜１０がエッチングされてしまう懸念がある
が、ＳｉＯ2 膜サイドウォ−ル１９’を形成することに
よってこれを防止することができるようになるのであ
る。
【００４１】
【発明の効果】以上のように本発明の半導体装置の製造
方法によれば、プレ−ト電極となるリンド−プ多結晶Ｓ
ｉ膜のエッチングマスクとして、ストレ−ジノ−ドであ
るリンド−プ多結晶Ｓｉ膜パタ−ンから自己整合的に形
成された酸化膜があるので、フォトリソグラフィ−の解
像能力に関係なく微細な間隔のストレ−ジノ−ドパタ−
ンに対してプレ−ト電極パタ−ンを形成することがで
き、設計ル−ルを小さくすることができる。
方法によれば、プレ−ト電極となるリンド−プ多結晶Ｓ
ｉ膜のエッチングマスクとして、ストレ−ジノ−ドであ
るリンド−プ多結晶Ｓｉ膜パタ−ンから自己整合的に形
成された酸化膜があるので、フォトリソグラフィ−の解
像能力に関係なく微細な間隔のストレ−ジノ−ドパタ−
ンに対してプレ−ト電極パタ−ンを形成することがで
き、設計ル−ルを小さくすることができる。
【００４２】また本発明の半導体装置の製造方法によれ
ば、ストレ−ジノ−ドの間隔を埋めるのにＳＯＧ膜を用
いることによって、ストレ−ジノ−ド上の薄いＳＯＧ膜
をエッチングするだけでよいので、エッチングの制御性
がよくなる。
ば、ストレ−ジノ−ドの間隔を埋めるのにＳＯＧ膜を用
いることによって、ストレ−ジノ−ド上の薄いＳＯＧ膜
をエッチングするだけでよいので、エッチングの制御性
がよくなる。
【００４３】さらに本発明の半導体装置の製造方法によ
れば、プレ−ト電極であるリンド−プ多結晶Ｓｉ膜のエ
ッチングマスクとなるＳｉＯ2 膜パタ−ンを、常圧ＣＶ
Ｄ法によるＳｉＯ2 膜の堆積工程とエッチング工程だけ
で形成できるので、製造工程の短縮化が図られる。
れば、プレ−ト電極であるリンド−プ多結晶Ｓｉ膜のエ
ッチングマスクとなるＳｉＯ2 膜パタ−ンを、常圧ＣＶ
Ｄ法によるＳｉＯ2 膜の堆積工程とエッチング工程だけ
で形成できるので、製造工程の短縮化が図られる。
【００４４】また、本発明のメモリ−半導体装置によれ
ば、スタック型構造のストレ−ジノ−ドの平面形状が鍵
型の形状を有することによって、隣のストレ−ジノ−ド
との間隔を保持しつつストレ−ジノ−ドが隣のビット線
上に折れ曲がるスペ−スを確保するとともに、ストレ−
ジノ−ドの表面積が減少するのを防いでいる。そしてス
トレ−ジノ−ドが隣のビット線上に折れ曲がっているこ
とによって、この部分のストレ−ジノ−ドの間隔を最小
間隔より広くし、この部分でプレ−ト電極を分割する間
隔をフォトリソグラフィ−の解像限界以上の広さに確保
するとともに、そのプレ−ト電極間隔が広い部分と狭い
部分とで構成されそれらが繰り返されるるために、狭い
間隔がフォトリソグラフィ−で解像困難なサイズであっ
たとしても、広い間隔の部分からの光の回り込みによっ
て狭い間隔を解像することができるようになる。すなわ
ち、プレ−ト電極どうしの間隔を従来形成可能な最小寸
法以下にしたレジスト膜パタ−ンを形成することがで
き、従来と同様の方法でより微細なサイズでかつ分割さ
れたプレ−ト電極を有するメモリ−半導体装置を製造す
ることが可能になる。
ば、スタック型構造のストレ−ジノ−ドの平面形状が鍵
型の形状を有することによって、隣のストレ−ジノ−ド
との間隔を保持しつつストレ−ジノ−ドが隣のビット線
上に折れ曲がるスペ−スを確保するとともに、ストレ−
ジノ−ドの表面積が減少するのを防いでいる。そしてス
トレ−ジノ−ドが隣のビット線上に折れ曲がっているこ
とによって、この部分のストレ−ジノ−ドの間隔を最小
間隔より広くし、この部分でプレ−ト電極を分割する間
隔をフォトリソグラフィ−の解像限界以上の広さに確保
するとともに、そのプレ−ト電極間隔が広い部分と狭い
部分とで構成されそれらが繰り返されるるために、狭い
間隔がフォトリソグラフィ−で解像困難なサイズであっ
たとしても、広い間隔の部分からの光の回り込みによっ
て狭い間隔を解像することができるようになる。すなわ
ち、プレ−ト電極どうしの間隔を従来形成可能な最小寸
法以下にしたレジスト膜パタ−ンを形成することがで
き、従来と同様の方法でより微細なサイズでかつ分割さ
れたプレ−ト電極を有するメモリ−半導体装置を製造す
ることが可能になる。
【００４５】さらに本発明のメモリ−半導体装置を実現
する半導体装置の製造方法によれば、ＳｉＯ2 膜をプレ
−ト電極のエッチング用マスクに用い、サイドウォ−ル
膜を形成してマスクパタ−ンを拡大することによって、
プレ−ト電極のレジスト膜パタ−ンとストレ−ジノ−ド
の重なりがフォトリソグラフィ−の重ね合わせ精度に対
して不十分であったとしても、ＳｉＯ2 膜サイドウォ−
ルの膜厚分だけ重なりが増加するので、プレ−ト電極を
エッチングする際に、レジスト膜パタ−ンの重なりが不
十分なところでもマスク合わせズレによってストレ−ジ
ノ−ドを露出させてエッチングしてしまうことがない。
従って、製造歩留まりも素子の信頼性も向上する。
する半導体装置の製造方法によれば、ＳｉＯ2 膜をプレ
−ト電極のエッチング用マスクに用い、サイドウォ−ル
膜を形成してマスクパタ−ンを拡大することによって、
プレ−ト電極のレジスト膜パタ−ンとストレ−ジノ−ド
の重なりがフォトリソグラフィ−の重ね合わせ精度に対
して不十分であったとしても、ＳｉＯ2 膜サイドウォ−
ルの膜厚分だけ重なりが増加するので、プレ−ト電極を
エッチングする際に、レジスト膜パタ−ンの重なりが不
十分なところでもマスク合わせズレによってストレ−ジ
ノ−ドを露出させてエッチングしてしまうことがない。
従って、製造歩留まりも素子の信頼性も向上する。
【００４６】このように、低電圧動作が可能となるプレ
−ト電極をビット線方向に分割した構造を提供すること
ができ、しかも素子の高集積化に大きく寄与することが
できる。
−ト電極をビット線方向に分割した構造を提供すること
ができ、しかも素子の高集積化に大きく寄与することが
できる。
【図１】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図２】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図３】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図４】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図５】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図６】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図７】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図８】本発明第１の実施例における半導体装置の製造
工程断面図
工程断面図
【図９】本発明第１〜第３の実施例における半導体装置
の平面図
の平面図
【図１０】本発明第１〜第３の実施例における半導体装
置の平面図
置の平面図
【図１１】本発明第２の実施例における半導体装置の製
造工程断面図
造工程断面図
【図１２】本発明第２の実施例における半導体装置の製
造工程断面図
造工程断面図
【図１３】本発明第２の実施例における半導体装置の製
造工程断面図
造工程断面図
【図１４】本発明第２の実施例における半導体装置の製
造工程断面図
造工程断面図
【図１５】本発明第３の実施例における半導体装置の製
造工程断面図
造工程断面図
【図１６】本発明第３の実施例における半導体装置の製
造工程断面図
造工程断面図
【図１７】本発明第３の実施例における半導体装置の製
造工程断面図
造工程断面図
【図１８】本発明における半導体装置の平面図
【図１９】本発明における半導体装置の平面図
【図２０】本発明第５の実施例における半導体装置の製
造工程断面図
造工程断面図
【図２１】本発明第５の実施例における半導体装置の製
造工程断面図
造工程断面図
【図２２】本発明第５の実施例における半導体装置の製
造工程断面図
造工程断面図
【図２３】本発明第５の実施例における半導体装置の製
造工程断面図
造工程断面図
【図２４】従来の半導体装置の平面図
【図２５】従来の半導体装置の製造工程断面図
１ Ｐ型シリコン基板 ２ Ｎ型拡散層 ４ ＢＰＳＧ膜（層間絶縁膜） ６ リンド−プ多結晶Ｓｉ膜（第１の半導体膜パタ−
ン） ８，５７ ＯＮＯ（Ｓｉ3 Ｎ4 膜／ＳｉＯ2 ）膜（誘電
体膜） １０ リンド−プ多結晶Ｓｉ膜（第２の半導体膜） １１ ＳｉＯ2 膜（第１の薄膜） １２ Ｓｉ3 Ｎ4 膜（酸化防止膜） １３，５９ レジスト膜パタ−ン １４ レジスト膜 １５ ＳＯＧ膜 １６ ＳｉＯ2 膜（酸化膜） １７ ＣＶＤ−ＳｉＯ2 膜（酸化膜） １８ レジスト膜パタ−ン １９ ＳｉＯ2 膜（第２の薄膜） ２２ トランジスタ活性領域 ２４ ワ−ド線（ゲ−ト配線） ２６，５４ ビット線 ２８ コンタクトホ−ル（ビット線対拡散層） ３０ コンタクトホ−ル（ストレ−ジノ−ド対拡散層） ３２，５６ ストレ−ジノ−ド（リンド−プ多結晶Ｓｉ
膜） ３４，５８ プレ−ト電極（リンド−プ多結晶Ｓｉ膜）
ン） ８，５７ ＯＮＯ（Ｓｉ3 Ｎ4 膜／ＳｉＯ2 ）膜（誘電
体膜） １０ リンド−プ多結晶Ｓｉ膜（第２の半導体膜） １１ ＳｉＯ2 膜（第１の薄膜） １２ Ｓｉ3 Ｎ4 膜（酸化防止膜） １３，５９ レジスト膜パタ−ン １４ レジスト膜 １５ ＳＯＧ膜 １６ ＳｉＯ2 膜（酸化膜） １７ ＣＶＤ−ＳｉＯ2 膜（酸化膜） １８ レジスト膜パタ−ン １９ ＳｉＯ2 膜（第２の薄膜） ２２ トランジスタ活性領域 ２４ ワ−ド線（ゲ−ト配線） ２６，５４ ビット線 ２８ コンタクトホ−ル（ビット線対拡散層） ３０ コンタクトホ−ル（ストレ−ジノ−ド対拡散層） ３２，５６ ストレ−ジノ−ド（リンド−プ多結晶Ｓｉ
膜） ３４，５８ プレ−ト電極（リンド−プ多結晶Ｓｉ膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｘ Ｓ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｃ
Claims (9)
- 【請求項１】第１の半導体膜からなるストレ−ジノ−
ド、前記ストレ−ジノ−ド上に形成された誘電体膜、及
び第２の半導体膜からなるプレート電極を有する電荷蓄
積部を有する半導体装置の製造方法であって、前記第２
の半導体膜形成後に酸化防止膜を全面に形成する工程
と、前記第１の半導体膜からなる複数のストレ−ジノ−
ドの配列の内の同一のビット線に接続されるストレ−ジ
ノ−ドが一直線上に並び、かつそのビット線方向の間隔
は前記第２の半導体膜の膜厚の２倍より狭く前記第２の
半導体膜を形成した際に前記第２の半導体膜で埋まるよ
うに設定され、前記ビット線と直行する間隔は前記第２
の半導体膜の膜厚の２倍より広く設定されており、この
ストレ−ジノ−ドの配列のビット線と直行する間隔にレ
ジスト膜を形成する工程と、前記レジスト膜をマスクに
して前記酸化防止膜をエッチングして酸化防止膜パタ−
ンを形成する工程と、前記レジスト膜を除去し、前記酸
化防止膜パタ−ンをマスクにして前記第２の半導体膜表
面を選択的に酸化して酸化膜を形成する工程と、前記酸
化防止膜パタ−ンを除去する工程と、前記酸化膜をマス
クにして前記第２の半導体膜をエッチングし前記第１の
半導体膜パタ−ンを覆う第２の半導体膜パタ−ンを形成
する工程とを有する半導体装置の製造方法。 - 【請求項２】第１の半導体膜パタ−ンの間隔にレジスト
膜を形成する工程において、全面にレジスト膜を形成し
平坦化した後、前記第１の半導体膜パタ−ン上の前記第
２の半導体膜表面領域が露出するまでレジスト膜をエッ
チングして形成することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】第１の半導体膜からなるストレ−ジノ−
ド、前記ストレ−ジノ−ド上に形成された誘電体膜、及
び第２の半導体膜からなるプレート電極を有する電荷蓄
積部を有する半導体装置の製造方法であって、前記第２
の半導体膜形成後に酸化防止膜を全面に形成する工程
と、前記第１の半導体膜からなる複数のストレ−ジノ−
ドの配列の内の同一のビット線に接続されるストレ−ジ
ノ−ドが一直線上に並び、かつそのビット線方向の間隔
は前記第２の半導体膜の膜厚の２倍より狭く前記第２の
半導体膜を形成した際に前記第２の半導体膜で埋まるよ
うに設定され、前記ビット線と直行する間隔は前記第２
の半導体膜の膜厚の２倍より広く設定されており、この
ストレ−ジノ−ドの配列のビット線と直行する間隔に第
１の酸化膜を形成する工程と、前記第１の酸化膜をマス
クにして前記酸化防止膜をエッチングして酸化防止膜パ
タ−ンを形成する工程と、前記第１の酸化膜を除去する
工程と、前記酸化防止膜パタ−ンをマスクにして前記第
２の半導体膜表面を選択的に酸化して第２の酸化膜を形
成する工程と、前記酸化防止膜パタ−ンを除去する工程
と、前記第２の酸化膜をマスクにして前記第２の半導体
膜をエッチングし前記第１の半導体膜パタ−ンを覆う第
２の半導体膜パタ−ンを形成する工程とを有する半導体
装置の製造方法。 - 【請求項４】第１の半導体膜パタ−ンの間隔に第１の酸
化膜を形成する工程において、全面にＳＯＧ膜を塗布し
て第１の半導体膜パタ−ンの間隔に流し込んだ後熱処理
によって硬化し、次に前記第１の半導体膜パタ−ン上の
前記第２の半導体膜表面領域が露出するまでＳＯＧ膜を
エッチングして形成することを特徴とする請求項３記載
の半導体装置の製造方法。 - 【請求項５】第１の半導体膜からなるストレ−ジノ−
ド、前記ストレ−ジノ−ド上に形成された誘電体膜、及
び第２の半導体膜からなるプレート電極を有する電荷蓄
積部を有する半導体装置の製造方法であって、前記第１
の半導体膜からなる複数のストレ−ジノ−ドの配列の
内、同一のビット線に接続されるストレ−ジノ−ドが一
直線上に並び、かつそのビット線方向の間隔は第２の半
導体膜の膜厚の２倍より狭くて第２の半導体膜を形成し
た際に第２の半導体膜で埋まるように設定され、前記ビ
ット線と直行する間隔は第２の半導体膜の膜厚の２倍よ
り広く設定されており、前記第２の半導体膜形成後前記
ストレ−ジノ−ドの配列により形成されたビット線に直
行する方向の凹凸の凸部上に形成される膜厚が凹部内に
形成される膜厚の２倍以上になるように酸化膜を形成す
る工程と、前記酸化膜をエッチングして前記凸部上の前
記酸化膜を残し、かつ前記凹部内の酸化膜を除去して酸
化膜パタ−ンを形成する工程と、前記酸化膜パタ−ンを
マスクにして前記第２の半導体膜をエッチングし前記第
１の半導体膜パタ−ンを覆う第２の半導体膜パタ−ンを
形成する工程とを有する半導体装置の製造方法。 - 【請求項６】第１の半導体膜パタ−ン列の端において、
第２の半導体膜パタ−ンを形成するエッチング工程の前
にレジスト膜パタ−ンを形成し、前記レジスト膜パタ−
ンをマスクにして第２の半導体膜をエッチングして第２
の半導体膜パタ−ンを形成し、前記第２の半導体膜パタ
−ン上の層間絶縁膜にコンタクト孔を形成し、第２の半
導体膜パタ−ンを上層の配線と接続することを特徴とす
る請求項１〜５いずれかに記載の半導体装置の製造方
法。 - 【請求項７】第１の半導体膜からなるストレ−ジノ−
ド、前記ストレ−ジノ−ド上に形成された誘電体膜、及
び第２の半導体膜からなるプレート電極を有する電荷蓄
積部を有する半導体装置の製造方法であって、前記第２
の半導体膜形成後第１の薄膜を全面に形成する工程と、
前記第１の半導体膜からなる複数のストレ−ジノ−ドの
配列のビット線方向の一列ないし二列を覆うようにレジ
スト膜パタ−ンを形成する工程と、前記レジスト膜パタ
−ンをマスクにして前記薄膜をエッチングしレジスト膜
パタ−ンを除去する工程と、前記レジスト膜パタ−ンの
最小間隔の半分以下の膜厚の第２の薄膜を形成する工程
と、前記第２の薄膜をエッチングし前記第１の薄膜の側
壁に第２の薄膜を残す工程と、前記第１及び第２の薄膜
をマスクにして前記第２の半導体膜をエッチングし前記
第１の半導体膜パタ−ンを覆う第２の半導体膜パタ−ン
を形成する工程とを有する半導体装置の製造方法。 - 【請求項８】スイッチングトランジスタを介して第１の
ビット線に接続され対を成す第２のビット線上に折れ曲
がった鍵型形状を有する第１のストレ−ジノ−ドと、ス
イッチングトランジスタを介して第２のビット線に接続
され前記ストレ−ジノ−ドと同じ形状でビット線に対し
て逆向きで前記第１のストレ−ジノ−ドと向かい合った
第２のストレ−ジノ−ドと、前記第１及び第２のストレ
−ジノ−ド上に形成された誘電体膜と、一組のビット線
対にスイッチングトランジスタを介して接続された２列
のストレ−ジノ−ドを覆うように形成されたプレ−ト電
極を備え、プレ−ト電極間の間隔にストレ−ジノ−ドの
最小間隔以上の部分があることを特徴とする半導体装
置。 - 【請求項９】プレ−ト電極間の間隔がフォトリソグラフ
ィ−の解像限界以下と以上の２種類の値を有し、前記２
種類の値の間隔が交互にくり返されることを特徴とする
請求項８記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011735A JPH08204147A (ja) | 1995-01-27 | 1995-01-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011735A JPH08204147A (ja) | 1995-01-27 | 1995-01-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204147A true JPH08204147A (ja) | 1996-08-09 |
Family
ID=11786300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011735A Pending JPH08204147A (ja) | 1995-01-27 | 1995-01-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204147A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126650B2 (en) | 2002-03-29 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Illumination unit and liquid crystal display apparatus comprising same |
| JP2009283953A (ja) * | 2000-09-26 | 2009-12-03 | Toshiba Corp | 半導体装置の製造方法 |
| US8405139B2 (en) | 2000-09-26 | 2013-03-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
-
1995
- 1995-01-27 JP JP7011735A patent/JPH08204147A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283953A (ja) * | 2000-09-26 | 2009-12-03 | Toshiba Corp | 半導体装置の製造方法 |
| US8405139B2 (en) | 2000-09-26 | 2013-03-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US9059300B2 (en) | 2000-09-26 | 2015-06-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US7126650B2 (en) | 2002-03-29 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Illumination unit and liquid crystal display apparatus comprising same |
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