JPH05110027A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05110027A JPH05110027A JP3270822A JP27082291A JPH05110027A JP H05110027 A JPH05110027 A JP H05110027A JP 3270822 A JP3270822 A JP 3270822A JP 27082291 A JP27082291 A JP 27082291A JP H05110027 A JPH05110027 A JP H05110027A
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- metal wiring
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセル端の空間を利用して、メモリセル
端の金属配線の線幅を十分太くすることによって、金属
配線の断線を防止する。 【構成】 Ｓｉ基板１上に形成されたＭＯＳトランジス
タと、ビット線及び積層型容量と、各層間絶縁膜と、ワ
−ド線のリンド−プポリシリコン膜５（５Ｂ〜５Ｆ）と
部分的に接続するワ−ド線としてのＡｌ配線２４（２４
Ａ〜２４Ｅ）から構成されたＤＲＡＭのメモリ・セルで
あり、メモリ・セルの最端部に形成されたＡｌ配線２４
ＡはＡｌ配線２４Ｂ〜２４Ｅに比べ２０〜３０％程度太
い線幅で形成されている。この構造によれば、Ａｌ配線
２４をエッチングして形成する場合のマスク材となるレ
ジスト膜パタ−ンの露光工程において、段差による反射
の影響を受けてこのレジスト膜パタ−ンが細ったとして
も、メモリ・セルの最端部に形成されたＡｌ配線２４Ａ
が断線することはない。
端の金属配線の線幅を十分太くすることによって、金属
配線の断線を防止する。 【構成】 Ｓｉ基板１上に形成されたＭＯＳトランジス
タと、ビット線及び積層型容量と、各層間絶縁膜と、ワ
−ド線のリンド−プポリシリコン膜５（５Ｂ〜５Ｆ）と
部分的に接続するワ−ド線としてのＡｌ配線２４（２４
Ａ〜２４Ｅ）から構成されたＤＲＡＭのメモリ・セルで
あり、メモリ・セルの最端部に形成されたＡｌ配線２４
ＡはＡｌ配線２４Ｂ〜２４Ｅに比べ２０〜３０％程度太
い線幅で形成されている。この構造によれば、Ａｌ配線
２４をエッチングして形成する場合のマスク材となるレ
ジスト膜パタ−ンの露光工程において、段差による反射
の影響を受けてこのレジスト膜パタ−ンが細ったとして
も、メモリ・セルの最端部に形成されたＡｌ配線２４Ａ
が断線することはない。
Description
【０００１】
【産業上の利用分野】本発明は高段差部に形成するのに
適した金属配線構造を備えた半導体装置に関するもので
ある。
適した金属配線構造を備えた半導体装置に関するもので
ある。
【０００２】
【従来の技術】近年、ＬＳＩの集積度が増すにつれ、積
層型容量構造を有する記憶素子が用いられている。そし
て、その記憶素子と周辺のＣＭＯＳ回路との境界での段
差は、高くなる一方であり、記憶素子上に形成されるア
ルミ配線の幅は細くなる一方である。
層型容量構造を有する記憶素子が用いられている。そし
て、その記憶素子と周辺のＣＭＯＳ回路との境界での段
差は、高くなる一方であり、記憶素子上に形成されるア
ルミ配線の幅は細くなる一方である。
【０００３】以下図面を参照しながら、上記した従来の
半導体装置の一例について説明する。
半導体装置の一例について説明する。
【０００４】図３は従来の半導体装置の断面構造を示す
ものである。図３において、１はＰ型シリコン基板で、
２は分離材としてのＳｉＯ2膜である。３はソース・ド
レイン領域、４はゲ−ト酸化膜としてのＳｉＯ2膜、５
Ｂ〜５Ｆはワ−ド線としてのリンド−プポリシリコン膜
であり、ｎ型ＭＯＳトランジスタが形成されている。ま
た、５Ａは第１の素子としての周辺回路のＭＯＳトラン
ジスタのゲ−トとなるリンド−プポリシリコン膜であ
る。６,７,１１及び２２は層間絶縁膜としてのＳｉＯ2
膜で、９はビット線としてのＷポリサイド膜である。１
６はストレ−ジ・ノ−ドとしてのリンド−プポリシリコ
ン膜で、１８は誘電体膜としてのＳｉ3Ｎ4膜とＳｉＯ2
膜で、２０はセル・プレ−トとしてのリンド−プポリシ
リコン膜であり、第２の素子としての積層型容量素子が
形成されている。そして、２４（２４Ａ〜２４Ｅ）はリ
ンド−プポリシリコン膜のワ−ド線（５Ｂ〜５Ｆ）を接
続しているＡｌ配線である。積層型容量構造ではストレ
−ジ・ノ−ドとセル・プレ−トがＭＯＳトランジスタの
上に形成されているため、周辺のＣＭＯＳ回路に比べて
高くなり、容量素子列の端部２３で高段差が形成されて
いる。また、ワ−ド線は等間隔に配置されており、Ａｌ
配線２４（２４Ａ〜２４Ｅ）は記憶素子上に等配線幅で
等間隔に並んでいる。例えば１６メガビットＤＲＡＭの
場合、Ａｌ配線２４（２４Ａ〜２４Ｅ）の線幅と間隔は
共に０.６〜０.８μｍ程度である。（例えば、「アイ・
イ・アイ・シ−・イ トランザクションズ［ＩＥＩＣＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ （ＶＯＬ.Ｅ ７４,Ｎ
ｏ.４１９９１ ｐｐ.８１８−８２６）］）。
ものである。図３において、１はＰ型シリコン基板で、
２は分離材としてのＳｉＯ2膜である。３はソース・ド
レイン領域、４はゲ−ト酸化膜としてのＳｉＯ2膜、５
Ｂ〜５Ｆはワ−ド線としてのリンド−プポリシリコン膜
であり、ｎ型ＭＯＳトランジスタが形成されている。ま
た、５Ａは第１の素子としての周辺回路のＭＯＳトラン
ジスタのゲ−トとなるリンド−プポリシリコン膜であ
る。６,７,１１及び２２は層間絶縁膜としてのＳｉＯ2
膜で、９はビット線としてのＷポリサイド膜である。１
６はストレ−ジ・ノ−ドとしてのリンド−プポリシリコ
ン膜で、１８は誘電体膜としてのＳｉ3Ｎ4膜とＳｉＯ2
膜で、２０はセル・プレ−トとしてのリンド−プポリシ
リコン膜であり、第２の素子としての積層型容量素子が
形成されている。そして、２４（２４Ａ〜２４Ｅ）はリ
ンド−プポリシリコン膜のワ−ド線（５Ｂ〜５Ｆ）を接
続しているＡｌ配線である。積層型容量構造ではストレ
−ジ・ノ−ドとセル・プレ−トがＭＯＳトランジスタの
上に形成されているため、周辺のＣＭＯＳ回路に比べて
高くなり、容量素子列の端部２３で高段差が形成されて
いる。また、ワ−ド線は等間隔に配置されており、Ａｌ
配線２４（２４Ａ〜２４Ｅ）は記憶素子上に等配線幅で
等間隔に並んでいる。例えば１６メガビットＤＲＡＭの
場合、Ａｌ配線２４（２４Ａ〜２４Ｅ）の線幅と間隔は
共に０.６〜０.８μｍ程度である。（例えば、「アイ・
イ・アイ・シ−・イ トランザクションズ［ＩＥＩＣＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ （ＶＯＬ.Ｅ ７４,Ｎ
ｏ.４１９９１ ｐｐ.８１８−８２６）］）。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図４に断面構造図，図５に平面図を示す
ように、エッチングしてＡｌ配線パタ−ン２４（２４Ａ
〜２４Ｅ）を形成する際のマスク材となるレジスト膜パ
タ−ン２５（２５Ａ〜２５Ｅ）を露光により形成する際
に、このレジスト膜パタ−ン２５Ａが、容量素子列の端
部の段差部２３において、Ａｌ膜２４による光の反射の
影響を受けて図５に示すように細るため、容量素子列の
端部上に段差部２３に並行に形成されたＡｌ配線２４Ａ
が断線しやすいという問題点を有していた。
うな構成では、図４に断面構造図，図５に平面図を示す
ように、エッチングしてＡｌ配線パタ−ン２４（２４Ａ
〜２４Ｅ）を形成する際のマスク材となるレジスト膜パ
タ−ン２５（２５Ａ〜２５Ｅ）を露光により形成する際
に、このレジスト膜パタ−ン２５Ａが、容量素子列の端
部の段差部２３において、Ａｌ膜２４による光の反射の
影響を受けて図５に示すように細るため、容量素子列の
端部上に段差部２３に並行に形成されたＡｌ配線２４Ａ
が断線しやすいという問題点を有していた。
【０００６】本発明は上記問題点に鑑み、上記問題点を
解決し、量産性及び製造歩留まりに優れ、高集積化を可
能とする半導体装置を提供するものである。
解決し、量産性及び製造歩留まりに優れ、高集積化を可
能とする半導体装置を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、半導体基板上に形成された
第１の素子と、この第１の素子に隣接し前記半導体基板
上に形成された前記第１の素子よりも高さの高い第２の
素子と、前記第１及び第２の素子上に形成された絶縁膜
と、前記第２の素子上の絶縁膜上に形成された同一の線
幅と間隔をそれぞれ有する繰り返しの金属配線パタ−ン
と、この金属配線パタ−ンの内、前記第１の素子と前記
第２の素子の間の段差部に最も近く形成された前記金属
配線パタ−ンと等間隔で前記金属配線パタ−ンよりも太
い線幅を有する金属配線とを備えたものである。
めに本発明の半導体装置は、半導体基板上に形成された
第１の素子と、この第１の素子に隣接し前記半導体基板
上に形成された前記第１の素子よりも高さの高い第２の
素子と、前記第１及び第２の素子上に形成された絶縁膜
と、前記第２の素子上の絶縁膜上に形成された同一の線
幅と間隔をそれぞれ有する繰り返しの金属配線パタ−ン
と、この金属配線パタ−ンの内、前記第１の素子と前記
第２の素子の間の段差部に最も近く形成された前記金属
配線パタ−ンと等間隔で前記金属配線パタ−ンよりも太
い線幅を有する金属配線とを備えたものである。
【０００８】
【作用】本発明は上記構成により、高さの異なる第１の
素子と第２の素子の境界に形成された段差部に隣接する
金属配線が、隣に形成された繰り返しの金属配線パタ−
ンと等間隔でこの金属配線パタ−ンよりも太い線幅を有
することによって、段差部での金属膜による光の反射の
影響の為に、段差部に隣接する金属配線が断線するのを
防止することができるとともに、金属配線間の短絡も発
生しない。
素子と第２の素子の境界に形成された段差部に隣接する
金属配線が、隣に形成された繰り返しの金属配線パタ−
ンと等間隔でこの金属配線パタ−ンよりも太い線幅を有
することによって、段差部での金属膜による光の反射の
影響の為に、段差部に隣接する金属配線が断線するのを
防止することができるとともに、金属配線間の短絡も発
生しない。
【０００９】
【実施例】まず、はじめに本発明による半導体装置の構
造例について、図面を参照しながら説明する。図１は本
発明の実施例におけるＤＲＡＭのメモリ・セルの断面構
造を示すものである。
造例について、図面を参照しながら説明する。図１は本
発明の実施例におけるＤＲＡＭのメモリ・セルの断面構
造を示すものである。
【００１０】１はＰ型Ｓｉ半導体基板１であり、２（２
Ａ〜２Ｃ）はこの基板１に形成された素子分離領域とし
てのＳｉＯ2膜である。第２の素子のｎ型ＭＯＳトラン
ジスタ部は、Ｐ型Ｓｉ半導体基板１中に形成されたＭＯ
Ｓトランジスタのソ−ス・ドレイン領域としてのＮ+拡
散層３（３Ａ〜３Ｅ）と、ＭＯＳトランジスタのゲ−ト
酸化膜としてのＳｉＯ2膜４（４Ａ,４Ｂ）と、ＳｉＯ2
膜２及び４上に形成されたＭＯＳトランジスタのゲ−ト
であり、ＤＲＡＭのワ−ド線としてのリンド−プポリシ
リコン膜５Ｂ〜５Ｄから形成されている。６,７はリン
ド−プポリシリコン膜５上及び側面に形成された、ワ−
ド線とビット線及びストレ−ジ・ノ−ドとの層間絶縁膜
としてのＳｉＯ2膜、９（９Ａ,９Ｂ）はＮ+拡散層３
（３Ｂ,３Ｄ）及びＳｉＯ2膜７上に形成されたビット線
としてのＷポリサイド膜、１１はＷポリサイド膜９上及
び側面に形成されたビット線とストレ−ジ・ノ−ドとの
層間絶縁膜としてのＳｉＯ2膜である。第２の素子の容
量部は、Ｎ+拡散層３（３Ａ,３Ｃ,３Ｄ）及びＳｉＯ2膜
１１上に形成されたストレ−ジ・ノ−ドとしてのリンド
−プポリシリコン膜１６（１６Ａ〜１６Ｃ）と、リンド
−プポリシリコン膜１６の表面上に形成された誘電体膜
としてのＳｉ3Ｎ4膜とのＳｉＯ2膜との多層膜１８と、
誘電体膜１８表面上に形成されたセル・プレ−トとして
のリンド−プポリシリコン膜２０から形成されいる。２
２はセル・プレ−トとＡｌ配線との層間絶縁膜としての
ＳｉＯ2 膜、２４（２４Ａ〜２４Ｅ）はワ−ド線のリン
ド−プポリシリコン膜５（５Ｂ〜５Ｄ）と部分的に接続
するワ−ド線としてのＡｌ配線である。以上より、第２
の素子としてのＤＲＡＭメモリ・セルが構成されてい
る。
Ａ〜２Ｃ）はこの基板１に形成された素子分離領域とし
てのＳｉＯ2膜である。第２の素子のｎ型ＭＯＳトラン
ジスタ部は、Ｐ型Ｓｉ半導体基板１中に形成されたＭＯ
Ｓトランジスタのソ−ス・ドレイン領域としてのＮ+拡
散層３（３Ａ〜３Ｅ）と、ＭＯＳトランジスタのゲ−ト
酸化膜としてのＳｉＯ2膜４（４Ａ,４Ｂ）と、ＳｉＯ2
膜２及び４上に形成されたＭＯＳトランジスタのゲ−ト
であり、ＤＲＡＭのワ−ド線としてのリンド−プポリシ
リコン膜５Ｂ〜５Ｄから形成されている。６,７はリン
ド−プポリシリコン膜５上及び側面に形成された、ワ−
ド線とビット線及びストレ−ジ・ノ−ドとの層間絶縁膜
としてのＳｉＯ2膜、９（９Ａ,９Ｂ）はＮ+拡散層３
（３Ｂ,３Ｄ）及びＳｉＯ2膜７上に形成されたビット線
としてのＷポリサイド膜、１１はＷポリサイド膜９上及
び側面に形成されたビット線とストレ−ジ・ノ−ドとの
層間絶縁膜としてのＳｉＯ2膜である。第２の素子の容
量部は、Ｎ+拡散層３（３Ａ,３Ｃ,３Ｄ）及びＳｉＯ2膜
１１上に形成されたストレ−ジ・ノ−ドとしてのリンド
−プポリシリコン膜１６（１６Ａ〜１６Ｃ）と、リンド
−プポリシリコン膜１６の表面上に形成された誘電体膜
としてのＳｉ3Ｎ4膜とのＳｉＯ2膜との多層膜１８と、
誘電体膜１８表面上に形成されたセル・プレ−トとして
のリンド−プポリシリコン膜２０から形成されいる。２
２はセル・プレ−トとＡｌ配線との層間絶縁膜としての
ＳｉＯ2 膜、２４（２４Ａ〜２４Ｅ）はワ−ド線のリン
ド−プポリシリコン膜５（５Ｂ〜５Ｄ）と部分的に接続
するワ−ド線としてのＡｌ配線である。以上より、第２
の素子としてのＤＲＡＭメモリ・セルが構成されてい
る。
【００１１】５Ａは第１の素子としての周辺回路のＭＯ
Ｓトランジスタのゲ−トであるリンド−プポリシリコン
膜である。
Ｓトランジスタのゲ−トであるリンド−プポリシリコン
膜である。
【００１２】このメモリ・セルの最端部に形成されたＡ
ｌ配線２４ＡはＡｌ配線２４Ｂ〜２４Ｅに比べ２０〜３
０％程度太い線幅で形成されている。例えば、段差部２
３の高さが１．０μｍ程度でＡｌ配線２４Ｂ〜２４Ｅの
線幅が０.８μｍの場合、Ａｌ配線２４Ａの線幅を１.０
μｍ程度にする。
ｌ配線２４ＡはＡｌ配線２４Ｂ〜２４Ｅに比べ２０〜３
０％程度太い線幅で形成されている。例えば、段差部２
３の高さが１．０μｍ程度でＡｌ配線２４Ｂ〜２４Ｅの
線幅が０.８μｍの場合、Ａｌ配線２４Ａの線幅を１.０
μｍ程度にする。
【００１３】この構造によれば、図２に平面図を示すよ
うに、エッチングしてＡｌ配線２４（２４Ａ〜２４Ｅ）
を形成する場合のマスク材となるレジスト膜パタ−ン２
５（２５Ａ〜２５Ｅ）の露光工程において、メモリ・セ
ル端のレジスト膜パタ−ン２５Ａがメモリ・セルと周辺
回路との段差２３の為に高反射率を有するＡｌ膜２４の
反射の影響を受けて細ったとしても、図１及び図２のよ
うにメモリ・セルの最端部に形成されたＡｌ配線２４Ａ
の配線幅を反射の影響を受けても断線しない程度に太く
しておくことによって、Ａｌ配線２４Ａが断線すること
を防止することができる。ここで、メモリ・セルの最端
部にはＡｌ配線２４Ａの線幅をメモリ・セルの外側に向
けて拡げる余地があるため、上記構造が可能であり、上
記構造によってＡｌ配線２４Ａと２４Ｂの間隔が狭くな
り短絡を起こすという問題は発生しない。
うに、エッチングしてＡｌ配線２４（２４Ａ〜２４Ｅ）
を形成する場合のマスク材となるレジスト膜パタ−ン２
５（２５Ａ〜２５Ｅ）の露光工程において、メモリ・セ
ル端のレジスト膜パタ−ン２５Ａがメモリ・セルと周辺
回路との段差２３の為に高反射率を有するＡｌ膜２４の
反射の影響を受けて細ったとしても、図１及び図２のよ
うにメモリ・セルの最端部に形成されたＡｌ配線２４Ａ
の配線幅を反射の影響を受けても断線しない程度に太く
しておくことによって、Ａｌ配線２４Ａが断線すること
を防止することができる。ここで、メモリ・セルの最端
部にはＡｌ配線２４Ａの線幅をメモリ・セルの外側に向
けて拡げる余地があるため、上記構造が可能であり、上
記構造によってＡｌ配線２４Ａと２４Ｂの間隔が狭くな
り短絡を起こすという問題は発生しない。
【００１４】なお、上記実施例はＤＲＡＭのメモリ・セ
ルを用いて説明したが、薄膜トランジスタを有するＳＲ
ＡＭのメモリ・セルに本発明を適用しても同様の効果が
得られる。
ルを用いて説明したが、薄膜トランジスタを有するＳＲ
ＡＭのメモリ・セルに本発明を適用しても同様の効果が
得られる。
【００１５】
【発明の効果】以上のように本発明の半導体装置は、段
差上に形成された繰り返しの金属配線パタ−ンの内、段
差部に最も近く形成された金属配線の間隔を狭めること
なく、この金属配線の線幅を隣に形成された繰り返しの
金属配線パタ−ンより太くすることによって、金属配線
間の短絡を発生することなく、段差部での金属膜による
光の反射の影響の為に、段差部に隣接する金属配線が断
線するのを防止することができる。このように、素子の
高集積化ならびに量産性の向上に大きく寄与することが
できる。
差上に形成された繰り返しの金属配線パタ−ンの内、段
差部に最も近く形成された金属配線の間隔を狭めること
なく、この金属配線の線幅を隣に形成された繰り返しの
金属配線パタ−ンより太くすることによって、金属配線
間の短絡を発生することなく、段差部での金属膜による
光の反射の影響の為に、段差部に隣接する金属配線が断
線するのを防止することができる。このように、素子の
高集積化ならびに量産性の向上に大きく寄与することが
できる。
【図１】本発明による半導体装置の構造の実施例を示す
断面構造図
断面構造図
【図２】本発明による半導体装置の構造の効果を示す為
の平面図
の平面図
【図３】従来の半導体装置の構造を示す断面構造図
【図４】従来の半導体装置の問題点を示す為の断面構造
図
図
【図５】従来の半導体装置の問題点を示す為の平面図
１ Ｐ型シリコン基板 ２,４,７,１１,２２ ＳｉＯ2膜 ３ Ｎ+ 拡散層 ５,１２,１６,２０ リンド−プポリシリコン膜 ９ Ｗポリサイド膜 １８ Ｓｉ3Ｎ4 ／ＳｉＯ2膜 ２３ 段差部 ２４（２４Ａ〜２４Ｅ） Ａｌ配線 ２５（２５Ａ〜２５Ｅ） レジスト膜パタ−ン
Claims (2)
- 【請求項１】半導体基板上に形成された第１の素子と、
この第１の素子に隣接し前記半導体基板上に形成された
前記第１の素子よりも高さの高い第２の素子と、前記第
１及び第２の素子上に形成された絶縁膜と、前記第２の
素子上の絶縁膜上に形成された同一の線幅と間隔をそれ
ぞれ有する繰り返しの金属配線パタ−ンと、この金属配
線パタ−ンの内、前記第１の素子と前記第２の素子の間
の段差部に最も近く形成された前記金属配線パタ−ンと
等間隔で前記金属配線パタ−ンよりも太い線幅を有する
金属配線とを備えたことを特徴とする半導体装置。 - 【請求項２】請求項１記載の第２の素子が積層型の記憶
素子であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270822A JPH05110027A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270822A JPH05110027A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110027A true JPH05110027A (ja) | 1993-04-30 |
Family
ID=17491500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270822A Pending JPH05110027A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278151B1 (en) | 1997-06-17 | 2001-08-21 | Nec Corporation | Semiconductor device having wiring detour around step |
| US7151685B2 (en) | 1998-07-02 | 2006-12-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of realizing a chip with high operation reliability and high yield |
-
1991
- 1991-10-18 JP JP3270822A patent/JPH05110027A/ja active Pending
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