JP3618532B2

JP3618532B2 - 半導体記憶装置

Info

Publication number: JP3618532B2
Application number: JP33279797A
Authority: JP
Inventors: 義隆藤石
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1997-12-03
Filing date: 1997-12-03
Publication date: 2005-02-09
Anticipated expiration: 2017-12-03
Also published as: JPH11168192A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の構造に関するものである。
【０００２】
【従来の技術】
近年、コンピュータなどの情報機器の目ざましい普及によって、半導体記憶装置の需要が急速に拡大している。また機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体記憶装置の高集積化および高応答性あるいは高信頼性に関する技術開発が進められている。
【０００３】
半導体記憶装置の中で、記憶情報のランダムな入出力が可能なものとしてＤＲＡＭが一般的に知られている。このＤＲＡＭは、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とから構成されている。
【０００４】
このように構成されるＤＲＡＭ半導体チップ上において、メモリセルアレイは大きな面積を占めている。また、このメモリセルアレイには、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配列されて形成されている。このメモリセルは、通常１個のＭＯＳトランジスタと、これに接続された１個のキャパシタとから構成されており、１トランジスタ１キャパシタ型のメモリセルとして広く知られている。このトランジスタは、ビット線により周辺回路の構成要素であるセンスアンプと接続される。
【０００５】
次に、従来のＤＲＡＭの具体的な構成について説明する。
図１８は、従来のＤＲＡＭの構成を示す平面図である。図１８を参照して、シリコン基板上には、メモリセル部２０１とダミーセル部２０２により構成されるメモリセルアレイ領域と、センスアンプ部２０３により構成されるセンスアンプ領域が形成されている。
【０００６】
メモリセル部２０１には、情報が記憶され、ダミーセル部２０２には、情報が記憶されない。これは、メモリセル領域の外周部分のダミーセル部２０２では、微細な繰返しパターンが途切れ、また段差が存在するためメモリセルが設計通りに形成されない場合があるからである。メモリセルアレイ領域には、能動領域２０４が形成されている。シリコン基板上には互いに距離を隔てて１方向に並んで延びるようにワード線（ゲート電極）２０５および２０６が形成されている。ワード線２０５および２０６と直交する方向に延びるように複数本のビット線２０８が形成されている。ビット線２０８は、コンタクトホール２０７により能動領域２０４と接続される。ビット線２０８の幅は、コンタクトホール２０７が存在する部分で相対的に広く、それ以外の部分では相対的に狭い。能動領域２０４上にキャパシタのストレージノード２１１および２１２が形成される。能動領域２０４とストレージノード２１１とはコンタクトホール２０９により接続され、能動領域２０４とストレージノード２１２とはコンタクトホール２１０により接続される。
【０００７】
センスアンプ部２０３は、ビット線２０８によりメモリセル部２０１やダミーセル部２０２と電気的に接続される。センスアンプ部２０３には能動領域２１４が形成される。能動領域２１４上にゲート電極２０５が形成される。ビット線２０８と能動領域２１４がコンタクトホール２１７により電気的に接続され、能動領域２１４と配線２２０もコンタクトホール２１７により電気的に接続される。
【０００８】
図１９は、図１８中のＣ−Ｃ線に沿って見た断面を示す図である。図１９を参照して、シリコン基板２１８上に分離酸化膜２１９が形成されている。分離酸化膜２１９に囲まれた領域が能動領域であり、能動領域には、不純物領域２３１が形成されている。不純物領域２３１に隣接してゲート電極２０５および２０６が形成されている。ゲート電極２０５は、シリコン基板２１８上にゲート酸化膜（図示せず）を介在させて形成されたポリシリコン層２０５ａと、ポリシリコン層２０５ａ上に形成されたタングステンシリサイド層２０５ｂにより構成される。ゲート電極２０６もゲート酸化膜（図示せず）上に形成されたポリシリコン層２０６ａと、ポリシリコン層２０６ａ上に形成されたタングステンシリサイド層２０６ｂにより構成される。また、ゲート電極２０５および２０６の側壁にはサイドウォール酸化膜２２３が形成される。
【０００９】
シリコン基板２１８の表面を覆うように層間絶縁膜２２６が形成される。層間絶縁膜２２６には、不純物領域２３１に達するコンタクトホール２０７が形成されている。コンタクトホール２０７を充填するように、ポリシリコン層２３８とタングステンシリサイド層２４８により構成されるビット線２０８が埋込まれる。また、センスアンプ部２０３では、コンタクトホール２０７に、ポリシリコン層２３８とタングステンシリサイド層２４８により構成される配線２２０が埋込まれる。
【００１０】
層間絶縁膜２２６を覆うように層間絶縁膜２２７が形成される。不純物領域２３１に達するコンタクトホール２０９および２１０が層間絶縁膜２２６および２２７に形成される。コンタクトホール２０９および２１０を充填するようにストレージノード２１１および２１２が形成される。ストレージノード２１１および２１２を覆うように層間絶縁膜（図示せず）およびセルプレート２２９が形成される。
【００１１】
図２０は、図１８中のＤ−Ｄ線に沿って見た断面を示す図である。図２０を参照して、シリコン基板２１８上に分離酸化膜２１９が形成される。分離酸化膜２１９上にはゲート電極２０５および２０６が形成され、ゲート電極２０５および２０６を覆うように層間絶縁膜２２６が形成されている。
【００１２】
メモリセル部２０１およびダミーセル部２０２では、分離酸化膜２１９の上にビット線２０８が形成されている。また、ビット線２０８はセンスアンプ部２０３においては、シリコン基板２１８の上に形成されている。センスアンプ部２０３では、ゲート電極２０５の上にはビット線２０８や配線２２０が形成されていない。
【００１３】
ビット線２０８および配線２２０を覆うように層間絶縁膜２２７、層間絶縁膜（図示せず）およびセルプレート２２９が形成されている。
【００１４】
図２１は図１８中のＥ−Ｅ線に沿って見た断面を示す図である。図２１を参照して、シリコン基板２１８上に分離酸化膜２１９が形成される。分離酸化膜２１９の上に位置するようにビット線２０８が形成される。分離酸化膜２１９の間には不純物領域２３１が形成され、シリコン基板２１８を覆うように層間絶縁膜２２６および２２７が形成される。層間絶縁膜２２６および２２７には、不純物領域２３１に達するコンタクトホール２１０が形成され、コンタクトホール２１０を充填するようにストレージノード２１２が形成されている。ストレージノード２１２を覆うように層間絶縁膜（図示せず）およびセルプレート２２９が形成されている。
【００１５】
次に、図１８〜図２１で示す従来のＤＲＡＭの製造方法について説明する。図２２および２６は、図１８で示す従来のＤＲＡＭの製造工程を示す平面図であり、図２３〜図２５は、図２２中のＣ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅ線に沿って見た断面を示す図である。図２７〜図２９は、図２６中のＣ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅ線に沿って見た断面を示す図である。図２２〜図２５を参照して、シリコン基板２１８上にＬＯＣＯＳ法により、分離酸化膜２１９を形成する。次にシリコン基板２１８の表面にシリコン酸化膜を形成し、このシリコン酸化膜と分離酸化膜２１９とを覆うようにドープトポリシリコンを堆積する。ドープトポリシリコン上にタングステンシリサイドを堆積し、タングステンシリサイド上に所定のパターンを有するレジストパターンを形成する。レジストパターンに従ってタングステンシリサイドとドープトポリシリコンとシリコン酸化膜とをエッチングすることにより、タングステンシリサイド層２０５ｂおよび２０６ｂと、ポリシリコン層２０５ａおよび２０６ａと、ゲート酸化膜（図示せず）を形成する。タングステンシリサイド層２０５ｂとポリシリコン層２０５ａがゲート電極２０５を構成し、タングステンシリサイド層２０６ｂとポリシリコン層２０６ａがゲート電極２０６を構成する。
【００１６】
ゲート電極２０５および２０６をマスクとしてシリコン基板２１８にリンをイオン注入することにより、ゲート電極２０５および２０６の両側に不純物領域２３１を形成する。ゲート電極２０５および２０６を覆うようにシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチバックすることによりゲート電極２０５および２０６の側壁にサイドウォール酸化膜２２３を形成する。ゲート電極２０５および２０６を覆うように層間絶縁膜２２６を形成する。層間絶縁膜２２６上に所定のパターンを有するレジストパターンを形成し、このレジストパターンに従って層間絶縁膜２２６をエッチングすることにより、不純物領域２３１に達するコンタクトホール２０７を形成する。層間絶縁膜２２６の表面とコンタクトホール２０７の底面と側面を覆うようにドープトポリシリコンを堆積し、コンタクトホール２０７を充填しドープトポリシリコンの表面を覆うようにタングステンシリサイドを堆積する。タングステンシリサイド上に所定のパターンを有するレジストパターン２９９を形成し、レジストパターン２９９に従ってタングステンシリサイドとドープトポリシリコンをエッチングすることにより、タングステンシリサイド層２４８とポリシリコン層２３８により構成されるビット線２０８を形成する。また、センスアンプ部２０３では、タングステンシリサイド層２４８とポリシリコン層２３８により構成される配線２２０を形成する。
【００１７】
図２６〜図２９を参照して、層間絶縁膜２２６上に層間絶縁膜２２７を堆積する。層間絶縁膜２２７上に所定のパターンを有するレジストパターンを形成し、このレジストパターンに従って層間絶縁膜２２７および２２６をエッチングすることにより、不純物領域２３１に達するコンタクトホール２０９および２１０を形成する。
【００１８】
図１８〜図２１を参照して、コンタクトホール２０９および２１０を充填しかつ層間絶縁膜２２７の表面を覆うようにドープトポリシリコンを堆積する。このドープトポリシリコン上に所定のパターンを有するレジストパターンを形成し、このレジストパターンに従ってドープトポリシリコンをエッチングすることにより、ストレージノード２１１および２１２を形成する。ストレージノード２１１および２１２を覆うように層間絶縁膜（図示せず）およびセルプレート２２９を形成する。これにより図１８〜図２１で示すＤＲＡＭが完成する。
【００１９】
【発明が解決しようとする課題】
図３０は、上述のような従来のＤＲＡＭの製造工程で生じる問題点を示す図である。図３０を参照して、従来の製造方法の図２４で示す工程においてレジストパターン２９９を形成する際には、タングステンシリサイド上にレジストを塗布し、このレジストの所望の部分にだけ光を当てる。光が照射されたレジストを現像液に浸すと、光が照射された部分が現像液に溶解するため光が照射されなかった部分がレジストパターン２９９として残る。
【００２０】
しかしながら、従来の製造方法では、図３０で示すように、ダミーセル部２０２とセンスアンプ部２０３の境目で分離酸化膜２１９が途切れる。分離酸化膜２１９の途切れる部分３０１〜３０４での反射が図３０のＸおよびＹで示す部分に集中するため、ＸおよびＹで示す部分でビット線２０８が細くなる。特にＹで示す部分は、メモリセル領域のような繰返しパターンが途切れる箇所でもあり、光近接効果によってもパターンが細る。これにより、本来露光されないはずの図３０中のＸおよびＹで示す部分のレジストが露光されるので、この部分でのレジストパターンの幅が細くなる。図３１は幅が細くなったビット線を示す図であり、図３２は図３１中のＦ−Ｆ線に沿って見た断面を示す図である。図３１および図３２を参照して、幅が細くなった部分を有するレジストパターンに従ってビット線２０８を形成すれば、ＸおよびＹで示す部分においてビット線２０８が細くなり、最悪の場合は断線してしまうというおそれがあった。
【００２１】
この問題を解決するためにダミーセル部２０２において、ビット線２０８の幅を広げることも考えられるが、ビット線２０８の隣にはコンタクトホール２１０が形成されている。そのため、ビット線２０８の幅を十分に広げることができず、ビット線の断線に対して必ずしも効果を発揮するとは言い難い。
【００２２】
そこで、この発明は、上述のような問題点を解決するためになされたものであり、ビット線の断線を抑制できる半導体記憶装置を得ることを目的とするものである。
【００２３】
【課題を解決するための手段】
この発明に従った半導体記憶装置は、情報を記憶するためのメモリセルアレイ領域と、メモリセルアレイ領域内の情報を読出す信号を増幅するためのセンスアンプ領域と、メモリセルアレイ領域からセンスアンプ領域まで延在するビット線とを備える。メモリセルアレイ領域は、情報の記憶に関与するメモリセル部と、メモリセル部に隣接して形成された、情報の記憶に関与しないダミーセル部とを有する。ダミーセル部は、能動領域と、その能動領域を取囲むように形成された分離酸化膜と、能動領域に電気的に接続された導電層とを含む。ビット線は、ダミーセル部において分離酸化膜とそれに隣接する能動領域の上に延在するビット線部分を含む。ビット線部分は他の部分よりも相対的に広い幅を有する。ダミーセル部においてビット線部分の上に導電層が形成されている。ダミーセル部は、第１のダミーセル部分と、第１のダミーセル部分に隣接して設けられる第２のダミーセル部分とを含み、導電層と能動領域とは第１のダミーセル部分で電気的に接続され、導電層と能動領域とは第２のダミーセル部分で電気的に接続されない。
【００２４】
このように構成された半導体記憶装置においては、ダミーセル部においてビット線部分が他の部分よりも相対的に広い幅を有する。そのため、ビット線を形成する際に半導体基板からの反射光によりダミーセル部が露光された場合においても、ビット線が断線する可能性が少なくなる。さらに、ダミーセル部において、ビット線部分の上に導電層が形成されている。すなわち、ビット線部分は、導電層の下に入り込むように形成されているので、導電層の下に位置する全部分にビット線部分を形成できる。その結果、ビット線部分の幅をさらに広げることができ、ビット線の断線を抑制できる。第２のダミーセル部分では導電層と能動領域が電気的に接続されないので、第２のダミーセル部分で、能動領域の幅とほぼ等しい幅のビット線部分を形成することができる。その結果、第２のダミーセル部分上でビット線部分の幅が広くなりビット線の断線を抑制できる。
【００２５】
また、センスアンプ領域は、メモリセルアレイ領域の一方端部に隣接して設けられる第１のセンスアンプ部と、メモリセルアレイ領域の他方端部に隣接して設けられる第２のセンスアンプ部とを含み、ビット線は第１のセンスアンプ部に電気的に接続される第１のビット線と、第２のセンスアンプ部に電気的に接続される第２のビット線とを含むことが好ましい。
【００２７】
さらに、第１のダミーセル部分には能動領域と導電層を電気的に接続するコンタクトホールが形成され、第２のダミーセル部分には能動領域と導電層を電気的に接続するコンタクトホールが形成されていないことが好ましい。この場合、第２のダミーセル部分にコンタクトホールが形成されていないため、第２のダミーセル部分で能動領域の幅と同じ幅を有するビット線部分を形成できる。その結果、第２のダミーセル部分上でビット線部分の幅が太くなり、ビット線の断線を抑制できる。
【００２８】
【発明の実施の形態】
（実施の形態１）
図１は、この発明の実施の形態１に従った半導体記憶装置を示す平面図である。図２は図１中のＡ−Ａ線に沿って見た断面を示す図であり、図３は、図１中のＢ−Ｂ線に沿って見た断面を示す図である。図１を参照して、シリコン基板上にメモリセル部１とダミーセル部２からなるメモリセルアレイ領域と、センスアンプ部３からなるセンスアンプ領域とが形成されている。図１中の右側にもセンスアンプ部（図示せず）が形成されている。メモリセル部１は、情報の記憶に関与するが、ダミーセル部２は、情報の記憶に関与しない。メモリセルアレイ領域では、能動領域４ａおよび４ｂが形成される。ダミーセル部２において、能動領域４ｂの上が第１のダミーセル部分であり、能動領域４ａの上が第２のダミーセル部分である。
【００２９】
メモリセルアレイ領域では、図１中の横方向に並ぶビット線８ａ〜８ｄおよび１８ａ〜１８ｄが形成されている。ビット線８ａ〜８ｄが第１のビット線であり、ビット線１８ａ〜１８ｄが第２のビット線である。ビット線１８ａ〜１８ｄはセンスアンプ部３と電気的に接続され、ビット線８ａ〜８ｄは図１中の右方向にさらに延び、その先でセンスアンプ部（図示せず）と電気的に接続される。
【００３０】
ビット線１８ａ〜１８ｄの幅は、第２のダミーセル部分において相対的に広くなっている。ビット線１８ａ〜１８ｄの相対的に幅の広い部分の幅はＷ_１であり、幅の狭い部分の幅はＷ_２である。また、隣り合うビット線間の距離が広い部分と狭い部分があり、広い部分の距離はＷ_１であり、狭い部分の距離がＷ_２である。ビット線８ａ〜８ｄおよび１８ａ〜１８ｄは、コンタクトホール７により能動領域４ａと電気的に接続される。
【００３１】
メモリセルアレイ領域では、導電層としてのストレージノード１１および１２が形成されている。ストレージノード１１は、メモリセル部１に形成され、コンタクトホール９により能動領域４ａと電気的に接続される。一方、ストレージノード１２は、ダミーセル部２に形成され、ストレージノード１１を２つ繋げたような形状となっている。ストレージノード１２は第１のダミーセル部分と第２のダミーセル部分に位置する。ストレージノード１２と能動領域４ｂとは第１のダミーセル部分でコンタクトホール１０により電気的に接続される。第２のダミーセル部ではストレージノード１２と能動領域は電気的に接続されない。
【００３２】
センスアンプ部３は、能動領域１４を有する。能動領域１４とビット線１８ａ〜１８ｄがコンタクトホール１７により電気的に接続される。配線２０と能動領域１４がコンタクトホール１７により電気的に接続される。
【００３３】
図２は、図１中のＡ−Ａ線に沿って見た断面を示す図である。図２に示す断面は、従来の図１９で示す断面に対応する。図１９では、ビット線２０８の幅が細かったため、分離酸化膜２１９上にはビット線２０８が現れなかったのに対して、図２では、ビット線１８ｃの幅が広いので、分離酸化膜１９上にもビット線１８ｃが現れている。
【００３４】
その他の構成について説明すると、シリコン基板１８表面に分離酸化膜１９が形成されている。分離酸化膜１９に囲まれた領域が能動領域であり、能動領域に不純物領域３１ａ、３１ｂおよび３２が形成される。シリコン基板１上にゲート酸化膜（図示せず）を介在させてゲート電極５および６が生成されている。ポリシリコン層５ａおよび６ａと、タングステンシリサイド層５ｂおよび６ｂによりゲート電極５および６が構成される。ゲート電極５および６の側壁にはサイドウォール酸化膜２３が形成されている。ゲート電極５および６を覆うように層間絶縁膜２６が形成される。層間絶縁膜２６には不純物領域３１ａおよび３２に達するコンタクトホール７が形成されている。コンタクトホール７の側面と底面と層間絶縁膜２６の表面にはポリシリコン層３８が形成され、ポリシリコン層３８の表面を覆いかつコンタクトホール７を充填するようにタングステンシリサイド層４８が形成されている。タングステンシリサイド層４８とポリシリコン層３８がビット線１８ｃを形成する。また、センスアンプ部３では、タングステンシリサイド層４８とポリシリコン層３８からなる配線２０が形成される。
【００３５】
ビット線１８ｃおよび配線２０を覆うように層間絶縁膜２７が形成される。不純物領域３１ａに達するコンタクトホール９が層間絶縁膜２６および２７に形成される。コンタクトホール９を充填するように層間絶縁膜２７の表面にストレージノード１１が形成される。また、層間絶縁膜２７の表面にストレージノード１２が形成される。ストレージノード１１および１２を覆うように層間絶縁膜（図示せず）とセルプレート２９が形成される。
【００３６】
図３は、図１中のＢ−Ｂ線に沿って見た断面を示す図である。図３は図２１で示す断面に対応する。図２１では、すべての不純物領域２３１の上にコンタクトホール２１０が設けられていたのに対して、図３では、不純物領域３１ａの上にはコンタクトホールは設けられていない。また、図２１で示すビット線２０８はすべて同じ幅であったのに対して、図３では、ビット線１８ｃの幅は相対的に広いが、ビット線８ｃの幅が相対的に狭い。ビット線１８ｃの幅を相対的に広くできるのは、不純物領域３１ａ上にコンタクトホールが存在しないからである。
【００３７】
その他の構成について説明すると、図３では、シリコン基板１８上に分離酸化膜１９が形成されている。隣り合う分離酸化膜１９の間には不純物領域３１ａおよび３１ｂが形成されている。シリコン基板１８上に層間絶縁膜２６が形成され、層間絶縁膜２６の表面にビット線８ｂ、８ｃ、１８ｂおよび１８ｃが形成されている。ビット線８ｂ、８ｃ、１８ｂおよび１８ｃを覆うように層間絶縁膜２７が形成されている。不純物領域３１ｂに達するコンタクトホール１０が層間絶縁膜２６および２７に形成されている。コンタクトホール１０を充填するように層間絶縁膜２７の表面にストレージノード１２が形成され、ストレージノード１２を覆うように層間絶縁膜（図示せず）およびセルプレート２９が形成されている。
【００３８】
このように構成された半導体記憶装置においては、従来に比べて、第２のダミーセル部において、コンタクトホールが存在しない。そのため、この部分においてビット線１８ａ〜１８ｄの幅を十分に太くすることができ、能動領域の上にもビット線を広げることができる。したがって、従来のように、ビット線を形成する際に分離酸化膜１９が途切れる箇所からの光の反射により分離酸化膜上に位置するビット線の部分が細くなったとしても、能動領域の上にビット線が存在する。その結果、ビット線の断線を抑制することができる。
【００３９】
（実施の形態２）
実施の形態２では、実施の形態１で示した半導体記憶装置の製造方法について説明する。図４および７は、図１で示した半導体記憶装置の製造工程を示す平面図である。図５は図４中のＡ−Ａ線に沿って見た断面を示す図であり、図６は図４中のＢ−Ｂ線に沿って見た断面を示す図である。また、図８は、図７中のＡ−Ａ線に沿って見た断面を示す図であり、図９は、図７中のＢ−Ｂ線に沿って見た断面を示す図である。
【００４０】
図４〜図６を参照して、シリコン基板１８の表面にＬＯＣＯＳ法により分離酸化膜１９を形成する。シリコン基板１８の表面にシリコン酸化膜を形成し、このシリコン酸化膜を覆うようにドープトポリシリコンを堆積する。ドープトポリシリコン上にタングステンシリサイドを堆積する。タングステンシリサイド上に所定のパターンを有するレジストパターンを形成する。このレジストパターンに従ってタングステンシリサイドとドープトポリシリコンとシリコン酸化膜とをパターニングすることにより、タングステンシリサイド層５ｂおよび６ｂと、ポリシリコン層５ａおよび６ａと、ゲート酸化膜（図示せず）とを形成する。ポリシリコン層５ａとタングステンシリサイド層５ｂがゲート電極５を構成し、ポリシリコン層６ａとタングステンシリサイド層６ｂがゲート電極６を構成する。
【００４１】
ゲート電極５および６をマスクとしてシリコン基板１８にリンなどの不純物イオンを注入することにより、不純物領域１７を形成する。ゲート電極５および６を覆うようにシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチバックすることによりサイドウォール酸化膜２３を形成する。
【００４２】
ゲート電極５および６を覆うように層間絶縁膜２６を形成し、層間絶縁膜２６上に所定のパターンを有するレジストパターンを形成する。レジストパターンに従って層間絶縁膜２６をエッチングすることにより、不純物領域１７に達するコンタクトホール７を形成する。コンタクトホール７の側面と底面と層間絶縁膜２６の表面を覆うようにドープトポリシリコンを堆積する。このドープトポリシリコンの表面を覆いかつコンタクトホール７を充填するようにタングステンシリサイドを堆積する。タングステンシリサイド上に所定のパターンを有するレジストパターン９９を形成し、このレジストパターン９９に従ってタングステンシリサイドとドープトポリシリコンとをエッチングすることにより、タングステンシリサイド層４８とポリシリコン層３８により構成されるビット線８ａ〜８ｄおよび１８ａ〜１８ｄを形成する。また、センスアンプ部３では、タングステンシリサイド層４８とポリシリコン層３８からなる配線２０を形成する。
【００４３】
図７〜図９を参照して、層間絶縁膜２６上に層間絶縁膜２７を形成する。不純物領域３１ａに達するコンタクトホール９を層間絶縁膜２６および２７に形成し、不純物領域３１ｂに達するコンタクトホール１０を層間絶縁膜２６および２７に形成する。
【００４４】
図１〜３を参照して、コンタクトホール９および１０を充填するようにドープトポリシリコンを堆積する。このドープトポリシリコンを所定の形状にパターニングすることにより不純物領域３１ａに電気的に接続されたストレージノード１１と、不純物領域３１ｂに電気的に接続されたストレージノード１２を形成する。ストレージノード１１および１２の上に層間絶縁膜（図示せず）およびセルプレート２９を形成することにより図１〜図３で示す半導体装置が完成する。
【００４５】
このような製造工程に従えば、図１〜図３で示す半導体装置を、特別な工程を付加することなく容易に製造することができる。
【００４６】
（比較例１）
図１０は、比較例１に従った半導体記憶装置の断面図である。図３で示す半導体記憶装置において、図２１で示す従来のストレージノードを形成するためのパターンを用いれば図１０で示すストレージノード１２と導電層５３が形成される。ストレージノード１２はシリコン基板１８と電気的に接続され、導電層５３は、シリコン基板１８と電気的に接続されない。
【００４７】
このような半導体記憶装置においては、導電層５３がシリコン基板１８と電気的に接続されていないので導電層５３を形成するプラズマエッチングの際に導電層５３となる部分が十分エッチングされない。そのため、隣り合うダミーセル部のストレージノード１２だけでなくメモリセル部のストレージノード１１とも接触しショートするという問題がある。
【００４８】
また、導電層５３を形成しないことも考えられるが、この場合、ストレージノード１２上に誘電体膜、セルプレート、層間絶縁膜を堆積していくと、不純物領域３１ａ上の層間絶縁膜では高さが低くなる。そのため、この層間絶縁膜上にアルミニウムなどからなる配線を形成すると、不純物領域３１ａ上で配線が所定の形状にパターニングされず、配線が断線するということが予想される。
【００４９】
（実施の形態３）
図１１は、この発明の実施の形態２に従った半導体記憶装置の平面図である。図１１で示すビット線１１８ａ〜１１８ｄのダミーセル部２上での幅は、図１で示すものよりも広くなっている。また、図１１で示すビット線１０８ａ〜１０８ｄは、ダミーセル部２上に延びていない。また図１１において隣り合うビット線間の距離をＷ_３、ビット線の幅の狭い部分の幅をＷ_４、ビット線の幅の広い部分の幅をＷ_５とすると、これらの間にはＷ_５＝Ｗ_３＋２・Ｗ_４で示す関係が成り立つ。その他の構成については図１１で示す半導体記憶装置は図１で示す半導体記憶装置と同様であるので、その説明は繰返さない。
【００５０】
図１２は図１１中のＢ−Ｂ線に沿って見た断面を示す図である。図１２で示す断面は実施例１の図３で示す断面に対応する。図１２中のビット線１１８ｃは図３中のビット線１８ｃよりも幅が広く、ビット線１１８ｃは２つの分離酸化膜１９と不純物領域３１ａの上に位置している。なお、図１１中のＡ−Ａ線に沿って見た断面は、図３で示すものと同様であるのでその説明は繰返さない。
【００５１】
このように構成された半導体記憶装置においては、ビット線の幅をさらに広げることができる。そのため、ビット線を形成する際のフォトリソグラフィ工程において分離酸化膜１９が途切れる箇所からの光の反射により分離酸化膜１９上のビット線の部分が細くなったとしても能動領域上にビット線が存在する。その結果、ビット線の断線を抑制できる。
【００５２】
（実施の形態４）
実施の形態４では、図１１および図１２で示す半導体記憶装置の製造方法について説明する。
【００５３】
図１３および１５は図１１で示す半導体記憶装置の製造工程を示す平面図である。図１４は図１３中のＢ−Ｂ線に沿って見た断面を示す図である。図１６は図１５中のＢ−Ｂ線に沿って見た断面を示す図である。なお、図１３中のＡ−Ａ線に沿って見た断面は図５で示され、図１５中のＡ−Ａ線に沿って見た断面は図８で示される。
【００５４】
図１３および図１４を参照して、実施の形態２と同様に、シリコン基板１８上に分離酸化膜１９、ゲート電極５および６、不純物領域３１ａ、３１ｂおよび３２、サイドウォール酸化膜２３、層間絶縁膜２６を形成する。層間絶縁膜２６上にドープトポリシリコンを堆積し、このドープトポリシリコン上にタングステンシリサイドを堆積する。タングステンシリサイド上に所定のパターンを有するレジストパターン１１９を形成する。レジストパターン１１９に従ってタングステンシリサイドおよびドープトポリシリコンをエッチングすることにより、タングステンシリサイド層１４８とポリシリコン層１３８からなるビット線１０８ａ〜１０８ｄおよび１１８ａ〜１１８ｄを形成する。
【００５５】
図１５および図１６を参照して、ビット線１１８ｂおよび１１８ｃを覆うように層間絶縁膜２７を形成する。層間絶縁膜２７上に所定のパターンを有するレジストパターンを形成する。このレジストパターンに従って層間絶縁膜２６および２７をエッチングすることにより不純物領域３１ａに達するコンタクトホール９と不純物領域３１ｂに達するコンタクトホール１０を形成する。
【００５６】
図１１および図１２を参照して、コンタクトホール９および１０を充填しかつ層間絶縁膜２７の表面を覆うようにドープトポリシリコンを堆積する。このドープトポリシリコン上に所定のパターンを有するレジストパターンを形成する。このレジストパターンに従ってドープトポリシリコンをエッチングすることによりストレージノード１１および１２を形成する。ストレージノード１１および１２上に層間絶縁膜（図示せず）およびセルプレート２９を形成することにより図１１および図１２で示す半導体記憶装置が完成する。
【００５７】
このような製造工程に従えば、図１１および図１２で示すような半導体記憶装置を、特別な工程を付加することなく容易に製造することができる。
【００５８】
（比較例２）
図１７は、比較例２に従った半導体記憶装置の断面図である。図１２で示す半導体記憶装置において、図２１で示す従来のストレージノードを形成するためのパターンを用いれば図１７で示すストレージノード１２と導電層５３が形成される。ストレージノード１２はシリコン基板１８と電気的に接続され、導電層５３はシリコン基板１８と電気的に接続されない。
【００５９】
このような半導体記憶装置においては、比較例１と同様に、導電層５３がシリコン基板１９と電気的に接続されていないので、プラズマエッチングで導電層５３を形成する際に導電層５３を所定の形状にパターニングできない。そのため、隣り合うダミーセル部のストレージノード１２だけでなくメモリセル部のストレージノード１１とも接触しショートするという問題がある。
【００６０】
また、導電層５３を形成しなければ、ストレージノード１２を覆うように層間絶縁膜（図示せず）およびセルプレート２９および層間絶縁膜を形成した場合、不純物領域３１ａ上の層間絶縁膜の高さが低くなる。そのため、この層間絶縁膜上にアルミニウムなどからなる配線を形成すれば、この配線が不純物領域３１ａ上で所定の形状にパターニングされにくくなり、配線の断線が生じるという問題が考えられる。
【００６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６２】
【発明の効果】
請求項１〜３に記載の発明によれば、ビット線の断線を抑制できる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従った半導体記憶装置を示す平面図である。
【図２】図１中のＡ−Ａ線に沿って見た断面を示す図である。
【図３】図１中のＢ−Ｂ線に沿って見た断面を示す図である。
【図４】図１で示す半導体記憶装置の製造方法の第１工程を示す平面図である。
【図５】図４中のＡ−Ａ線に沿って見た断面を示す図である。
【図６】図４中のＢ−Ｂ線に沿って見た断面を示す図である。
【図７】図１で示す半導体記憶装置の製造方法の第２工程を示す平面図である。
【図８】図７中のＡ−Ａ線に沿って見た断面を示す図である。
【図９】図７中のＢ−Ｂ線に沿って見た断面を示す図である。
【図１０】比較例１に従った半導体記憶装置の断面図である。
【図１１】この発明の実施の形態３に従った半導体記憶装置の平面図である。
【図１２】図１１中のＢ−Ｂ線に沿って見た断面を示す図である。
【図１３】図１１で示す半導体記憶装置の製造方法の第１工程を示す平面図である。
【図１４】図１３中のＢ−Ｂ線に沿って見た断面を示す図である。
【図１５】図１１で示す半導体記憶装置の製造方法の第２工程を示す断面図である。
【図１６】図１５中のＢ−Ｂ線に沿って見た断面を示す図である。
【図１７】比較例２に従った半導体記憶装置の断面図である。
【図１８】従来の半導体記憶装置の平面図である。
【図１９】図１８中のＣ−Ｃ線に沿って見た断面を示す図である。
【図２０】図１８中のＤ−Ｄ線に沿って見た断面を示す図である。
【図２１】図１８中のＥ−Ｅ線に沿って見た断面を示す図である。
【図２２】図１８で示す半導体記憶装置の製造方法の第１工程を示す平面図である。
【図２３】図２２中のＣ−Ｃ線に沿って見た断面を示す図である。
【図２４】図２２中のＤ−Ｄ線に沿って見た断面を示す図である。
【図２５】図２２中のＥ−Ｅ線に沿って見た断面を示す図である。
【図２６】図１８で示す半導体記憶装置の製造方法の第２工程を示す平面図である。
【図２７】図２６中のＣ−Ｃ線に沿って見た断面を示す図である。
【図２８】図２６中のＤ−Ｄ線に沿って見た断面を示す図である。
【図２９】図２６中のＥ−Ｅ線に沿って見た断面を示す図である。
【図３０】従来の製造工程における問題点を説明するための半導体記憶装置の断面図である。
【図３１】ビット線が細くなった従来の半導体記憶装置の平面図である。
【図３２】図３１中のＦ−Ｆ線に沿って見た断面を示す図である。
【符号の説明】
１メモリセル部、２ダミーセル部、３センスアンプ部、４ａ，４ｂ能動領域、８ａ〜８ｄ，１８ａ〜１８ｄ，１０８ａ〜１０８ｄ，１１８ａ〜１１８ｄビット線、９，１０コンタクトホール、１２ストレージノード。

Claims

情報を記憶するためのメモリセルアレイ領域と、
前記メモリセルアレイ領域内の情報を読出す信号を増幅するためのセンスアンプ領域と、
前記メモリセルアレイ領域から前記センスアンプ領域まで延在するビット線とを備え、
前記メモリセルアレイ領域は、情報の記憶に関与するメモリセル部と、前記メモリセル部に隣接して形成された、情報の記憶に関与しないダミーセル部とを有し、
前記ダミーセル部は、能動領域と、前記能動領域を取囲むように形成された分離酸化膜と、前記能動領域に電気的に接続された導電層とを含み、
前記ビット線は、前記ダミーセル部において前記分離酸化膜とそれに隣接する前記能動領域の上に延在するビット線部分を含み、前記ビット線部分は他の部分よりも相対的に広い幅を有し、
前記ダミーセル部において前記ビット線部分の上に前記導電層が形成されており、
前記ダミーセル部は、第１のダミーセル部分と、前記第１のダミーセル部分に隣接して設けられる第２のダミーセル部分とを含み、
前記導電層と前記能動領域とは前記第１のダミーセル部分で電気的に接続され、前記導電層と前記能動領域とは前記第２のダミーセル部分で電気的に接続されていない、半導体記憶装置。
前記センスアンプ領域は、前記メモリセルアレイ領域の一方端部に隣接して設けられる第１のセンスアンプ部と、前記メモリセルアレイ領域の他方端部に隣接して設けられる第２のセンスアンプ部とを含み、
前記ビット線は、前記第１のセンスアンプ部に電気的に接続される第１のビット線と、前記第２のセンスアンプ部に電気的に接続される第２のビット線とを含む、請求項１に記載の半導体記憶装置。
前記第１のダミーセル部分には、前記能動領域と前記導電層とを電気的に接続するコンタクトホールが形成され、前記第２のダミーセル部分には、前記能動領域と前記導電層とを電気的に接続するコンタクトホールが形成されていない、請求項１または２に記載の半導体記憶装置。