JP5127907B2

JP5127907B2 - 半導体装置

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Publication number: JP5127907B2
Application number: JP2010252982A
Authority: JP
Inventors: 崇寺内
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-11-11
Filing date: 2010-11-11
Publication date: 2013-01-23
Anticipated expiration: 2019-10-19
Also published as: JP2011054990A

Description

本発明は、半導体装置および半導体装置の製造方法に関し、とくに、メモリセル端部にセルフアライン法で形成するダミーのパッドコンタクトによってゲート配線とビット線とが短絡する事態を避けることが可能な半導体装置、およびメモリセル端部にダミーのパッドコンタクトを形成して研磨することにより、メモリセルとその周辺部との間に生じる段差を解消することが可能な半導体装置の製造方法に関するものである。

近年、半導体装置の集積度が向上し、メモリセルが微細化されるに伴い、配線に短絡させずに、フォトレジストマスクのみで配線の間隙にコンタクトを形成することが困難になってきている。配線と短絡することなく配線の間隙にコンタクトを形成する方法の一つとして、セルフアライン法という手法がとられている。図２８は、このセルフアライン法によって層間酸化膜に開口されたパッドコンタクトホールを示す断面図である。図２８において、半導体基板９１０の上に絶縁膜９０１を介してゲート配線となるシリコン配線９０２が形成され、そのシリコン配線９０２の回りをシリコン窒化膜９０３、９０４が被覆している。それらの上に積層された層間酸化膜９０５に、活性領域９１１と上層部とを導通するためのパッドコンタクトが形成されるパッドコンタクトホール９１５が開口されている。

つぎにセルフアライン法の概要を順を追って説明する。まず、半導体基板上に絶縁膜を介してシリコン配線を積み上げる。次いで、このシリコン配線の上面および側面にシリコン配線を保護する窒化膜を形成する。この段階で、シリコン配線は窒化膜で覆われた状態になる。つぎに、層間酸化膜を堆積し、その後、コンタクトホールを開口するために、フォトレジストにより所望の位置にマスクをかけ、層間酸化膜のエッチングを行う。このとき、層間酸化膜である酸化膜と窒化膜との選択比が一定以上の大きさになるように層間酸化膜のエッチングを行うことにより、シリコン配線は上面および側面の窒化膜によってエッチングから保護される。したがって、パッドコンタクトホール９１５の開口径が、図２８に示すように、シリコン配線の間隔より大きい場合には、開口はシリコン配線と重複することになるが、シリコン配線は窒化膜によって保護されるので、短絡することはない。すなわち、図２９の断面図に示すように、パッドコンタクトホール９１５を開口しても、シリコン配線の上面および側面の窒化膜９０３、９０４は十分の厚さを有して残っている。この方法により、シリコン配線とパッドコンタクトとを短絡させることなく、パッドコンタクトを形成することが可能となる。

一方、つぎに説明する理由により、一般にメモリセルの端部にはダミーのパッドコンタクト等のダミーのパターンが設けられる。メモリセルの端部ではパターンの連続性（繰り返し）が失われるので、光近接効果により最も端の部分のパターンが小さくなる。とくに、コンタクト径が小さくなる。この不都合を解決するために、メモリセルの本体の周囲にダミーのコンタクトを設ける。ダミーのコンタクトを設けることにより、光近接効果によりそのダミーのコンタクト径は小さく形成されるが、その内側のメモリセル本体のコンタクトは狙い通りの寸法に形成することができる。この場合、最も端の部分のパターンの寸法を制御することは非常に困難である。例えば、メモリセル本体のパッドコンタクトの寸法より少し大きめにマスクを設定しても、図３０のメモリセル端部の平面図に示すように、端のパッドコンタクト９２１の径は過大に大きく形成される場合があり、内側に位置する隣のパッドコンタクト９２０と短絡してしまう。図３０において、ゲート配線９３０およびビット線コンタクトがその上に形成されるパッドコンタクト（第２のパッドコンタクト）９０６の配置も示されている。以後の説明で、ビット線と平面的に見て重複して形成されるパッドコンタクト９０６を第２パッドコンタクトと呼び、ビット線の間に形成されるパッドコンタクト９２１（第１パッドコンタクト）と区別する。また、とくに単に、コンタクトまたはパッドコンタクトと記す場合は、両方を含むものとする。

このように最も端の部分のパッドコンタクトの寸法制御が困難であるため、図３１に示すように、ダミーの第１パッドコンタクトのマスクの開口９２４はそれより内側のメモリセル本体の第１パッドコンタクトのマスクの開口９２５と同じ寸法とするのが普通である。図３１には、第２パッドコンタクト９０６のマスクの開口９２６も示されている。ダミーの第１パッドコンタクトのマスクの開口９２４を内側の第１パッドコンタクトのマスクの開口と同じにする結果、図３２に示すように、ダミーの第１パッドコンタクト９２１の径の寸法は、通常、メモリセル本体の第１パッドコンタクト９２０の径の寸法より小さくなる。

上記のセルフアライン法の問題点として次の事項がある。コンタクトホールをセルフアライン法で開口する際、エッチングのマスクとなるフォトレジストの孔径が小さいと、層間酸化膜を開口しているエッチングガスの先の部分が配線の上部および側壁部の窒化膜に広い面積で接触しない。エッチングガスが広い面積で配線を被覆する窒化膜に接触する場合には、層間酸化膜である酸化膜エッチング時の窒化膜に対するエッチング選択比が大きく、エッチングガスが窒化膜を大きくエッチングすることはない。この理由はつぎのとおりである。層間酸化膜のエッチングガス種にはＣ₄Ｆ₈、Ｃ₅Ｆ₈、ＣＨ₂Ｆ₂等が用いられ、これらのプラズマ状態のガスが層間酸化膜と窒化膜とをエッチングしつつ、窒化膜の上にはＣを含むポリマーのデポ膜を堆積する。このため、ゲート配線被覆の窒化膜とエッチングガスとの接触面積が広ければ、窒化膜はエッチングされながら、十分なデポ膜を堆積される。しかしながら、ゲート配線被覆の角部等しかエッチングガスと接触しない場合には、デポ膜が付着しにくく、エッチングのみが進行する。したがって、セルフアライン方式で形成されるコンタクトホールの径が小さい場合、酸化膜のエッチング時の窒化膜に対するエッチング選択比は小さくなってしまう。メモリ本体の端部では、光近接効果により、のコンタクトホールの径は小さくなるので、酸化膜エッチング時の窒化膜に対するエッチング選択比は小さくなる。このため、セルフアライン方式でダミーのパッドコンタクトをメモリセルの端部に形成した場合、図３３の円Ａ内に示すように、窒化膜の残膜が薄くなる。このため、コンタクト底部の窒化膜を除去した段階で、図３４の円Ｂ内に示すように、配線の上部および側壁部で配線が露出する。その結果、プラグを充填してパッドコンタクトを形成するとパッドコンタクトと短絡することになる。

半導体装置の微細化がますます進み、コンタクトの寸法も小さくなっている今日、このような短絡の頻度は増大する傾向にある。すなわち、メモリセル本体内のコンタクトの場合には、エッチングガスが何とか配線の上部および側壁部の窒化膜に広い面積で接触するようにマスクの開口を設けることができる。しかし、光近接効果により小さくなるダミーのパッドコンタクトの場合には、窒化膜に接触する面積が狭くなり、窒化膜がエッチングされ失われやすくなっているのが現状である。したがって、セルフアライン法を用いてゲート配線の間にパッドコンタクトを形成する場合には、寸法の小さいダミーの第１パッドコンタクトはゲート配線と短絡してしまう危険性がある。図３５は、メモリセル端部に形成されたダミーの第１パッドコンタクト９２１を示すメモリセル端部の平面図である。メモリセルの端部に形成されたダミーの第１パッドコンタクト９２１の径は、内側のメモリセル本体の第１パッドコンタクト９２０の径よりも小さくなっている。図３５において、ビット配線９３２は、ビット線コンタクト９０９と第２パッドコンタクト９０６とを通じて活性領域と導通している。図３６は、図３５中のＸ-Ｘ’断面図である。図３６に示すように、ダミーの第１パッドコンタクト９２１がゲート配線９０２と部位Ｂにおいて短絡した場合、短絡したゲート配線９０２とビット配線９０８とが活性領域９１１を介して導通してしまう。これでは、ゲート配線の電位がダミーのビット線の電位に引っ張られて正しく機能しなくなってしまう。このように、セルフアライン法によって開口し、コンタクトを形成するがゆえに、今まで問題とならなかったダミーの第１パッドコンタクトの寸法およびダミーの第１パッドコンタクトの構造が問題となってきた。

また、上記とは別に、メモリセル領域およびその周辺部の領域の境界付近が関係する、次の問題がある。図３７はメモリセル端部の各部の配置を示す平面図である。また、図３８は、層間絶縁膜を形成した段階における、図３７におけるＸ−Ｘ’断面図である。メモリセルとその周辺部の両方の領域にまたがって形成された層間絶縁膜９０５は、当然、下層の構造を反映して、メモリセル領域の層間絶縁膜はその周辺の領域の層間絶縁膜より高くなり、その境界付近９５０に段差を生じる。これに対して、ＣＭＰ(Chemical Mechanical Polishing)法等を用いて研磨を行っても、図３９に示すように、段差Ｃは解消されなかった。その結果、より上層のビット線コンタクトやビット線のフォトレジストの寸法が変動する原因となっていた。

そこで、本発明の目的は、メモリセルの端部にダミーのパッドコンタクトを形成した場合、ダミーのパッドコンタクトとゲート配線とが短絡しない構造を有する半導体装置、またはダミーのパッドコンタクトとゲート配線とが短絡してもゲート配線の電位がダミーのビット線の影響を受けない構造を有する半導体装置を提供することにある。さらに、本発明の他の目的は、メモリセルの端部付近の層間絶縁膜に大きな段差を生じない半導体装置の製造方法を提供することにある。

本発明の一実施例による半導体装置は、半導体基板と、半導体基板の主表面に形成された活性領域と、活性領域を取り囲む分離絶縁膜と、活性領域上にゲート絶縁膜を介して形成されたゲート配線と、ゲート配線を被覆し、窒素を含むゲート配線被覆と、ゲート配線に立体的に交差してゲート配線よりも上層に形成されるビット配線と、半導体基板の主表面とゲート配線被覆で被覆されたゲート配線とを覆う層間酸化膜と、層間酸化膜を貫通して、平面的に見てゲート配線の間で、ゲート配線被覆と接触するように形成されたパッドコンタクトとを備えたメモリセルを含む半導体装置である。上記メモリセルの端部の少なくとも一部のパッドコンタクトが、活性領域と導通しないように分離絶縁膜上に形成されている。

上記半導体装置は、メモリセルの端部に点列状にパッドコンタクトが形成され、メモリセルに対して最も端になる列のパッドコンタクトが、分離絶縁膜の上に形成されることが好ましい。

上記半導体装置は、メモリセルの端部に点列状に複数列のパッドコンタクトが形成され、メモリセルに対して最も端になる列の内側に形成されたパッドコンタクトが、活性領域の上に形成された点列状のダミーのパッドコンタクトであることが好ましい。

上記一実施例による半導体装置において、パッドコンタクトは、平面的に見てビット配線との間に形成され、活性領域と上層の導電体とを導通することが好ましい。

上記一実施例による半導体装置において、パッドコンタクトは、平面的に見てビット配線と重複して形成され、活性領域とビット配線とを導通することが好ましい。

本発明の他の実施例による半導体装置は、半導体基板と、半導体基板の主表面に不純物を導入されて形成された活性領域と、半導体基板の主表面に絶縁膜を介して積み上げられたゲート配線と、ゲート配線を取り囲み、ゲート配線を保護する窒化膜からなるゲート配線被覆と、ゲート配線に立体的に交差してゲート配線よりも上層に形成されるビット配線と、半導体基板の主表面とゲート配線被覆で被覆されたゲート配線とを覆う層間酸化膜とを有する。また、この半導体装置は、層間酸化膜を貫通して、平面的に見てゲート配線とビット配線との間に形成された、活性領域と上層部とを導通する第１パッドコンタクトと、層間酸化膜を貫通して、平面的に見てビット配線と重複して、かつゲート配線間に形成された、活性領域とビット配線とをビット線コンタクトを介して導通する第２パッドコンタクトとを備えたメモリセルを含んでいる。さらに、この半導体装置は、ゲート配線の間にセルフアライン方式で開口されて形成されたダミーの第１パッドコンタクトを、メモリセルの端部に沿って点列状に備え、そのダミーの第１パッドコンタクトから、活性領域、第２パッドコンタクト、およびビット線コンタクトを経て、ビット配線に至る経路の途中において、該経路を介してのダミーの第１パッドコンタクトとビット配線との間の電気的導通を遮断する手段を有する。

この構成により、ダミーの第１パッドコンタクトからビット配線にいたる経路が直列の導通状態にならない。このため、メモリセル端部に形成され、光近接効果によりダミーの第１パッドコンタクトのサイズが小さくなり、その結果、酸化膜（層間絶縁膜）のエッチング時に窒化膜に対するエッチング選択比が小さくなり、窒化膜が消失したりまたは非常に薄くされたりしても、短絡の悪影響は受けない。すなわち、点列状のダミーの第１パッドコンタクトのうちの１つがゲート配線と短絡していても、ゲート配線の電位がダミーのビット配線の電位によって影響を受けることはない。なお、上記の半導体装置のビット配線は、メモリセル本体に含まれるビット配線でもよい。また、本体側のビット配線の寸法を狙い通りの大きさとするためにメモリセル端部に設けられるダミーのビット配線でもよい。また両方のビット配線であってもよい。ダミーのビット配線の場合には、一定の電位が負荷されるので、短絡した結果ゲート配線の電位に及ぼす影響は、ダミーのビット配線のほうがメモリセル本体のビット配線よりも大きいものとなる。

上記の半導体装置において上記の導通が阻止される場合の１例として、点列状に形成されたダミーの第１パッドコンタクトのいずれもが、半導体基板の主表面の活性領域以外の領域の上に形成され、ダミーの第１パッドコンタクトと活性領域との間の電気的導通が遮断されている場合がある。この場合、活性領域以外の領域としては、分離絶縁膜の領域であることが望ましい。

上記の構成により、ダミーの第１パッドコンタクトと活性領域との間の電気的導通が遮断されているので、ダミーのビット配線の電位がゲート配線の電位に影響を及ぼすことがなくなる。

さらに、分離絶縁膜の上に、メモリセルに対して最も端のダミーの第１パッドコンタクトを点列状に形成するには、メモリセルの端部に点列状に２列のダミーの第１パッドコンタクトが形成され、メモリセルに対して最も端になる列のダミーの第１パッドコンタクトが、分離絶縁膜の領域の上に形成された点列状のダミーの第１パッドコンタクトであることが望ましい。

このような構成により、確実に分離絶縁膜の上に、最外列のダミーの第１パッドコンタクトホールを開口することができる。この結果、最外列のダミーの第１パッドコンタクトホール開口の際、光近接効果の影響を受けてサイズが小さくなり、酸化膜の窒化膜に対するエッチング選択比が小さくなり、窒化膜が失われたり、薄くなってダミーの第１パッドコンタクトとゲート配線が短絡しても、問題を生じない。すなわち、ダミーの第１パッドコンタクトと半導体基板の主表面の活性領域との導通が成立しないので、ゲート配線の電位がビット配線の電位の影響を受けることはない。

また、上記の導通が成立しない場合の例としては、ビット配線が、ビット線コンタクトとの電気的導通を避けるように迂回して形成され、ビット線コンタクトとビット配線との電気的導通が遮断されている状態であってもよい。この構成によっても、ビット配線の電位がゲート配線の電位に影響を及ぼすことが遮断される。

さらに、上記の導通が成立しない他の場合の例としては、ダミーの第１パッドコンタクトは、層間酸化膜の中をゲート配線被覆にまで届いて形成されず層間酸化膜の中に止まっており、ダミーの第１パッドコンタクトと活性領域との電気的導通が遮断されている場合がある。また、ビット線コンタクトが、上記の層間酸化膜の上に形成された絶縁膜を貫通して形成されずにその絶縁膜の中に止まっており、ビット線コンタクトと第２パッドコンタクトとの間の電気的導通が遮断されていてもよい。

本発明のさらに他の実施例による半導体装置は、半導体基板と、半導体基板の主表面に不純物を導入されて形成された活性領域と、半導体基板の主表面に絶縁膜を介して積み上げられたゲート配線と、ゲート配線を取り囲み、そのゲート配線を保護する、窒化膜からなるゲート配線被覆と、ゲート配線に立体的に交差してゲート配線よりも上層に形成されるビット配線と、半導体基板の主表面とゲート配線被覆で被覆されたゲート配線とを覆う層間酸化膜とを有する。また、この半導体装置は、層間酸化膜を貫通して、平面的に見てゲート配線とビット配線との間に形成された、活性領域と上層の導電配線とを導通する第１パッドコンタクトと、層間酸化膜を貫通して、平面的に見てビット配線に重複し、かつ、ゲート配線の間に形成された、活性領域とビット配線とをビット線コンタクトを介して導通する第２パッドコンタクトとを備えたメモリセルを含んでいる。さらに、この半導体装置は、ゲート配線の間にセルフアライン方式により形成されたダミーの第１パッドコンタクトを、メモリセルの端部に沿って点列状に備え、ゲート配線被覆で被覆されたゲート配線は、ダミーの第１パッドコンタクトが設けられるメモリセルの端部において、平面的に見て、その幅を広げている。

上記の構成により、ダミーの第１パッドコンタクトはそのコンタクトホールを形成する際、エッチングガスはゲート配線の保護層である窒化膜との接触面積が大きくなる。このため、層間絶縁膜である酸化膜のエッチングにおいて、窒化膜に対するエッチング選択比が小さくなることが防止される。このため、ゲート配線被覆である窒化膜が大きくエッチされることが裂けられる。この結果、ダミーの第１パッドコンタクトとゲート配線とは導通状態にならず、ゲート配線の電位がビット配線の電位の影響を受ける事態を防止することが可能となる。

上記の半導体装置のように、メモリセルの端部においてゲート配線の幅を広くした効果は、例えば以下の半導体装置のように現れる。すなわち、点列状のダミーの第１パッドコンタクトのいずれもが、平面的に見て、その下端部の半分以上を半導体基板の主表面に届かせず、その下端部の半分以上がゲート配線の上面および側面のゲート配線被覆に接触して止まっており、点列状のダミーの第１パッドコンタクトのいずれもがゲート配線と電気的導通状態にない。このため、ダミーの第１パッドコンタクトとゲート配線とが短絡することがないので、ゲート配線の電位がビット配線の電位に影響される事態は防止される。

上記の半導体装置において、ダミーの第１パッドコンタクトの下端部の全てが、ゲート配線を被覆するゲート配線被覆層に接触して止まっていてもよい。

上記の構成により、ダミーの第１コンタクトホール形成時の酸化膜のエッチングにおいて、酸化膜の窒化膜に対するエッチング選択比は小さくならない。このため、窒化膜の残膜の厚さは厚い状態で残り、ダミーの第１コンタクトホールとゲート配線が短絡することは避けられる。また、上記とは別の原因により、ダミーの第１パッドコンタクトとゲート配線が短絡しても、ダミーの第１パッドコンタクトが活性領域まで届いていないので、ゲート配線の電位がダミーのビット配線の電位の影響を受けることはない。

上記の半導体装置において、ゲート配線被覆で被覆されたゲート配線は、ダミーの第１パッドコンタクトが設けられるメモリセルの端部において、平面的に見て、ダミーの第１パッドコンタクトを含むように、一方の側部において、その幅を広げていてもよい。

上記の構成により、ダミーの第１パッドコンタクトのサイズが小さくなっても、また多少の位置ずれがあっても、ゲート配線被覆層の上で上記のダミーの第１パッドコンタクトの先を完全に安定して留めることができる。

また、上記の半導体装置において、ゲート配線被覆で被覆されたゲート配線は、ダミーの第１パッドコンタクトが設けられるメモリセルの端部において、平面的に見て、ダミーの第１パッドコンタクトと重複するように、その両側部で幅を広げていてもよい。

上記のように、ゲート配線をメモリセルの端部において両側部で広げることによっても、エッチングガスと窒化膜との接触面積を広げ、酸化膜の窒化膜に対するエッチング選択比が小さくなることを防止することができる。したがって、窒化膜のエッチングの促進を防止することができ、ダミーの第１パッドコンタクトとゲート配線との短絡とを防止することが可能となる。

上記の半導体装置において、ダミーの第１パッドコンタクトが設けられるメモリセルの端部に形成された、ゲート配線被覆で被覆されたゲート配線は、ゲート配線被覆で被覆されたダミーのゲート配線であることが望ましい。

ダミーのゲート配線は、メモリセル本体に形成されるゲート配線よりも、エッチング促進を防止することを主目的に形成でき、しかも、製造方法によっては短絡等の恐れがない構成にすることができる。

本発明の半導体装置の製造方法では、半導体基板の主表面の上にゲート配線の配列を含むメモリセルを形成する工程と、メモリセルの領域およびそのメモリセルに連続する周辺の領域にわたって層間絶縁膜を形成する工程と、メモリセルの領域の端部に沿って点列状に、ゲート配線とビット配線の間隙ごとにダミーのパッドコンタクトホールを設ける工程と、ダミーのパッドコンタクトホールにプラグを形成する工程と、ダミーのパッドコンタクトを含むメモリセルの領域およびそのメモリセルに連続する周辺の領域の層間絶縁膜を連続的に平坦に研磨する工程とを備える。

ダミーのパッドコンタクトを設けない場合、層間絶縁膜はメモリセル本体側で厚く、その周辺で薄くなり、大きな段差ができるのが普通である。しかし、上記のように、ダミーのパッドコンタクトを設けた後に、段差部付近の研磨を行うと、メモリセル端部で研磨布にあたる酸化膜の面積が小さくなり、メモリセル本体側の研磨のレートが大きくなり、段差を解消することができる。この研磨には、ＣＭＰ(Chemical Mechanical Polishing)法によることが望ましい。高度の平坦性を簡便に得ることができるからである。

本発明の半導体装置により、ゲート配線間にダミーの第１パッドコンタクトをセルフアライン法で設ける場合、次の問題を解決することができる。すなわち、光近接効果によりダミーの第１パッドコンタクトの径が小さくなり、酸化膜エッチングの際、酸化膜の窒化膜に対するエッチング選択比が小さくなっても、ダミーの第１パッドコンタクトとゲート配線とが短絡しない構造とすることができる。さらに、ダミーの第１パッドコンタクトとゲート配線とが短絡しても、ゲート配線がビット配線と短絡するのを防止して、ゲート配線の電位がビット配線の電位の影響を受けないようにすることができる。さらに、本発明の半導体装置の製造方法を用いることにより、メモリセル本体とその周囲の部分との境に段差が生じて、ビット配線等の形成に問題を生じる場合、メモリセルの周囲にダミーのパッドコンタクトを配置することにより、簡便に段差を解消して平坦性を向上させることができる。

実施の形態１における半導体装置のメモリセル端部を、想像線であらわしたパッドコンタクトの開口とともに示す上面図である。図１と比較するための従来の半導体装置のメモリセル端部を、想像線であらわしたパッドコンタクトの開口とともに示す上面図である。実施の形態１の半導体装置の製造方法において、ゲート配線層の上に被覆層である窒化膜を積層した段階の断面図である。図３の状態にマスクをかけエッチして、所望の形状のゲート配線を形成した段階の断面図である。図４の状態の表面全体に窒化膜を積層した段階の断面図である。図５の状態に層間酸化膜を積層し、所定形状のマスクを所定位置に設けた段階の断面図である。図６の状態から層間酸化膜をエッチし、マスクを除去した段階の断面図である。図７の状態からコンタクトホール底の窒化膜を除去してプラグを堆積した段階の断面図である。図８の状態から層間絶縁膜を研磨して平坦化した状態の断面図である。図９の状態の上に絶縁膜を形成し、ビット線コンタクトホールを開口した段階の断面図である。図１０の状態の上に金属膜を積層してビット線コンタクトおよびビット配線を形成した段階の断面図である。実施の形態１の半導体装置の２列のダミーの第１パッドコンタクトの配置を示す上面図である。図１２におけるＸ−Ｘ’断面図である。実施の形態２の半導体装置におけるメモリセル端部を、想像線であらわした開口とともに示す上面図である。実施の形態２の半導体装置におけるメモリセル端部のゲート配線の形状と配置を示す上面図である。図１５におけるＸ−Ｘ’断面図である。実施の形態３の半導体装置におけるメモリセル端部のゲート配線の形状と配置を示す上面図である。図１７におけるＸ−Ｘ’断面図である。実施の形態４の半導体装置におけるメモリセル端部を、想像線であらわしたダミーの第１パッドコンタクトのマスクの開口とともに示す上面図である。図１９のマスクの開口により形成されたダミーの第１パッドコンタクトを示す上面図である。図２０におけるＸ−Ｘ’断面図である。実施の形態５の半導体装置においてビット線コンタクトとの接触を避けるように迂回して形成されたビット配線を示す上面図である。実施の形態６の半導体装置のメモリ端部を、想像線であらわしたビット線コンタクトのマスクの開口とともに示す上面図である。図２３におけるＸ−Ｘ’断面図である。実施の形態７の半導体装置の製造方法において、段差が生じるメモリセル端部に配置したダミーの第１パッドコンタクトを示す上面図である。図２５におけるＸ−Ｘ’断面図である。図２６の状態から表面を研磨して平坦化した状態を示す断面図である。従来のメモリセル端部における第１パッドコンタクトホールを開口した段階の断面図である。図２８のゲート配線の上角部のゲート配線被覆を示す断面図である。ダミーの第１パッドコンタクトのマスク径を大きくして形成したダミーのパッドコンタクトを示す上面図である。ダミーの第１パッドコンタクトのマスク開口の径をメモリセル本体のパッドコンタクトのマスク開口の径と同様にしたメモリセル端部の上面図である。図３１のマスクを用いて形成したメモリセル端部のダミーの第１パッドコンタクトおよび第１パッドコンタクトを示す上面図である。図３２のダミーの第１パッドコンタクトホールの開口において、ゲート配線被覆が薄くなった状態を示す断面図である。図３３からさらに第１パッドコンタクトホール底部の窒化膜をエッチしたときゲート配線が露出する状態を示す断面図である。図３４の状態におけるメモリセル端部の上面図である。図３５におけるＸ−Ｘ’断面図である。段差が生じるメモリセル端部における各部の配置を示す上面図である。図３７におけるＸ−Ｘ’断面図である。図３８の状態から研磨しても段差が残る状態を示す断面図である。

つぎに発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１の半導体装置のメモリセル端部を、想像線であらわしたマスクの開口とともに示す上面図である。ゲート配線３０に直交するようにビット配線８が形成され、ゲート配線の間に２列のダミーの第１パッドコンタクトを形成するための２列のマスクの開口２４ａ，２４ｂが設けられている。ビット配線８はビット線コンタクトを通じて下層の各部と導通されている。また、図２は従来の半導体装置のメモリセル端部にマスクパターンを設けた状態の上面図である。図２においても、メモリセルの端部に沿って、ゲート配線９３０とビット配線９０８との間隙ごとにダミーの第１パッドコンタクトホール用のマスクの開口９２４が１列設けられている。従来例を示す図２と本発明のこの実施の形態１を示す図１とを比較して、本実施の形態１では、最も端のダミーの第１パッドコンタクトを活性領域の上を確実に外して、例えば、分離絶縁膜等の上に形成することが可能となる。図１において、メモリセル本体側のダミーの第１パッドコンタクトは光近接効果を受けないので、その寸法が小さくならず、このため酸化膜エッチング時の窒化膜に対するエッチング選択比が小さくなることはない。

次に、この実施の形態１の製造方法について説明する。まず、半導体基板１０に分離絶縁領域１９を熱酸化膜および熱酸化膜の埋込み法などにより形成する。分離絶縁領域１９以外の領域が活性領域１１となる。その後、図３に示すように、シリコン酸化膜１を形成し、次いでゲート配線を形成するシリコン膜２およびゲート配線の被覆膜である窒化膜３を順に積層する。図３において、シリコン酸化膜１は、熱酸化膜であるか、または減圧および常圧ＣＶＤ法を用いて堆積した不純物をドープしないシリコン酸化膜である。このシリコン酸化膜１の厚さは５〜１０ｎｍである。また、ゲート配線２を形成するシリコン膜には、ＣＶＤ法により堆積した、Ｐ、Ａｓ等をドープした多結晶シリコン膜やアモルファスシリコン膜が用いられる。その他に、Ｔｉ、ＴｉＮ、Ｗ等の高融点金属膜のシリサイド膜またはそれらの重ね膜や、Ｗ、Ａｌ等の導電性金属膜が用いられる場合もある。これらの膜厚はいずれも５０〜５００ｎｍの範囲内にある。ゲート配線を被覆する窒化膜３には、酸化膜である層間絶縁膜をＲＩＥ（Reactive Ion Etching)法等でドライエッチングした際に選択比が一定以上ある膜を用いる。すなわち、ＣＶＤ法で堆積したシリコン窒素化膜や窒化酸化膜、またはそれらの重ね膜を用いる。これらの膜厚は、いずれも２０〜１００ｎｍの範囲内にある。

次に、フォトレジストのマスクにより、ＲＩＥ法等のドライエッチングを用い、図４に示すように所望のゲート配線形状を形成する。次に、図４の状態の表面全体に窒化膜４を堆積する。この窒化膜４は、ＲＩＥ法等でドライエッチングする際に選択比が大きい膜であり、ここではＣＶＤ法で堆積したシリコン窒化膜、またはそれらの重ね膜を用いる。このシリコン窒化膜またはそれらの重ね膜の膜厚は２０〜１００ｎｍである（図５）。

次に、層間絶縁膜となるシリコン酸化膜５を堆積する。このシリコン酸化膜５は、減圧および常圧ＣＶＤ法を用いて堆積した不純物をドープしないシリコン酸化膜、またはＰ，Ｂ等をドープしたシリコン酸化膜である。これらのシリコン酸化膜の膜厚は、２００〜１０００ｎｍである。次に、図６に示すように、所望の場所にコンタクトホールを開口するためのフォトレジストのマスク３９を設ける。次いで、層間絶縁膜であるシリコン酸化膜５にＲＩＥ法等のドライエッチングを用いて、図７に示すように、コンタクトホール１５を開口する（この工程で、第１パッドコンタクトホールおよび第２パッドコンタクトホールの２種類のパッドコンタクトホールを同時に開口する）。ここで、シリコン酸化膜グの窒化膜に対するエッチング選択比の大きなエッチングを行うことにより、ゲート配線２の保護膜である窒化膜３、４を大きくエッチしないで、窒化膜の途中でエッチングを止めることができる。さらに、ＲＩＥ法等のドライエッチングを用いて、コンタクトホール１５の底部の窒化膜を除去する。このとき、ダミーの第１パッドコンタクトホールにおいては、ゲート配線が露出したり、ゲート配線被覆が非常に薄くなる危険性が高い。次に、図８に示すように、上記のコンタクトホールにシリコン膜をＣＶＤ法で堆積し、ＲＩＥ法等のドライエッチングによりプラグ４６を形成する。このプラグ４６には、シリコン膜をＣＶＤ法で堆積し、ＲＩＥ法等で堆積したＰ、Ａｓ等をドープした多結晶シリコンやアモルファスシリコンを用いる。また、プラグ４６には、Ｔｉ、ＴｉＮ、Ｗ等の高融点金属膜のシリサイド膜もしくはそれらの重ね膜、またはＷ、Ａｌ等の導電性金属膜を用いることもできる。膜厚は、いずれの場合も１００〜４００ｎｍの範囲内にある。

次に、図９に示すように、ＣＭＰ等の研磨法によりプラグのリセスを無くして第２パッドコンタクト６（同時に、第１パッドコンタクト２０およびダミーの第１パッドコンタクト２１）を形成して、段差部の平坦化を行う。次に、層間膜となるシリコン酸化膜７を堆積した後、図１０に示すように、ビット線コンタクトホール４９を開口する。このシリコン酸化膜７は、減圧および常圧ＣＶＤ法を用いて堆積した不純物をドープしないシリコン酸化膜またはＰ、Ｂ等をドープしたシリコン酸化膜である。これらのシリコン酸化膜の厚さは１００〜１０００ｎｍの範囲内にある。次に、金属膜を堆積し、ビット線コンタクトホール４９の中にビット線コンタクト９を形成し、さらに、フォトレジストのマスクにより、ＲＩＥ法等のドライエッチングを用いて所望のビット線８の形状にする（図１１）。この金属膜には、Ｔｉ、ＴｉＮ、Ｗ等の高融点金属膜のシリサイドまたはそれらの重ね膜を用いる。また、この金属膜にＷ、Ａｌ等の導電性金属膜を用いることもできる。いずれの場合も、膜厚は１００〜４００ｎｍの範囲内にある。

上記の製造方法において重要なポイントは、２列の第１パッドコンタクト２１ａ，２１ｂのうち最も端の列に位置するダミーの第１パッドコンタクト２１ｂの下に分離領域１９が来るようにして、活性領域１１が来ないようにすることである。第１パッドコンタクトホールの開口の際、最も端の列のダミーのパッドコンタクト２１ｂの寸法は、図１２に示すように、光近接効果により、ダミーの第１パッドコンタクト２１ａも含めたそれより内側の列のパッドコンタクトよりも寸法が小さくなる。この結果、ダミーの第１パッドコンタクト２１ｂの開口のエッチングに際して、層間絶縁膜である酸化膜の窒化膜に対するエッチング選択比は小さくなる。この理由はつぎのとおりである。層間酸化膜のエッチングガス種にはＣ4Ｆ8、Ｃ5Ｆ8、ＣＨ2Ｆ2等が用いられ、これらのプラズマ状態のガスが層間酸化膜と窒化膜とをエッチングしつつ、窒化膜の上にはＣを含むポリマーのデポ膜を堆積する。このため、ゲート配線被覆の窒化膜とエッチングガスとの接触面積が広ければ、窒化膜はエッチングされながら、十分なデポ膜を堆積される。しかしながら、ゲート配線被覆の角部等しかエッチングガスと接触しない場合には、デポ膜が付着しにくく、エッチングのみが進行する。したがって、セルフアライン方式で形成されるコンタクトホールの径が小さい場合、酸化膜のエッチング時の窒化膜に対するエッチング選択比は小さくなってしまう。上記の理由により、ゲート配線の被覆膜である窒化膜は大きくエッチされ、ゲート配線２とダミーの第１パッドコンタクト２１ｂとが短絡する危険性が高くなる。このような状況は、図３３および図３４に示したとおりである。

本実施の形態においては、上記のようにゲート配線とダミーの第１パッドコンタクトとが短絡するような事態になっても、ゲート配線の電位がビット配線の影響を受けることはない。すなわち、図１２中のＸ−Ｘ’断面図である図１３に示すように、ダミーの第１パッドコンタクト２１ｂがゲート配線２と部位Ｂにおいて短絡しても、ダミーの第１パッドコンタクト２１ｂは下端部において分離領域１９とのみ接し、活性領域１１と接していない。この結果、ゲート配線２がビット配線８まで導通し、ゲート配線２の電位がビット配線の電位の影響を受ける事態は防止される。

（実施の形態２）
図１４は、実施の形態２の半導体装置のメモリセル端部を、想像線であらわしたマスクの開口とともに示す上面図である。図１４において、ダミーの第１パッドコンタクトのマスク２４はメモリセル本体における第１パッドコンタクトのマスク２５の外側に設けられている。ビット線コンタクトのマスク２７および第２パッドコンタクトのマスク２６が第１パッドコンタクトのマスクの間に設けられている。ただし、図１４においてビット線は省略されている。

この実施の形態２の特徴は、メモリセル端部のゲート配線３０の最も端の部分が、ダミーの第１パッドコンタクト２１がかかるように一方の側部の幅を広げた点にある。この実施の形態２の半導体装置の製造方法は、ゲート配線のメモリセル端部における幅の大きさの相違を除けば、実施の形態１の半導体装置の製造方法と同様である。この実施の形態１においても、パッドコンタクトホールの開口の際、図１５に示すように、ダミーの第１パッドコンタクト２１の寸法は、光近接効果によりメモリセル本体の第１パッドコンタクト２０よりも小さくなっている。しかし、ダミーの第１パッドコンタクト２１は、図１６に示すように、完全にゲート配線２の上にのるので、酸化膜エッチングの際の窒化膜に対するエッチンッグ選択比を十分大きくすることができる。その理由は、ゲート配線被覆の窒化膜とエッチングガスとの接触面積が広ければ、層間酸化膜のエッチングに用いられるＣ4Ｆ8、Ｃ5Ｆ8、ＣＨ2Ｆ2等のプラズマ状態のガスが層間酸化膜と窒化膜とをエッチングしつつ、窒化膜の上にはＣを含むポリマーのデポ膜を堆積するからである。その結果、寸法が小さいダミーパターンであっても、ゲート配線とダミーの第１パッドコンタクトとは短絡することがない。このため、ゲート配線とビット配線とが導通して、ゲート配線の電位がビット配線の電位の影響を受けることはなくなる。

（実施の形態３）
図１７は、この実施の形態３の半導体装置におけるメモリセル端部の上面図である。図１７において、ダミーの第１パッドコンタクト２１の両側のゲート配線３０がダミーの第１パッドコンタクト２１に向かってその幅を広げている。ダミーの第１パッドコンタクト２１はそのコンタクトホールの開口の際、光近接効果によりメモリセル本体内の第１パッドコンタクトよりも寸法が小さくなる。しかし、このような構造を採用することにより、酸化膜エッチングの際、酸化膜の窒化膜に対するエッチング選択比を十分大きくすることができる。すなわち、上記の開口のエッチングの際、ゲート配線がダミーの第１パッドコンタクトの側にせり出してきているので、エッチングガスと窒化膜とは十分な接触面積を保つ。このため、酸化膜の窒化膜に対するエッチング選択比を大きく維持することができる。したがって、図１８に示すように、寸法が小さいダミーの第１パッドコンタクトでもゲート配線と短絡することがない。この結果、従来例の図３６のようにゲート配線とビット配線とが短絡して、ゲート配線の電位がビット配線の電位の影響を受ける事態を簡便に手段により避けることができる。

（実施の形態４）
図１９は、実施の形態４における半導体装置のメモリセル端部を、想像線であらわしたマスクの開口とともに示す上面図である。図１９において、ダミーの第１パッドコンタクトのマスクの開口２４の内側にメモリセル本体側の第１パッドコンタクトのマスクの開口２５が設けられ、また第２パッドコンタクトのマスクの開口２６およびビット線コンタクトのマスクの開口２７は、それらの中間位置に設けられる。この実施の形態４では、ダミーの第１パッドコンタクト２３の寸法を、マスクパターンの開口２４の形成の段階において、メモリセル本体の第１パッドコンタクト２０のマスクの開口２５の寸法よりも小さくする。

ダミーの第１パッドコンタクトは、酸化膜のエッチングによる開口の際、マスクの径が小さく形成されていることに加えて、光近接効果によりさらに寸法が小さくなっている。このため、図２０に示すように、ダミーの第１パッドコンタクトは非常に小さくなっているか、またはフォトレジストの段階では開口していない。パッドコンタクトホールが非常に小さい寸法になっている場合、セルフアライン法により窒化膜に対して十分大きい選択比のエッチング条件でエッチングを行うと、開口途中で孔底にデポ物がたまり、エッチングが停止する現象が起きる。この結果、図２１に示すように、意図的にダミーの第１パッドコンタクトの径を小さくすることにより開口不良を生じさせて、ゲート配線とビット配線とが導通しないようにすることが可能となる。

（実施の形態５）
この実施の形態５の半導体装置においては、図２２に示すように、メモリセル端部のビット配線８が、ビット線コンタクトと接しないように、ビット線コンタクトのマスクの開口２７を迂回するように配置する。このような構造を採用することにより、ダミーの第１パッドコンタクトがゲート配線と短絡する事態が生じても、ゲート配線とビット配線とが導通することはない。

（実施の形態６）
この実施の形態６の半導体装置では、図２３に示すように、ビット線コンタクトの寸法をマスクの開口２７の段階で予め小さくして、フォトレジストマスクの段階で開口させないようにする。この結果、エッチング後において、図２４に示すように、ビット配線コンタクトが開通しないので第２パッドコンタクトとビット線コンタクトが電気的に導通しない。したがって、図２４に示すように、ダミーのパッドコンタクトがゲート配線と短絡しても、ゲート配線がビット配線と短絡してビット配線の電位の影響を受けることはない。

（実施の形態７）
図２５は、本発明の実施の形態７の半導体装置の製造方法において、メモリセル端部の段差が生じる箇所に、ダミーのパッドコンタクトを形成するために配置したマスクの開口２４の配列を示す上面図である。パッドコンタクトのプラグ３６を形成した後に、図２６のように、メモリセル端部５０にゲート配線等の段差Ｃが残るような場所の平坦化およびＣＭＰ等による研磨を行う。ダミーのパッドコンタクト２１をメモリセル端部に並べることにより、メモリセル端部で研磨布にあたる酸化膜の面積が小さくなると、ＣＭＰの研磨レートが大きくなる。この結果、図２７に示すように、段差の高さを簡便に小さくすることができるようになった。

上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。

１酸化膜、２ゲート配線、３，４ゲート配線被覆、５層間絶縁（酸化）膜、６第２パッドコンタクト、７絶縁膜、８ビット配線、９ビット線コンタクト、１０半導体基板、１１活性領域、２０第１パッドコンタクト、２１，２１ａ，２１ｂ，２１ｃダミーの第１パッドコンタクト、２４ダミーの第１パッドコンタクトのマスクの開口、２５第１パッドコンタクトのマスクの開口、２６第２パッドコンタクトのマスクの開口、２７ビット線コンタクトのマスクの開口、３０ゲート配線、３６，４６プラグ、５０メモリセル周辺、Ａゲート配線被覆が薄くなっている部位、Ｂゲート配線被覆が露出している部位、Ｃメモリセル周辺に生じる段差。

Claims

半導体基板と、
前記半導体基板の主表面に形成された活性領域と、
前記活性領域を取り囲む分離絶縁膜と、
前記活性領域上にゲート絶縁膜を介して形成されたゲート配線と、
前記ゲート配線を被覆し、窒素を含むゲート配線被覆と、
前記ゲート配線に立体的に交差してゲート配線よりも上層に形成されるビット配線と、
前記半導体基板の主表面と前記ゲート配線被覆で被覆された前記ゲート配線とを覆う層間酸化膜と、
前記層間酸化膜を貫通して、平面的に見て前記ゲート配線の間で、前記ゲート配線被覆と接触するように形成されたパッドコンタクトとを備えたメモリセルを含む半導体装置であって、
前記メモリセルの端部の少なくとも一部の前記パッドコンタクトが、前記活性領域と導通しないように前記分離絶縁膜上に形成されている半導体装置。
前記メモリセルの端部に点列状にパッドコンタクトが形成され、前記メモリセルに対して最も端になる列のパッドコンタクトが、前記分離絶縁膜の上に形成された、請求項１に記載の半導体装置。
前記メモリセルの端部に点列状に複数列のパッドコンタクトが形成され、前記メモリセルに対して最も端になる列の内側に形成されたパッドコンタクトが、前記活性領域の上に形成された点列状のダミーのパッドコンタクトである、請求項２に記載の半導体装置。
前記パッドコンタクトは、平面的に見て前記ビット配線との間に形成され、前記活性領域と上層の導電体とを導通する、請求項１〜３のいずれかに記載の半導体装置。
前記パッドコンタクトは、平面的に見て前記ビット配線と重複して形成され、前記活性領域と前記ビット配線とを導通する、請求項１〜３のいずれかに記載の半導体装置。