JP2827675B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2827675B2 JP2827675B2 JP4067809A JP6780992A JP2827675B2 JP 2827675 B2 JP2827675 B2 JP 2827675B2 JP 4067809 A JP4067809 A JP 4067809A JP 6780992 A JP6780992 A JP 6780992A JP 2827675 B2 JP2827675 B2 JP 2827675B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にスタック型ダイナミックＲＡＭに関する。
し、特にスタック型ダイナミックＲＡＭに関する。
【０００２】
【従来の技術】近年、ダイナミックＲＡＭの高集積化に
伴い、メモリセルの高密度化が必須のものとなってい
る。従って、これらのメモリセルには微細化が要求され
ると共に、パターニング精度が要求されている。また、
メモリとしての信頼性を確保するためセルキャパシタの
構造も、従来の平板型キャパシタに代わるものとして、
三次元構造を有する積層型キャパシタ等が提案されこれ
らの構造により、メモリセルアレー部と、メモリセルア
レー部をとり囲むように配置されているセンス増幅器や
デコーダ等を含む周辺回路部との段差や疎密差が促進さ
れることによりメモリセルアレー端部において、パター
ニング精度が得られないことが知られている。従来周辺
回路部とメモリセルアレー部との疎密差によるメモリセ
ルアレー端部におけるパターニング精度の悪化が回路特
性に与える影響を軽減するため、メモリセルアレー周辺
にダミーセルを配置することが試みられた。
伴い、メモリセルの高密度化が必須のものとなってい
る。従って、これらのメモリセルには微細化が要求され
ると共に、パターニング精度が要求されている。また、
メモリとしての信頼性を確保するためセルキャパシタの
構造も、従来の平板型キャパシタに代わるものとして、
三次元構造を有する積層型キャパシタ等が提案されこれ
らの構造により、メモリセルアレー部と、メモリセルア
レー部をとり囲むように配置されているセンス増幅器や
デコーダ等を含む周辺回路部との段差や疎密差が促進さ
れることによりメモリセルアレー端部において、パター
ニング精度が得られないことが知られている。従来周辺
回路部とメモリセルアレー部との疎密差によるメモリセ
ルアレー端部におけるパターニング精度の悪化が回路特
性に与える影響を軽減するため、メモリセルアレー周辺
にダミーセルを配置することが試みられた。
【０００３】図３（ａ）は三次元構造を有するメモリセ
ルアレー端部の平面図、図３（ｂ）は図３（ａ）のＸ−
Ｘ線断面図である。ｐ型シリコン基板１の表面部に素子
分離絶縁膜２で分離されたトランジスタ形成領域にｎ型
不純物拡散層３を形成し、メモリセルのスイッチング用
トランジスタのソース・ドレイン領域の一方に接続して
第１のキャパシタ電極６を形成する。このキャパシタ電
極６表面にキャパシタ絶縁膜７を形成後、このキャパシ
タ絶縁膜７上にセルプレートとなる第２のキャパシタ電
極８を形成し、積層型キャパシタを構成する。この積層
型キャパシタは、分離絶縁膜２およびスイッチング用ト
ランジスタのゲート電極４上に設けられているので、メ
モリセルアレー部と周辺回路部との段差Ｈ３が促進され
る。従来、メモリセルアレー端部のワード線４，キャパ
シタ電極６，８をダミーとすることによりメモリセルア
レー部と周辺回路部との疎密差によるメモリセルアレー
内部のパターニング精度の悪化を軽減することができた
が、電荷蓄積用キャパシタ形成後、上部に形成されるデ
ィジット線１１のパターニング精度はメモリセルアレー
部と周辺回路部との段差部における傾斜による影響（露
光時のＵＶ光の反射による）を受け、メモリセルアレー
端部において著しく悪化する。
ルアレー端部の平面図、図３（ｂ）は図３（ａ）のＸ−
Ｘ線断面図である。ｐ型シリコン基板１の表面部に素子
分離絶縁膜２で分離されたトランジスタ形成領域にｎ型
不純物拡散層３を形成し、メモリセルのスイッチング用
トランジスタのソース・ドレイン領域の一方に接続して
第１のキャパシタ電極６を形成する。このキャパシタ電
極６表面にキャパシタ絶縁膜７を形成後、このキャパシ
タ絶縁膜７上にセルプレートとなる第２のキャパシタ電
極８を形成し、積層型キャパシタを構成する。この積層
型キャパシタは、分離絶縁膜２およびスイッチング用ト
ランジスタのゲート電極４上に設けられているので、メ
モリセルアレー部と周辺回路部との段差Ｈ３が促進され
る。従来、メモリセルアレー端部のワード線４，キャパ
シタ電極６，８をダミーとすることによりメモリセルア
レー部と周辺回路部との疎密差によるメモリセルアレー
内部のパターニング精度の悪化を軽減することができた
が、電荷蓄積用キャパシタ形成後、上部に形成されるデ
ィジット線１１のパターニング精度はメモリセルアレー
部と周辺回路部との段差部における傾斜による影響（露
光時のＵＶ光の反射による）を受け、メモリセルアレー
端部において著しく悪化する。
【０００４】
【発明が解決しようとする課題】以上説明したように三
次元積層構造もつメモリセルを有する半導体記憶装置で
は、メモリセルアレー部と周辺回路部との段差が大きく
なり、セルキャパシタ形成後に上部に形成されるディジ
ット線のパターニング精度がメモリセルアレー端部にお
いて特に悪くなるという問題点があった。
次元積層構造もつメモリセルを有する半導体記憶装置で
は、メモリセルアレー部と周辺回路部との段差が大きく
なり、セルキャパシタ形成後に上部に形成されるディジ
ット線のパターニング精度がメモリセルアレー端部にお
いて特に悪くなるという問題点があった。
【０００５】
【課題を解決するための手段】本発明は、第１導電型半
導体基板の表面部に選択的に形成された１対の第２導電
型不純物拡散層および前記１対の第２導電型不純物拡散
層で挟まれた領域をゲート絶縁膜を介して選択的に被覆
するゲート電極を有するスイッチング用トランジスタ
と、前記１対の第２導電型不純物拡散層の一方に接続さ
れ、前記ゲート電極の少なくとも一部を層間絶縁膜を介
して被覆する第１のキャパシタ電極および前記第１のキ
ャパシタ電極をキャパシタ絶縁膜を介して被覆する第２
のキャパシタ電極からなる電荷蓄積用キャパシタとから
なるメモリセルとを有し、前記メモリセルをアレー状に
配置し複数のメモリセルのゲート電極を所定方向に連結
したワード線および前記ワード線と交わる方向に配置さ
れ前記スイッチング用トランジスタの１対の第２導電型
不純物拡散層の他方に接続されたディジット線とを有す
る半導体記憶装置において、前記ゲート電極と同一材料
の第１の導電膜、前記第１のキャパシタ電極と同一材料
の第２の導電膜および前記第２のキャパシタ電極と同一
材料の第３の導電膜のうち、前記第３の導電膜が、或い
は、前記第１乃至第３の導電膜から成る構造体が、前記
メモリセルをアレー状に配置した領域のディジット線方
向に隣接する領域にダミーとして設けられており、更
に、前記構造体が、前記第１の導電膜と、前記第１の導
電膜の一部を前記層間絶縁膜を介して被覆する前記第２
の導電膜と、前記第２の導電膜を前記キャパシタ絶縁膜
を介して被覆する前記第３の導電膜とから構成されてい
るというものである。
導体基板の表面部に選択的に形成された１対の第２導電
型不純物拡散層および前記１対の第２導電型不純物拡散
層で挟まれた領域をゲート絶縁膜を介して選択的に被覆
するゲート電極を有するスイッチング用トランジスタ
と、前記１対の第２導電型不純物拡散層の一方に接続さ
れ、前記ゲート電極の少なくとも一部を層間絶縁膜を介
して被覆する第１のキャパシタ電極および前記第１のキ
ャパシタ電極をキャパシタ絶縁膜を介して被覆する第２
のキャパシタ電極からなる電荷蓄積用キャパシタとから
なるメモリセルとを有し、前記メモリセルをアレー状に
配置し複数のメモリセルのゲート電極を所定方向に連結
したワード線および前記ワード線と交わる方向に配置さ
れ前記スイッチング用トランジスタの１対の第２導電型
不純物拡散層の他方に接続されたディジット線とを有す
る半導体記憶装置において、前記ゲート電極と同一材料
の第１の導電膜、前記第１のキャパシタ電極と同一材料
の第２の導電膜および前記第２のキャパシタ電極と同一
材料の第３の導電膜のうち、前記第３の導電膜が、或い
は、前記第１乃至第３の導電膜から成る構造体が、前記
メモリセルをアレー状に配置した領域のディジット線方
向に隣接する領域にダミーとして設けられており、更
に、前記構造体が、前記第１の導電膜と、前記第１の導
電膜の一部を前記層間絶縁膜を介して被覆する前記第２
の導電膜と、前記第２の導電膜を前記キャパシタ絶縁膜
を介して被覆する前記第３の導電膜とから構成されてい
るというものである。
【０００６】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１（ａ）は本発明の第１の実施例の説明
に使用する半導体チップの平面図、図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
に使用する半導体チップの平面図、図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
【０００８】まずｐ型シリコン基板１０１の表面にＬＯ
ＣＯＳ法等を用いて素子分離絶縁膜１０２を形成し、ス
イッチング用トランジスタ形成領域表面にゲート酸化膜
を形成し、厚さ３００ｎｍ程度の多結晶シリコン膜を成
長させイオン注入を行ないパターニングを施し、ｎ型不
純物拡散層１０３およびスイッチング用トランジスタの
ゲート電極を連結したワード線１０４を形成する。
ＣＯＳ法等を用いて素子分離絶縁膜１０２を形成し、ス
イッチング用トランジスタ形成領域表面にゲート酸化膜
を形成し、厚さ３００ｎｍ程度の多結晶シリコン膜を成
長させイオン注入を行ないパターニングを施し、ｎ型不
純物拡散層１０３およびスイッチング用トランジスタの
ゲート電極を連結したワード線１０４を形成する。
【０００９】次に、層間絶縁膜１０５を成長させ、スイ
ッチング用トランジスタのソース・ドレイン領域の一方
の上にキャパシタコンタクトホールＣ１を形成しその
後、多結晶シリコン膜を厚さ３００ｎｍ程度成長させ、
所定のパターンに加工して第１のキャパシタ電極１０６
およびダミーキャパシタ電極１０６ｄを形成する。ダミ
ーキャパシタ電極はメモリセルアレー端部に隣接して配
置する。その後キャパシタ絶縁膜１０７，第２のキャパ
シタ電極１０８を順次成長させ所定の形にパターニング
する。
ッチング用トランジスタのソース・ドレイン領域の一方
の上にキャパシタコンタクトホールＣ１を形成しその
後、多結晶シリコン膜を厚さ３００ｎｍ程度成長させ、
所定のパターンに加工して第１のキャパシタ電極１０６
およびダミーキャパシタ電極１０６ｄを形成する。ダミ
ーキャパシタ電極はメモリセルアレー端部に隣接して配
置する。その後キャパシタ絶縁膜１０７，第２のキャパ
シタ電極１０８を順次成長させ所定の形にパターニング
する。
【００１０】メモリセルアレーに隣接してダミーキャパ
シタ電極１０６ｄを図示のような形状に形成することに
より、メモリセルアレー部と周辺回路部との段差Ｈ１が
軽減され（Ｈ１〈Ｈ３）、層間絶縁膜１０９がメモリセ
ルアレー部から周辺回路部にかけてなだらかに形成で
き、メモリセルアレー端部の第１のキャパシタ電極１０
６による起伏が解消されるため、第２のキャパシタ電極
１０８上に形成されるディジット線１１０のパターニン
グ精度を向上させることが可能となる。また従来のダミ
ーセルをメモリセル端部に配置することにより面積を少
なくすることができる。
シタ電極１０６ｄを図示のような形状に形成することに
より、メモリセルアレー部と周辺回路部との段差Ｈ１が
軽減され（Ｈ１〈Ｈ３）、層間絶縁膜１０９がメモリセ
ルアレー部から周辺回路部にかけてなだらかに形成で
き、メモリセルアレー端部の第１のキャパシタ電極１０
６による起伏が解消されるため、第２のキャパシタ電極
１０８上に形成されるディジット線１１０のパターニン
グ精度を向上させることが可能となる。また従来のダミ
ーセルをメモリセル端部に配置することにより面積を少
なくすることができる。
【００１１】図２（ａ）は本発明の第２の実施例の説明
に使用する平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ線
断面図である。
に使用する平面図、図２（ｂ）は図２（ａ）のＸ−Ｘ線
断面図である。
【００１２】本実施例ではメモリセルアレーに隣接して
ダミーワード線２０４ｄ（ワード線と同時に形成）およ
びダミーキャパシタ電極２０６ｄ（第１のキャパシタ電
極２０６と同時に形成）を配置する。これにより、層間
絶縁膜２０５，２０９がメモリセルアレー端部から周辺
回路部にかけてなだらかになり、第２のキャパシタ電極
２０８とディジット線２１０との間隔がメモリセルアレ
ー端部でも大きくとれ、ディジット線とキャパシタとが
短絡することがなくなり、さらにディジット線のパター
ニング精度が向上する。
ダミーワード線２０４ｄ（ワード線と同時に形成）およ
びダミーキャパシタ電極２０６ｄ（第１のキャパシタ電
極２０６と同時に形成）を配置する。これにより、層間
絶縁膜２０５，２０９がメモリセルアレー端部から周辺
回路部にかけてなだらかになり、第２のキャパシタ電極
２０８とディジット線２１０との間隔がメモリセルアレ
ー端部でも大きくとれ、ディジット線とキャパシタとが
短絡することがなくなり、さらにディジット線のパター
ニング精度が向上する。
【００１３】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレーに隣接して、ワード線、第１のキャパシタ電極
および第２のキャパシタ電極と同時に形成される導電膜
のうち、第２のキャパシタ電極と同じ導電膜を、或い
は、キャパシタ構造と同じ積層膜がワード線の上の一部
を覆う構造体をダミーとして素子分離絶縁膜上に形成す
ることにより、メモリセルアレー部と周辺回路部との段
差による傾斜をなだらかにしたので、ディジット線のパ
ターニング精度を向上できるという効果がある。
ルアレーに隣接して、ワード線、第１のキャパシタ電極
および第２のキャパシタ電極と同時に形成される導電膜
のうち、第２のキャパシタ電極と同じ導電膜を、或い
は、キャパシタ構造と同じ積層膜がワード線の上の一部
を覆う構造体をダミーとして素子分離絶縁膜上に形成す
ることにより、メモリセルアレー部と周辺回路部との段
差による傾斜をなだらかにしたので、ディジット線のパ
ターニング精度を向上できるという効果がある。
【図１】本発明の第１の実施例の説明に使用する平面図
（図１（ａ））および断面図（図１（ｂ））である。
（図１（ａ））および断面図（図１（ｂ））である。
【図２】本発明の第２の実施例の説明に使用する図であ
る。
る。
【図３】従来の技術の説明に使用する平面図（図３
（ａ））および断面図（図３（ｂ））である。
（ａ））および断面図（図３（ｂ））である。
１，１０１，２０１ ｐ型シリコン基板 ２，１０２，２０２ 素子分離絶縁膜 ３，１０３，２０３ ｎ型不純物拡散層 ４，１０４，２０４ ゲート電極 ２０４ｄ ダミーワード線 ５，１０５，２０５ 層間絶縁膜 ６，１０６，２０６ 第１のキャパシタ電極 １０６ｄ ダミーキャパシタ電極 ７，１０７，２０７ キャパシタ絶縁膜 ８，１０８，２０８ 第２のキャパシタ電極 ９，１０９，２０９ 層間絶縁膜 １０，１１０，２１０ ディジット線 １１，１１１，２１１ カバー絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (2)
- 【請求項１】 第１導電型半導体基板の表面部に選択的
に形成された１対の第２導電型不純物拡散層および前記
１対の第２導電型不純物拡散層で挟まれた領域をゲート
絶縁膜を介して選択的に被覆するゲート電極を有するス
イッチング用トランジスタと、前記１対の第２導電型不
純物拡散層の一方に接続され、前記ゲート電極の少なく
とも一部を層間絶縁膜を介して被覆する第１のキャパシ
タ電極および前記第１のキャパシタ電極をキャパシタ絶
縁膜を介して被覆する第２のキャパシタ電極からなる電
荷蓄積用キャパシタとからなるメモリセルとを有し、前
記メモリセルをアレー状に配置し複数のメモリセルのゲ
ート電極を所定方向に連結したワード線および前記ワー
ド線と交わる方向に配置され前記スイッチング用トラン
ジスタの１対の第２導電型不純物拡散層の他方に接続さ
れたディジット線とを有する半導体記憶装置において、
前記ゲート電極と同一材料の第１の導電膜、前記第１の
キャパシタ電極と同一材料の第２の導電膜および前記第
２のキャパシタ電極と同一材料の第３の導電膜のうち、
前記第３の導電膜が、或いは、前記第１乃至第３の導電
膜から成る構造体が、前記メモリセルをアレー状に配置
した領域のディジット線方向に隣接する領域にダミーと
して設けられていることを特徴とする半導体記憶装置。 - 【請求項２】 前記構造体が、前記第１の導電膜と、前
記第１の導電膜の一部を前記層間絶縁膜を介して被覆す
る前記第２の導電膜と、前記第２の導電膜を前記キャパ
シタ絶縁膜を介して被覆する前記第３の導電膜とから構
成されている請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067809A JP2827675B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
| US08/037,375 US5361234A (en) | 1992-03-26 | 1993-03-26 | Semiconductor memory cell device having dummy capacitors reducing boundary level changes between a memory cell array area and a peripheral circuit area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067809A JP2827675B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216332A JPH06216332A (ja) | 1994-08-05 |
| JP2827675B2 true JP2827675B2 (ja) | 1998-11-25 |
Family
ID=13355651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4067809A Expired - Lifetime JP2827675B2 (ja) | 1992-03-26 | 1992-03-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361234A (ja) |
| JP (1) | JP2827675B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| JP2682455B2 (ja) * | 1994-07-07 | 1997-11-26 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP3616179B2 (ja) * | 1995-11-09 | 2005-02-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3110328B2 (ja) * | 1996-11-19 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| KR19980057121A (ko) * | 1996-12-30 | 1998-09-25 | 김영환 | 반도체 장치의 제조방법 |
| KR100223890B1 (ko) * | 1996-12-31 | 1999-10-15 | 구본준 | 반도체 메모리 소자 및 그의 제조 방법 |
| DE19703611A1 (de) * | 1997-01-31 | 1998-08-06 | Siemens Ag | Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen |
| JP5600280B2 (ja) * | 1997-03-31 | 2014-10-01 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP3638778B2 (ja) | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP4363679B2 (ja) * | 1997-06-27 | 2009-11-11 | 聯華電子股▲ふん▼有限公司 | 半導体装置の製造方法 |
| JP3097627B2 (ja) * | 1997-11-05 | 2000-10-10 | 日本電気株式会社 | 半導体記憶装置 |
| JP3273001B2 (ja) * | 1997-11-25 | 2002-04-08 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| US6320214B1 (en) * | 1997-12-24 | 2001-11-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a ferroelectric TFT and a dummy element |
| JP3575988B2 (ja) * | 1998-05-28 | 2004-10-13 | 沖電気工業株式会社 | 半導体記憶装置 |
| US6207998B1 (en) | 1998-07-23 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with well of different conductivity types |
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