JP3097627B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3097627B2 JP3097627B2 JP09302938A JP30293897A JP3097627B2 JP 3097627 B2 JP3097627 B2 JP 3097627B2 JP 09302938 A JP09302938 A JP 09302938A JP 30293897 A JP30293897 A JP 30293897A JP 3097627 B2 JP3097627 B2 JP 3097627B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- region
- memory cell
- wiring layer
- interlayer film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルと周辺
回路領域とを備えた半導体記憶装置に関する。
回路領域とを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】超大規模集積回路（ＶＬＳＩ）に関する
市場の要求は、益々大容量化、高速化、多様化してい
る。特に、メモリセルを有し、ダイナミック・ランダム
アクセス・メモリー（ＤＲＡＭ）と呼ばれる記憶装置に
用いられる半導体記憶装置においては、この傾向が顕著
である。その大容量化に伴い、メモリセル数が増大する
一方で、プロセスの微細化技術によって、メモリセル一
個あたりの単位面積を小さくし、集積回路の面積の増大
を低減させている。そして、メモリセル一個あたりの単
位面積が小さくなる一方で、メモリセルに電荷が蓄積さ
れた状態（セル”ＨＩＧＨ”）を、誤動作なくセル”Ｈ
ＩＧＨ”として増幅するためには、メモリセル一個あた
りに蓄積させる電荷量（セル容量）をある一定値以上確
保する必要がある。
市場の要求は、益々大容量化、高速化、多様化してい
る。特に、メモリセルを有し、ダイナミック・ランダム
アクセス・メモリー（ＤＲＡＭ）と呼ばれる記憶装置に
用いられる半導体記憶装置においては、この傾向が顕著
である。その大容量化に伴い、メモリセル数が増大する
一方で、プロセスの微細化技術によって、メモリセル一
個あたりの単位面積を小さくし、集積回路の面積の増大
を低減させている。そして、メモリセル一個あたりの単
位面積が小さくなる一方で、メモリセルに電荷が蓄積さ
れた状態（セル”ＨＩＧＨ”）を、誤動作なくセル”Ｈ
ＩＧＨ”として増幅するためには、メモリセル一個あた
りに蓄積させる電荷量（セル容量）をある一定値以上確
保する必要がある。
【０００３】そのために、例えばスタック型のメモリセ
ルのように、電荷を蓄積する容量を構成する電荷蓄積用
の電極を、それらが形成される半導体基板からより高い
位置にまで形成するようにしている。なお、容量は、電
荷蓄積用の電極と、その上に形成される薄い分離絶縁膜
と、その上に形成されるセルプレートで構成される。従
って、電荷蓄積用の電極が形成された後のその表面状態
は、電荷蓄積用の電極のないメモリセル領域以外の周辺
回路領域と、そのメモリセルの領域とで大きな段差が存
在し、急な高低差が存在する状態となる。
ルのように、電荷を蓄積する容量を構成する電荷蓄積用
の電極を、それらが形成される半導体基板からより高い
位置にまで形成するようにしている。なお、容量は、電
荷蓄積用の電極と、その上に形成される薄い分離絶縁膜
と、その上に形成されるセルプレートで構成される。従
って、電荷蓄積用の電極が形成された後のその表面状態
は、電荷蓄積用の電極のないメモリセル領域以外の周辺
回路領域と、そのメモリセルの領域とで大きな段差が存
在し、急な高低差が存在する状態となる。
【０００４】ここで、例えば、ビット線に接続するセン
スアンプ回路を選択するための信号配線が、その容量が
形成された上層のアルミニウムなどからなるアルミ配線
層において構成される。このセンスアンプ回路は周辺回
路領域に形成されているものであり、それら信号配線
は、周辺回路領域からメモリセル領域上へと、急な段差
のあるところを通過することになる。このことは、容量
形成以後のプロセスで形成されるそれらアルミ配線等の
メタル配線形成工程で、以下に示すような問題を発生さ
せる要因となる。
スアンプ回路を選択するための信号配線が、その容量が
形成された上層のアルミニウムなどからなるアルミ配線
層において構成される。このセンスアンプ回路は周辺回
路領域に形成されているものであり、それら信号配線
は、周辺回路領域からメモリセル領域上へと、急な段差
のあるところを通過することになる。このことは、容量
形成以後のプロセスで形成されるそれらアルミ配線等の
メタル配線形成工程で、以下に示すような問題を発生さ
せる要因となる。
【０００５】まず、配線形成では、材料膜の成膜の後、
その上に配線形状のフォトレジストのパターンをフォト
リソグラフィ技術により形成する。この、フォトレジス
トのパターン形成のための露光時に、上述したように急
な段差がある状態では、メモリセル領域と周辺回路領域
とで焦点位置が大きく異なる。このため、露光の焦点深
度のマージンを極めて狭めてしまう。その結果、最悪の
場合、露光・現像後に、本来アルミ配線形成のためのマ
スクパターンとして残るべき部分のフォトレジストが消
失したり、また逆に本来アルミ配線の無い部分として現
像により除去されるべき部分のフォトレジストが残って
しまう。このまま、配線形成のための材料膜のエッチン
グを行えば、断線や短絡などが発生してしまう。このよ
うなアルミ配線等のプロセス製造不具合は、最終的に半
導体記憶装置としては致命的な不良に至ってしまう。
その上に配線形状のフォトレジストのパターンをフォト
リソグラフィ技術により形成する。この、フォトレジス
トのパターン形成のための露光時に、上述したように急
な段差がある状態では、メモリセル領域と周辺回路領域
とで焦点位置が大きく異なる。このため、露光の焦点深
度のマージンを極めて狭めてしまう。その結果、最悪の
場合、露光・現像後に、本来アルミ配線形成のためのマ
スクパターンとして残るべき部分のフォトレジストが消
失したり、また逆に本来アルミ配線の無い部分として現
像により除去されるべき部分のフォトレジストが残って
しまう。このまま、配線形成のための材料膜のエッチン
グを行えば、断線や短絡などが発生してしまう。このよ
うなアルミ配線等のプロセス製造不具合は、最終的に半
導体記憶装置としては致命的な不良に至ってしまう。
【０００６】以上のことを踏まえて、従来より、メモリ
セル領域の最外周部分を一周するリング状に、実際のメ
モリセルとして電荷を充電放電する真のメモリセルに隣
接させて、電荷の充電放電の一連の動作をしない疑似メ
モリセルを配置させる技術がある。このようにダミーセ
ルを配置することで、メモリセル領域と、メモリセル領
域以外の周辺回路領域とのプロセス製造上の急な段差に
起因する、フォトレジスト露光現像工程におけるフォト
レジストのパターン不良の発生と、フォトレジストのパ
ターン不良が原因のプロセス製造不良とを抑制するよう
にしている。
セル領域の最外周部分を一周するリング状に、実際のメ
モリセルとして電荷を充電放電する真のメモリセルに隣
接させて、電荷の充電放電の一連の動作をしない疑似メ
モリセルを配置させる技術がある。このようにダミーセ
ルを配置することで、メモリセル領域と、メモリセル領
域以外の周辺回路領域とのプロセス製造上の急な段差に
起因する、フォトレジスト露光現像工程におけるフォト
レジストのパターン不良の発生と、フォトレジストのパ
ターン不良が原因のプロセス製造不良とを抑制するよう
にしている。
【０００７】また、例えば、特開平４−８２２６３号公
報に報告されている技術では、図３に示したように、メ
モリセル領域３１１以外の周辺回路領域３１２上に限
り、層間膜３１３を介してダミーの堆積層３１４を形成
し、酸化シリコン膜３１６で平坦化した上に、アルミ配
線等のメタル配線３１７を形成するようにしているもの
もある。さらに、従来の半導体記憶装置では、例えば、
特開平４−８７３６６号公報においては、図４に示した
ように、メモリセル領域４０１と周辺回路領域４０２と
の間に形成される素子分離領域４０３の２つのシールド
電極４０６ａ，４０６ｂ上に、それぞれダミー段差部４
１０ａ，４１０ｂを形成している場合もある。
報に報告されている技術では、図３に示したように、メ
モリセル領域３１１以外の周辺回路領域３１２上に限
り、層間膜３１３を介してダミーの堆積層３１４を形成
し、酸化シリコン膜３１６で平坦化した上に、アルミ配
線等のメタル配線３１７を形成するようにしているもの
もある。さらに、従来の半導体記憶装置では、例えば、
特開平４−８７３６６号公報においては、図４に示した
ように、メモリセル領域４０１と周辺回路領域４０２と
の間に形成される素子分離領域４０３の２つのシールド
電極４０６ａ，４０６ｂ上に、それぞれダミー段差部４
１０ａ，４１０ｂを形成している場合もある。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の手法では、以下に示すように問題点があった。
まず、ダミーセルを配置させている従来の半導体記憶装
置における問題点は、メモリセル領域の最外周部分を一
周するリング状にダミーセルを配置している分、集積回
路の面積増大を招いていることがある。そして、ダミー
セルの部分は全く冗長的な領域である。加えて、その従
来の半導体記憶装置においては、ダミーセルと周辺回路
領域とのプロセス製造上の急な段差の状態はあまり解決
されていない。このため、ダミーセルと周辺回路領域と
のプロセス製造上の急な段差が原因する、フォトレジス
ト露光現像工程におけるフォトレジストのパターン不良
の発生と、フォトレジストのパターン不良が原因のプロ
セス製造不良を完全に防止することができていない。
た従来の手法では、以下に示すように問題点があった。
まず、ダミーセルを配置させている従来の半導体記憶装
置における問題点は、メモリセル領域の最外周部分を一
周するリング状にダミーセルを配置している分、集積回
路の面積増大を招いていることがある。そして、ダミー
セルの部分は全く冗長的な領域である。加えて、その従
来の半導体記憶装置においては、ダミーセルと周辺回路
領域とのプロセス製造上の急な段差の状態はあまり解決
されていない。このため、ダミーセルと周辺回路領域と
のプロセス製造上の急な段差が原因する、フォトレジス
ト露光現像工程におけるフォトレジストのパターン不良
の発生と、フォトレジストのパターン不良が原因のプロ
セス製造不良を完全に防止することができていない。
【０００９】また、前述した特開平４−８２２６３号公
報の従来の半導体記憶装置では、アルミ配線等のメタル
配線３１７の形成工程前に、メモリセル領域３１１以外
の周辺回路領域３１２上にダミーの堆積層３１４を形成
しておくため、新たなプロセス製造工程を追加する必要
があり、工程の増大を招いていた。さらに、特開平４−
８７３６６号公報の従来の半導体記憶装置における問題
点は、メモリセル領域４０１と周辺回路領域４０２との
間にシールド電極４０６ａ，４０６ｃを有する素子分離
領域４０３を形成している分、集積回路の面積増大を招
いている。そして、ダミーセルの場合と同様に、シール
ド電極４０６ａ，４０６ｃを有する素子分離領域４０３
は、全く冗長的な領域である。
報の従来の半導体記憶装置では、アルミ配線等のメタル
配線３１７の形成工程前に、メモリセル領域３１１以外
の周辺回路領域３１２上にダミーの堆積層３１４を形成
しておくため、新たなプロセス製造工程を追加する必要
があり、工程の増大を招いていた。さらに、特開平４−
８７３６６号公報の従来の半導体記憶装置における問題
点は、メモリセル領域４０１と周辺回路領域４０２との
間にシールド電極４０６ａ，４０６ｃを有する素子分離
領域４０３を形成している分、集積回路の面積増大を招
いている。そして、ダミーセルの場合と同様に、シール
ド電極４０６ａ，４０６ｃを有する素子分離領域４０３
は、全く冗長的な領域である。
【００１０】この発明は、以上のような問題点を解消す
るためになされたものであり、冗長な領域を形成せず、
また、新たな工程を追加することなく、メモリセル領域
から周辺回路領域にかけてメモリセル領域上を通過する
配線層を、断線や短絡などが発生しない状態で形成でき
るようにすることを目的とする。
るためになされたものであり、冗長な領域を形成せず、
また、新たな工程を追加することなく、メモリセル領域
から周辺回路領域にかけてメモリセル領域上を通過する
配線層を、断線や短絡などが発生しない状態で形成でき
るようにすることを目的とする。
【００１１】
【課題を解決するための手段】この発明の半導体記憶装
置は、メモリセル領域と周辺回路領域との境界領域にそ
の境界線に沿って配置された信号配線の下に、その信号
配線より下の層に形成されている他の配線層と同一の層
で形成されたダミー配線を信号配線に沿った状態で備え
るようにした。このように、ダミー配線を備えるように
したので、メモリセル領域が周辺回路領域にかけてより
なだらかな状態となる。
置は、メモリセル領域と周辺回路領域との境界領域にそ
の境界線に沿って配置された信号配線の下に、その信号
配線より下の層に形成されている他の配線層と同一の層
で形成されたダミー配線を信号配線に沿った状態で備え
るようにした。このように、ダミー配線を備えるように
したので、メモリセル領域が周辺回路領域にかけてより
なだらかな状態となる。
【００１２】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この発明の実施の形態にお
ける半導体記憶装置の構成を示す平面図であり、スタッ
ク型メモリセルを有する半導体記憶装置の構成を平面的
に示した。まず、半導体基板１０１上のメモリセル領域
には、ＤＲＡＭメモリセルを構成するトランスファート
ランジスタのソース１０２ａとドレイン１０２ｂが形成
されている。なお、ほとんどの領域において、ドレイン
１０２ｂは、隣り合うトランスファートランジスタで共
通としている。
参照して説明する。図１は、この発明の実施の形態にお
ける半導体記憶装置の構成を示す平面図であり、スタッ
ク型メモリセルを有する半導体記憶装置の構成を平面的
に示した。まず、半導体基板１０１上のメモリセル領域
には、ＤＲＡＭメモリセルを構成するトランスファート
ランジスタのソース１０２ａとドレイン１０２ｂが形成
されている。なお、ほとんどの領域において、ドレイン
１０２ｂは、隣り合うトランスファートランジスタで共
通としている。
【００１３】また、ワード線１０３（第１の配線層）が
その拡散層１０２形成領域を通過するように形成され、
その拡散層１０２形成箇所においてはトランスファート
ランジスタのゲートを構成している。このワード線１０
３は、半導体基板１０１上に図示していない絶縁膜など
を介して形成され、不純物がドープされて低抵抗とされ
たポリシリコンからなる。また、そのワード線１０３上
に形成された層間膜（第１の層間膜：図示せず）を介し
て形成されたビット線（第２の配線層）１０５が、ワー
ド線１０３に垂直な方向に延在して形成されている。こ
のビット線１０５は、シリサイド構造を有している。な
お、層間膜に形成されたコンタクトホール（図示せず）
に形成されたビットコンタクト１０４ａにより、このビ
ット線１０５がドレイン１０２ｂに接続している。
その拡散層１０２形成領域を通過するように形成され、
その拡散層１０２形成箇所においてはトランスファート
ランジスタのゲートを構成している。このワード線１０
３は、半導体基板１０１上に図示していない絶縁膜など
を介して形成され、不純物がドープされて低抵抗とされ
たポリシリコンからなる。また、そのワード線１０３上
に形成された層間膜（第１の層間膜：図示せず）を介し
て形成されたビット線（第２の配線層）１０５が、ワー
ド線１０３に垂直な方向に延在して形成されている。こ
のビット線１０５は、シリサイド構造を有している。な
お、層間膜に形成されたコンタクトホール（図示せず）
に形成されたビットコンタクト１０４ａにより、このビ
ット線１０５がドレイン１０２ｂに接続している。
【００１４】また、ビット線１０５上に形成された層間
膜（第２の層間膜：図示せず）上には、電荷を蓄積する
ための容量を構成する容量電極１０７ａが形成され、下
層の層間膜のコンタクトホールに形成されたセルコンタ
クト１０６ａを介し、ソース１０２ａに接続している。
その容量電極１０７ａ上には、分離絶縁膜（図示せず）
を介して容量のもう一方の電極を構成するセルプレート
１０８が形成されている。このセルプレート１０８は、
複数の容量電極１０７ａに共通して形成されている。
膜（第２の層間膜：図示せず）上には、電荷を蓄積する
ための容量を構成する容量電極１０７ａが形成され、下
層の層間膜のコンタクトホールに形成されたセルコンタ
クト１０６ａを介し、ソース１０２ａに接続している。
その容量電極１０７ａ上には、分離絶縁膜（図示せず）
を介して容量のもう一方の電極を構成するセルプレート
１０８が形成されている。このセルプレート１０８は、
複数の容量電極１０７ａに共通して形成されている。
【００１５】そして、ワード線１０３は、ワードドライ
バー回路１２０に接続している。このワードドライバー
回路１２０により、トランスファートランジスタのゲー
トが駆動される。また、ワードドライバー回路１２０
は、ビット線１０５上の層間膜（図１には示していな
い）上に配置する第１アルミ配線層（図示していない）
で形成されるＶＢｏｏＴ信号配線１２１を、その構成要
素として備えている。このＶＢｏｏＴ信号配線１２１
は、ワードドライバー回路１２０に電源を供給するため
の電源配線である。
バー回路１２０に接続している。このワードドライバー
回路１２０により、トランスファートランジスタのゲー
トが駆動される。また、ワードドライバー回路１２０
は、ビット線１０５上の層間膜（図１には示していな
い）上に配置する第１アルミ配線層（図示していない）
で形成されるＶＢｏｏＴ信号配線１２１を、その構成要
素として備えている。このＶＢｏｏＴ信号配線１２１
は、ワードドライバー回路１２０に電源を供給するため
の電源配線である。
【００１６】一方、ビット線１０５は、センスアンプ回
路１３０に接続している。このセンスアンプ回路１３０
により、容量電極１０７ａなどから構成された容量に電
荷を蓄積したり、また、容量に蓄積されている電荷がビ
ット線１０５に放電されたとき、これを増幅する。ま
た、センスアンプ回路１３０は、第１アルミ配線層上に
層間膜（図１には示していない）を介して配置する第２
アルミ配線層（図１には示していない）で形成されるビ
ット線プリチャージ信号配線１３１を、その構成要素と
して備えている。このビット線プリチャージ信号配線１
３１は、センスアンプ回路１３０を駆動させる前に、ビ
ット線１０５を電源電圧の１／２の電位に設定するため
の信号配線である。
路１３０に接続している。このセンスアンプ回路１３０
により、容量電極１０７ａなどから構成された容量に電
荷を蓄積したり、また、容量に蓄積されている電荷がビ
ット線１０５に放電されたとき、これを増幅する。ま
た、センスアンプ回路１３０は、第１アルミ配線層上に
層間膜（図１には示していない）を介して配置する第２
アルミ配線層（図１には示していない）で形成されるビ
ット線プリチャージ信号配線１３１を、その構成要素と
して備えている。このビット線プリチャージ信号配線１
３１は、センスアンプ回路１３０を駆動させる前に、ビ
ット線１０５を電源電圧の１／２の電位に設定するため
の信号配線である。
【００１７】そして、この実施の形態においては、ビッ
ト線プリチャージ信号配線１３１下に、ワード線１０３
と同一の層でダミー配線１４０を配置するようにしたも
のである。同様に、ＶＢｏｏＴ信号配線１２１下に、ビ
ット線１０５と同一の層でダミー配線１４１を配置する
ようにしたものである。このように、ダミー配線１４
０，１４１を形成しておくことで、メモリセル領域１５
０から周辺回路領域１５１にかけての段差を、よりなだ
らかのものに低減できる。
ト線プリチャージ信号配線１３１下に、ワード線１０３
と同一の層でダミー配線１４０を配置するようにしたも
のである。同様に、ＶＢｏｏＴ信号配線１２１下に、ビ
ット線１０５と同一の層でダミー配線１４１を配置する
ようにしたものである。このように、ダミー配線１４
０，１４１を形成しておくことで、メモリセル領域１５
０から周辺回路領域１５１にかけての段差を、よりなだ
らかのものに低減できる。
【００１８】すなわち、図１には示していないが、例え
ば、センスアンプ回路１３０には、センスアンプ回路１
３０を選択するための信号配線（第３の配線層）が、第
１アルミ配線層に形成され、その信号配線は、周辺回路
領域１５１からメモリセル領域１５０にかけて配置され
ている。ここで、ダミー配線１４０がなければ、周辺回
路領域１５１からメモリセル領域１５０にかけて、急な
段差が存在することになり、その境界部分において、前
述したように信号配線の形成が困難なものとなる。
ば、センスアンプ回路１３０には、センスアンプ回路１
３０を選択するための信号配線（第３の配線層）が、第
１アルミ配線層に形成され、その信号配線は、周辺回路
領域１５１からメモリセル領域１５０にかけて配置され
ている。ここで、ダミー配線１４０がなければ、周辺回
路領域１５１からメモリセル領域１５０にかけて、急な
段差が存在することになり、その境界部分において、前
述したように信号配線の形成が困難なものとなる。
【００１９】しかしながら、この実施の形態によれば、
ダミー配線１４０を形成するようにしたので、図２に示
すように、周辺回路領域１５１からメモリセル領域１５
０にかけて段差をなだらかな状態とすることができ、そ
の段差部上を通過する信号配線の形成を容易にし、断線
などの発生を抑制できるようになる。そして、図１から
も明らかなように、この実施の形態によれば、ダミー配
線１４０およびダミー配線１４１のために、新たな領域
を全く必要としない。したがって、段差低減のために新
たな領域を必要とせず、集積度の低下を招くことがな
い。
ダミー配線１４０を形成するようにしたので、図２に示
すように、周辺回路領域１５１からメモリセル領域１５
０にかけて段差をなだらかな状態とすることができ、そ
の段差部上を通過する信号配線の形成を容易にし、断線
などの発生を抑制できるようになる。そして、図１から
も明らかなように、この実施の形態によれば、ダミー配
線１４０およびダミー配線１４１のために、新たな領域
を全く必要としない。したがって、段差低減のために新
たな領域を必要とせず、集積度の低下を招くことがな
い。
【００２０】以下、ダミー配線１４０による段差低減に
ついて、図２の断面図を用いて説明する。この図２は、
図１の平面図におけるＡＡ’断面を示す断面図である。
図２に示すように、半導体基板１０１上には、フィール
ド酸化膜１０１ａにより区画された領域に、ソース１０
２ａおよびドレイン１０２ｂが形成され、ゲート絶縁膜
１０１ｂを介してゲート電極１０３ａが形成され、ま
た、そのゲート電極１０３ａと同一の層において、ワー
ド線１０３が形成されている。つまり、ゲート電極１０
３ａはワード線１０３の一部であり、他の領域では、ゲ
ート電極１０３ａはワード線１０３となっている。な
お、ゲート電極１０３ａおよびワード線１０３の側壁に
は、サイドウォール１０３ｂが形成されている。
ついて、図２の断面図を用いて説明する。この図２は、
図１の平面図におけるＡＡ’断面を示す断面図である。
図２に示すように、半導体基板１０１上には、フィール
ド酸化膜１０１ａにより区画された領域に、ソース１０
２ａおよびドレイン１０２ｂが形成され、ゲート絶縁膜
１０１ｂを介してゲート電極１０３ａが形成され、ま
た、そのゲート電極１０３ａと同一の層において、ワー
ド線１０３が形成されている。つまり、ゲート電極１０
３ａはワード線１０３の一部であり、他の領域では、ゲ
ート電極１０３ａはワード線１０３となっている。な
お、ゲート電極１０３ａおよびワード線１０３の側壁に
は、サイドウォール１０３ｂが形成されている。
【００２１】また、ワード線１０３およびゲート電極１
０３ａを含む半導体基板１０１上に、絶縁体からなる層
間膜（第１の層間膜）１０４が形成されている。なお、
図２には示されていないが、図１に示したビットコンタ
クト１０４ａは、この層間膜１０４のコンタクトホール
に形成されたものである。また、図２には示されていな
いが、この層間膜１０４上に、図２の紙面に平行な方向
に、ビット線１０５が形成されている。また、図２には
示されていないビット線１０５を含む層間膜１０４上
に、絶縁体からなる層間膜（第２の層間膜）１０６が形
成されている。また、セルコンタクト１０６ａが、層間
膜１０４および層間膜１０６に連続してあるコンタクト
ホールに形成されている。そして、このセルコンタクト
１０６ａに連続して、容量電極１０７ａが形成されいて
いる。また、容量電極１０７ａ上には、分離絶縁膜１０
７ｂを介してセルプレート１０８が形成されている。
０３ａを含む半導体基板１０１上に、絶縁体からなる層
間膜（第１の層間膜）１０４が形成されている。なお、
図２には示されていないが、図１に示したビットコンタ
クト１０４ａは、この層間膜１０４のコンタクトホール
に形成されたものである。また、図２には示されていな
いが、この層間膜１０４上に、図２の紙面に平行な方向
に、ビット線１０５が形成されている。また、図２には
示されていないビット線１０５を含む層間膜１０４上
に、絶縁体からなる層間膜（第２の層間膜）１０６が形
成されている。また、セルコンタクト１０６ａが、層間
膜１０４および層間膜１０６に連続してあるコンタクト
ホールに形成されている。そして、このセルコンタクト
１０６ａに連続して、容量電極１０７ａが形成されいて
いる。また、容量電極１０７ａ上には、分離絶縁膜１０
７ｂを介してセルプレート１０８が形成されている。
【００２２】また、セルプレート１０８を含む層間膜１
０６上に、層間膜１０９および層間膜１１０が形成され
ている。これら層間膜１０９，１１０は、例えばＣＶＤ
法によりシリコン酸化物を堆積することなどにより形成
すればよい。ところで、この層間膜１０９上に、図には
示していないが、第１アルミ配線層が配置され、層間膜
１１０上に第２アルミ配線層が配置される。そして、こ
の第２アルミ配線層において、ビット線プリチャージ信
号配線１３１が形成される。なお、ビット線プリチャー
ジ信号配線１３１を含む層間膜１１０上には、その上に
形成される配線層を分離するための層間膜１１１が形成
されている。
０６上に、層間膜１０９および層間膜１１０が形成され
ている。これら層間膜１０９，１１０は、例えばＣＶＤ
法によりシリコン酸化物を堆積することなどにより形成
すればよい。ところで、この層間膜１０９上に、図には
示していないが、第１アルミ配線層が配置され、層間膜
１１０上に第２アルミ配線層が配置される。そして、こ
の第２アルミ配線層において、ビット線プリチャージ信
号配線１３１が形成される。なお、ビット線プリチャー
ジ信号配線１３１を含む層間膜１１０上には、その上に
形成される配線層を分離するための層間膜１１１が形成
されている。
【００２３】そして、この実施の形態においては、前述
したように、ビット線プリチャージ信号配線１３１下の
フィールド酸化膜１０１ａ上に、ダミー配線１４０を配
置するようにした。また、このダミー配線１４０は、ワ
ード線１０３およびゲート電極１０３ａと同一の層で同
様に形成したものである。この結果、ダミー配線１４０
を形成しない場合に比較して、周辺回路領域１５１から
メモリセル領域１５０にかけての段差を低減できるよう
になる。また、このダミー配線１４０は、ワード線１０
３およびゲート電極１０３ａと同一のプロセスで形成で
きるので、新たにプロセスを追加する必要が無く、工程
の増加を招くことがない。そして、図１に示したダミー
配線１４１についても、同様であり、ビット線１０５と
同一のプロセスで形成するので、このダミー配線１４１
の形成についても、新たにプロセスを追加する必要が無
く、工程の増加を招くことがない。
したように、ビット線プリチャージ信号配線１３１下の
フィールド酸化膜１０１ａ上に、ダミー配線１４０を配
置するようにした。また、このダミー配線１４０は、ワ
ード線１０３およびゲート電極１０３ａと同一の層で同
様に形成したものである。この結果、ダミー配線１４０
を形成しない場合に比較して、周辺回路領域１５１から
メモリセル領域１５０にかけての段差を低減できるよう
になる。また、このダミー配線１４０は、ワード線１０
３およびゲート電極１０３ａと同一のプロセスで形成で
きるので、新たにプロセスを追加する必要が無く、工程
の増加を招くことがない。そして、図１に示したダミー
配線１４１についても、同様であり、ビット線１０５と
同一のプロセスで形成するので、このダミー配線１４１
の形成についても、新たにプロセスを追加する必要が無
く、工程の増加を招くことがない。
【００２４】なお、上述では、例えばビット線プリチャ
ージ信号配線１３１下に、ワード線１０３と同一のプロ
セスで形成するダミー配線１４０を形成するようにした
が、これだけでなく、ビット線プリチャージ信号配線１
３１下にビット線１０５と同一のプロセスで形成するダ
ミー配線も備えるようにしてもよい。同様に、ＶＢｏｏ
Ｔ信号配線１２１下に、ビット線１０５と同一のプロセ
スで形成するダミー配線１４１のみでなく、ワード線１
０３と同一のプロセスで形成するダミー配線も備えるよ
うにしてもよい。また、容量電極１０７ａと同一の層で
形成するダミー配線を用いるようにしてもよい。
ージ信号配線１３１下に、ワード線１０３と同一のプロ
セスで形成するダミー配線１４０を形成するようにした
が、これだけでなく、ビット線プリチャージ信号配線１
３１下にビット線１０５と同一のプロセスで形成するダ
ミー配線も備えるようにしてもよい。同様に、ＶＢｏｏ
Ｔ信号配線１２１下に、ビット線１０５と同一のプロセ
スで形成するダミー配線１４１のみでなく、ワード線１
０３と同一のプロセスで形成するダミー配線も備えるよ
うにしてもよい。また、容量電極１０７ａと同一の層で
形成するダミー配線を用いるようにしてもよい。
【００２５】また、上述では、スタック型のメモリセル
を備えたＤＲＡＭに適用した例を示したが、これに限る
ものではなく、フローティングゲートと制御ゲートとを
備えたメモリセルを備えたフラッシュメモリなどにも適
用でき、同様の効果が得られる。この場合、フローティ
ングゲートや制御ゲートと同一の層でダミー配線を形成
するようにすればよい。
を備えたＤＲＡＭに適用した例を示したが、これに限る
ものではなく、フローティングゲートと制御ゲートとを
備えたメモリセルを備えたフラッシュメモリなどにも適
用でき、同様の効果が得られる。この場合、フローティ
ングゲートや制御ゲートと同一の層でダミー配線を形成
するようにすればよい。
【００２６】
【発明の効果】以上説明したように、この発明では、メ
モリセル領域と周辺回路領域との境界領域にその境界線
に沿って配置された信号配線の下に、その信号配線より
下の層に形成されている他の配線層と同一の層で形成さ
れたダミー配線を信号配線に沿った状態で備えるように
した。このように、ダミー配線を備えるようにしたの
で、メモリセル領域が周辺回路領域にかけて、よりなだ
らかな状態となる。この結果、冗長な領域を形成せず、
また、新たな工程を追加することなく、メモリセル領域
から周辺回路領域にかけてメモリセル領域上を通過する
配線層を、断線や短絡などが発生しない状態で形成でき
るという効果を有する。
モリセル領域と周辺回路領域との境界領域にその境界線
に沿って配置された信号配線の下に、その信号配線より
下の層に形成されている他の配線層と同一の層で形成さ
れたダミー配線を信号配線に沿った状態で備えるように
した。このように、ダミー配線を備えるようにしたの
で、メモリセル領域が周辺回路領域にかけて、よりなだ
らかな状態となる。この結果、冗長な領域を形成せず、
また、新たな工程を追加することなく、メモリセル領域
から周辺回路領域にかけてメモリセル領域上を通過する
配線層を、断線や短絡などが発生しない状態で形成でき
るという効果を有する。
【図１】 この発明の実施の形態における半導体記憶装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図２】 図１の平面図におけるＡＡ’断面を示す断面
図である。
図である。
【図３】 従来の技術を説明するための説明図である。
【図４】 従来の他の技術を説明するための説明図であ
る。
る。
１０１…半導体基板、１０１ａ…フィールド酸化膜、１
０１ｂ…ゲート絶縁膜、１０２ａ…ソース、１０２ｂ…
ドレイン、１０３…ワード線、１０３ａ…ゲート電極、
１０３ｂ…サイドウォール、１０４，１０６，１０９，
１１０，１１１…層間膜、１０４ａ…ビットコンタク
ト、１０５…ビット線、１０６ａ…セルコンタクト、１
０７ａ…容量電極、１０７ｂ…分離絶縁膜、１０８…セ
ルプレート、１２０…ワードドライバー回路、１２１…
ＶＢｏｏＴ信号配線、１３０…センスアンプ回路、１３
１…ビット線プリチャージ信号配線、１４０，１４１…
ダミー配線、１５０…メモリセル領域、１５１…周辺回
路領域。
０１ｂ…ゲート絶縁膜、１０２ａ…ソース、１０２ｂ…
ドレイン、１０３…ワード線、１０３ａ…ゲート電極、
１０３ｂ…サイドウォール、１０４，１０６，１０９，
１１０，１１１…層間膜、１０４ａ…ビットコンタク
ト、１０５…ビット線、１０６ａ…セルコンタクト、１
０７ａ…容量電極、１０７ｂ…分離絶縁膜、１０８…セ
ルプレート、１２０…ワードドライバー回路、１２１…
ＶＢｏｏＴ信号配線、１３０…センスアンプ回路、１３
１…ビット線プリチャージ信号配線、１４０，１４１…
ダミー配線、１５０…メモリセル領域、１５１…周辺回
路領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (12)
- 【請求項１】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層加えてこの上に形
成された第２の層間膜を備えて前記半導体基板上の所定
領域に形成されたメモリセル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第２の層間膜上に形
成された信号配線とを有した半導体記憶装置において、 前記信号配線下部に前記信号配線に沿った前記第１の配
線層と同一の層で形成されたダミー配線を備えたことを
特徴とする半導体記憶装置。 - 【請求項２】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層加えてこの上に形
成された第２の層間膜を備えて前記半導体基板上の所定
領域に形成されたメモリセル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第２の層間膜上に形
成された信号配線とを有した半導体記憶装置において、 前記信号配線下部に前記信号配線に沿った前記第２の配
線層と同一の層で形成されたダミー配線を備えたことを
特徴とする半導体記憶装置。 - 【請求項３】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層を備えて前記半導
体基板上の所定領域に形成されたメモリセル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第２の配線層上に第
２の層間膜を介して形成された信号配線とを有した半導
体記憶装置において、 前記信号配線下部に前記信号配線に沿った前記第１の配
線層と同一の層で形成された第１のダミー配線と前記信
号配線下部に前記信号配線に沿った前記第２の配線層と
同一の層で形成された第２のダミー配線とを備えたこと
を特徴とする半導体記憶装置。 - 【請求項４】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層を備えて前記半導
体基板上の所定領域に形成されたメモリセル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第２の配線層上に第
２の層間膜を介して形成された第１の信号配線と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第１の信号配線上に
第３の層間膜を介して形成された第２の信号配線とを有
した半導体記憶装置において、 前記第１の信号配線下部に前記信号配線に沿った前記第
１の配線層と同一の層で形成された第１のダミー配線
と、 前記第２の信号配線下部に前記信号配線に沿った前記第
２の配線層と同一の層で形成された第２のダミー配線と
を備えたことを特徴とする半導体記憶装置。 - 【請求項５】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層を備えて前記半導
体基板上の所定領域に形成されたメモリセル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第２の配線層上に第
２の層間膜を介して形成された第１の信号配線と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第１の信号配線上に
第３の層間膜を介して形成された第２の信号配線とを有
した半導体記憶装置において、 前記第１の信号配線下部に前記信号配線に沿った前記第
２の配線層と同一の層で形成された第１のダミー配線
と、 前記第２の信号配線下部に前記信号配線に沿った前記第
１の配線層と同一の層で形成された第２のダミー配線と
を備えたことを特徴とする半導体記憶装置。 - 【請求項６】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層加えて前記第２の
配線層上に第２の層間膜を介して形成された導電体層を
備えて前記半導体基板上の所定領域に形成されたメモリ
セル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、
前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記導電体層上に第３の
層間膜を介して形成された信号配線とを有した半導体記
憶装置において、 前記信号配線下部に前記信号配線に沿った前記導電体層
と同一の層で形成されたダミー配線を備えたことを特徴
とする半導体記憶装置。 - 【請求項７】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層加えて前記第２の
配線層上に第２の層間膜を介して形成された導電体層を
備えて前記半導体基板上の所定領域に形成されたメモリ
セル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記導電体層上に第３の
層間膜を介して形成された信号配線とを有した半導体記
憶装置において、 前記信号配線下部に前記信号配線に沿った前記第１の配
線層と同一の層で形成された第１のダミー配線と前記信
号配線下部に前記信号配線に沿った前記導電体層と同一
の層で形成された第２のダミー配線とを備えたことを特
徴とする半導体記憶装置。 - 【請求項８】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層加えて前記第２の
配線層上に第２の層間膜を介して形成された導電体層を
備えて前記半導体基板上の所定領域に形成されたメモリ
セル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記導電体層上に第３の
層間膜を介して形成された信号配線とを有した半導体記
憶装置において、 前記信号配線下部に前記信号配線に沿った前記第２の配
線層と同一の層で形成された第１のダミー配線と前記信
号配線下部に前記信号配線に沿った前記導電体層と同一
の層で形成された第２のダミー配線とを備えたことを特
徴とする半導体記憶装置。 - 【請求項９】 半導体基板上に形成されたゲート電極を
含む第１の配線層および前記第１の配線層上に第１の層
間膜を介して形成された第２の配線層加えて前記第２の
配線層上に第２の層間膜を介して形成された導電体層を
備えて前記半導体基板上の所定領域に形成されたメモリ
セル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記導電体層上に第３の
層間膜を介して形成された第１の信号配線と、前記メモ
リセル領域と前記周辺回路領域との境界領域にその境界
線に沿って配置されて前記第１の信号配線上に第４の層
間膜を介して形成された第２の信号配線とを有した半導
体記憶装置において、 前記第１および第２の信号配線下部に前記信号配線に沿
った前記導電体層と同一の層で形成されたダミー配線を
備えたことを特徴とする半導体記憶装置。 - 【請求項１０】 半導体基板上に形成されたゲート電極
を含む第１の配線層および前記第１の配線層上に第１の
層間膜を介して形成された第２の配線層加えて前記第２
の配線層上に第２の層間膜を介して形成された導電体層
を備えて前記半導体基板上の所定領域に形成されたメモ
リセル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記導電体層上に第３の
層間膜を介して形成された第１の信号配線と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第１の信号配線上に
第４の層間膜を介して形成された第２の信号配線とを有
した半導体記憶装置において、 すくなくとも前記第１もしくは第２の信号配線下部に前
記信号配線に沿った前記導電体層と同一の層で形成され
た第１のダミー配線と、 前記第１の信号配線下部に前記信号配線に沿った前記第
１の配線層と同一の層で形成された第２のダミー配線
と、 前記第２の信号配線下部に前記信号配線に沿った前記第
２の配線層と同一の層で形成された第３のダミー配線と
を備えたことを特徴とする半導体記憶装置。 - 【請求項１１】 半導体基板上に形成されたゲート電極
を含む第１の配線層および前記第１の配線層上に第１の
層間膜を介して形成された第２の配線層加えて前記第２
の配線層上に第２の層間膜を介して形成された導電体層
を備えて前記半導体基板上の所定領域に形成されたメモ
リセル領域と、 前記メモリセル領域周辺に形成された周辺回路領域と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記導電体層上に第３の
層間膜を介して形成された第１の信号配線と、 前記メモリセル領域と前記周辺回路領域との境界領域に
その境界線に沿って配置されて前記第１の信号配線上に
第４の層間膜を介して形成された第２の信号配線とを有
した半導体記憶装置において、 すくなくとも前記第１もしくは第２の信号配線下部に前
記信号配線に沿った前記導電体層と同一の層で形成され
た第１のダミー配線と、 前記第１の信号配線下部に前記信号配線に沿った前記第
２の配線層と同一の層で形成された第２のダミー配線
と、 前記第２の信号配線下部に前記信号配線に沿った前記第
１の配線層と同一の層で形成された第３のダミー配線と
を備えたことを特徴とする半導体記憶装置。 - 【請求項１２】 請求項１〜１１いずれか１項記載の半
導体装置において、 前記周辺回路領域に接続し、前記メモリセル領域上を通
過する電極配線を備えたことを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09302938A JP3097627B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体記憶装置 |
| KR1019980047169A KR100307989B1 (ko) | 1997-11-05 | 1998-11-04 | 메모리셀영역 및 주변회로영역을 구비한 반도체 메모리장치 |
| US09/185,637 US6346723B2 (en) | 1997-11-05 | 1998-11-04 | Semiconductor memory device having memory cell area and peripheral circuit area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09302938A JP3097627B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145416A JPH11145416A (ja) | 1999-05-28 |
| JP3097627B2 true JP3097627B2 (ja) | 2000-10-10 |
Family
ID=17914951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09302938A Expired - Fee Related JP3097627B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6346723B2 (ja) |
| JP (1) | JP3097627B2 (ja) |
| KR (1) | KR100307989B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060046A (ko) * | 1999-12-31 | 2001-07-06 | 박종섭 | 반도체 메모리 소자 |
| JP2008004889A (ja) | 2006-06-26 | 2008-01-10 | Samsung Electronics Co Ltd | 半導体記憶装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828467B2 (ja) * | 1988-11-15 | 1996-03-21 | 株式会社東芝 | 半導体装置 |
| JPH0482263A (ja) | 1990-07-25 | 1992-03-16 | Sharp Corp | 半導体記憶装置 |
| JPH0487366A (ja) | 1990-07-30 | 1992-03-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2528737B2 (ja) * | 1990-11-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH05275649A (ja) * | 1992-01-31 | 1993-10-22 | Sharp Corp | 半導体記憶装置 |
| JP2827675B2 (ja) * | 1992-03-26 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置 |
| US5441915A (en) * | 1992-09-01 | 1995-08-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Process of fabrication planarized metallurgy structure for a semiconductor device |
| JPH08181290A (ja) | 1994-12-22 | 1996-07-12 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2665541B2 (ja) | 1995-04-04 | 1997-10-22 | 本田技研工業株式会社 | 芝草刈機の刈芝草搬送装置 |
| JPH09246492A (ja) | 1996-03-13 | 1997-09-19 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH09102592A (ja) | 1996-03-21 | 1997-04-15 | Hitachi Ltd | 半導体記憶装置 |
| KR100223890B1 (ko) | 1996-12-31 | 1999-10-15 | 구본준 | 반도체 메모리 소자 및 그의 제조 방법 |
-
1997
- 1997-11-05 JP JP09302938A patent/JP3097627B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-04 US US09/185,637 patent/US6346723B2/en not_active Expired - Fee Related
- 1998-11-04 KR KR1019980047169A patent/KR100307989B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100307989B1 (ko) | 2001-11-22 |
| US6346723B2 (en) | 2002-02-12 |
| JPH11145416A (ja) | 1999-05-28 |
| US20010013598A1 (en) | 2001-08-16 |
| KR19990045010A (ko) | 1999-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3853406B2 (ja) | 半導体集積回路装置及び当該装置の製造方法 | |
| US5386382A (en) | Semiconductor memory device and a manufacturing method thereof | |
| JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US5300814A (en) | Semiconductor device having a semiconductor substrate with reduced step between memory cells | |
| US6166403A (en) | Integrated circuit having embedded memory with electromagnetic shield | |
| US5289422A (en) | Semiconductor device having dummy wiring pattern therein and manufacturing method thereof | |
| US6143600A (en) | Method of fabricating a semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner | |
| JP3097627B2 (ja) | 半導体記憶装置 | |
| JP3618532B2 (ja) | 半導体記憶装置 | |
| JPH04346470A (ja) | 半導体メモリー装置 | |
| US5132240A (en) | Method for manufacturing a semiconductor device | |
| JP2715012B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH07263649A (ja) | 半導体メモリ装置およびその製造方法 | |
| JP3079545B2 (ja) | 半導体記憶装置 | |
| JP3147144B2 (ja) | 半導体装置及びその製造方法 | |
| JP3177038B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH08236721A (ja) | 半導体装置及びその製造方法 | |
| JP2913750B2 (ja) | 半導体メモリ集積回路装置及びその製造方法 | |
| KR100266027B1 (ko) | 반도체장치의 제조방법 | |
| JP2827723B2 (ja) | 半導体メモリセルの製造方法 | |
| KR0165491B1 (ko) | 더미 패턴을 구비한 반도체 메모리 장치 및 그 제조방법 | |
| JP2830726B2 (ja) | 半導体記憶装置 | |
| JPH0637277A (ja) | 半導体装置およびその製造方法 | |
| JPH0357270A (ja) | 半導体記憶装置 | |
| JPH05315570A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |