KR19990045010A - 메모리셀영역 및 주변회로영역을 구비한 반도체 메모리장치 - Google Patents

메모리셀영역 및 주변회로영역을 구비한 반도체 메모리장치 Download PDF

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Abstract

제 1 배선층은 반도체기판 상의 메모리셀영역 내에 형성된다. 제 1 배선층을 덮는 제 1 층간절연막은 반도체기판 위에 형성된다. 제 2 배선층은 제 1 층간절연막 상의 메모리셀영역 내에 형성된다. 제 2 배선층을 덮는 제 2 층간절연막은 제 1 층간절연막 위에 형성된다. 주변회로영역 내의 하나 이상의 회로에 접속된 신호배선은 제 2 층간절연막 상의 경계영역 내에 형성된다. 더미(dummy) 배선은 신호배선 아래의 제 1 배선층 또는 제 2 배선층과 동일한 층으로 형성된다.

Description

메모리셀영역 및 주변회로영역을 구비한 반도체 메모리장치
본 발명은 메모리셀영역 및 주변회로영역을 구비한 반도체 메모리장치에 관한 것으로, 특히, 메모리셀영역 및 주변회로영역간 단차가 줄어드는 반도체 메모리장치에 관한 것이다.
최근에 초대규모집적회로 (VLSI)의 대용량화, 처리속도의 고속화 등 다양한 요구가 시장으로부터 증가해 오고 있다. 특히, 이러한 경향은 메모리셀을 갖춘 다이나믹 랜덤 액세스 메모리 (DRAM)로 불리는 반도체 메모리장치에서 현저하다.
한 반도체 메모리장치내 메모리셀의 수는 한편으로 용량증대에 따라 증가하고 있는 반면, 다른 한편으로 집적회로의 면적증가는, 다양한 제조단계에서의 미세화 기술개발에 의거하여 메모리셀 한 개당 단위면적의 감소에 의해 제한받고 있다.
메모리셀 한 개당 단위면적이 줄어드는 경우, 전하가 오동작없이 메모리셀 내에 셀 "하이(HIGH)"로서 축적된 상태 (셀 "하이")를 보이는 신호를 증폭하기 위해서, 각 메모리셀에 축적되는 전하레벨 (셀용량)을 소정레벨 이상 확보할 필요가 있다.
이 목적을 위해, 예를 들면, 스택형(stacked-type) 메모리셀이 이용된다. 스택형 메모리셀에서, 전하가 축적되는 커패시터를 구성하는 전하축적용 전극은 반도체기판보다 더 높은 위치에 형성된다. 상기 커패시터는 전하축적용 전극과, 상기 전극 위에 형성되는 얇은 분리절연막과, 그리고 절연막 위에 형성되는 셀 플레이트로 구성된다.
따라서, 전하축적용 전극으로 형성되는 반도체장치에서는, 전하축적용 전극이 형성되지 않는 메모리셀영역 이외의 주변회로영역과, 메모리셀이 형성되는 영역과의 사이에 큰 단차가 존재한다. 즉, 심한 고저차가 존재한다.
예를 들면, 비트선에 접속하는 센스앰프회로를 선택하기 위한 신호배선층은, 커패시터가 형성된 층보다 더 높은 층으로서 위치되고, 알루미늄 등으로 만들어진 알루미늄 배선층으로 형성된다. 상기 센스앰프회로는 반도체 메모리장치의 주변회로영역 내에 형성된다. 따라서, 신호배선층은 주변회로영역으로부터 메모리셀영역까지의 심한 단차로 형성된 경계영역 내에 형성된다.
따라서, 커패시터 형성공정 이후의 층인 알루미늄 배선층과 같은 금속배선층 형성공정에서 아래와 같은 문제가 발생한다.
배선층 형성공정에서, 배선층으로 되는 도전막이 형성된 후, 이 막 위에 배선층 형상의 포토레지스트 패턴이 포토리소그래피 기술에 의해 형성된다. 그러나, 상기와 같이 심한 단차가 존재한다면, 포토레지스트 패턴형성을 위해 포토레지스트를 노광할 때 메모리셀영역과 주변회로영역간 초점위치에 큰 차가 생긴다. 그러므로, 노광을 위한 초점심도 마진은 실질적으로 좁아진다.
그 결과, 최악의 경우, 노광 및 현상 후에 알루미늄 배선층이 형성되는 영역으로서 남아있어야 하는 영역으로부터 포토레지스트가 소실되는 상황이 생긴다. 다른 한편으로, 알루미늄 배선층이 형성되지 않는 영역으로서 현상에 의해 제거되어야 하는 영역 내에 포토레지스트가 남아있는 상황이 생긴다. 배선층을 형성하기 위해 도전막이 이 상태에서 에칭되면, 배선의 단선 및 단락이 발생할 수 있다. 배선층 형성 등의 공정에서 이러한 불편은 최종적으로 반도체 메모리장치로서는 치명적인 불량품을 생산하게 된다.
상기 문제를 해결하기 위해, 전하를 충전 또는 방전하지 않는 더미 메모리셀이 메모리셀영역의 최외 주변부를 일주하는 링 형태로 배치되는 반도체 메모리장치가 제공되어 왔다. 상기 더미 메모리셀은, 메모리셀영역 내에서 실제 메모리셀로서 전하가 충전 및 방전되는 진짜 메모리셀에 인접하여 배치된다.
더미 메모리셀이 이런 식으로 배치되는 경우, 메모리셀영역과, 메모리셀영역 이외의 주변회로영역간의 심한 단차는 억제된다. 따라서, 이것은, 포토레지스트의 노광 및 현상공정에서의 이러한 단차에 기인한 포토레지스트 패턴불량의 발생과, 패턴불량에 기인한 불량품의 발생을 억제한다.
더미층 형성에 의해 단차를 줄이는 방법이 일본특허공개공보 평 4-82263에 개시되어 있다. 도 1 은 일본특허공개공보 평 4-82263에 기재된 반도체 메모리장치를 도시하는 단면도이다.
일본특허공개공보 평 4-82263에 기재된 반도체 메모리장치에 따르면, 층간절연막 (313)에 형성된 더미층 (314)은 메모리셀영역 (311) 이외의 주변회로영역 (312)에만 제공된다. 그리고나서, 산화 실리콘막 (316)은 평탄면을 만들기 위해 최상층 전면에 형성된다. 또한, 알루미늄 배선층 등과 같은 금속배선층 (317)은 산화 실리콘막 (316) 위에 형성된다.
또한, 일본특허공개공보 평 4-87366에는, 메모리셀영역과 주변회로영역간의 경계영역 내에 쉴드전극(shielding electrodes)과 더미 단차 부분을 갖는 소자분리영역을 제공하므로써 단차를 줄이는 방법이 개시되어 있다. 도 2 는 일본특허공개공보 평 4-87366에 기재된 반도체 메모리장치를 도시하는 단면도이다.
일본특허공개공보 평 4-87366에 기재된 반도체 메모리장치에 따르면, 메모리셀영역 (401)과 주변회로영역 (402) 사이에 소자분리영역 (403)이 제공된다. 상기 소자분리영역 (403)에는 쉴드전극 (406a, 406b)과, 쉴드전극 (406a, 406b) 위에 각각 형성된 더미 단차 부분 (410a, 410b)이 제공된다.
그러나, 상기 종래의 반도체 메모리장치는 다음과 같은 문제가 있다.
더미 메모리셀이 제공된 종래의 반도체 메모리장치에 따르면, 더미 메모리셀이 메모리셀영역의 최외 주변부를 일주하는 링 형태로 형성됨에 따라, 집적회로의 면적이 증가하는 위험성이 있다. 더미 메모리셀로 형성된 영역은 전적으로 여분의 영역이다.
또한, 더미 메모리셀과 주변회로영역간의 심한 단차는 거의 줄어들지 않았다. 따라서, 포토레지스트의 노광 및 현상공정에서 메모리셀영역과 주변회로영역간의 이런한 심한 단차에 기인한 포토레지스트 패턴불량 발생과, 패턴불량에 기인한 불량품 발생을 전적으로 방지하는 것은 불가능하다.
일본특허공개공보 평 4-82263에 기재된 종래의 반도체 메모리장치에 따르면, 알루미늄 배선층 등과 같은 금속 배선층 (317)을 형성하는 공정 전에, 메모리셀영역 (311) 이외의 주변회로영역 (312)에 더미층 (314)을 형성할 필요가 있다. 그러므로, 이런 새로운 공정을 추가할 필요가 있다. 이것은 공정 수의 증가를 초래한다.
일본특허공개공보 평 4-87366에 기재된 종래의 반도체 메모리장치에 따르면, 쉴드전극 (406a, 406b)과 더미 단차 부분 (410a, 410b)을 갖는 소자분리영역 (403)은 메모리셀영역 (401)과 주변회로영역 (402) 사이에 형성된다. 그러므로, 이것은 집적회로의 면적을 증가시킨다. 또한, 더미 메모리셀이 제공된 반도체 메모리장치와 마찬가지로, 쉴드전극 (406a, 406b)과 더미 단차 부분 (410a, 410b)을 갖는 소자분리영역 (403)은 전적으로 여분의 영역이다.
본 발명의 목적은, 메모리셀영역과 주변회로영역을 구비한 것으로, 새로운 제조공정을 추가하지 않고 제조될 수 있고, 장치가 더 높게 집적될 수 있고, 그리고 단선 및 단락 등의 발생을 줄일 수 있는 반도체 메모리장치를 제공하는 것이다.
본 발명에 따른 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치는, 다수의 메모리셀이 제공된 메모리셀영역으로 분할되는 반도체기판, 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 메모리셀영역 주위에 제공되는 주변회로영역, 그리고 메모리셀영역과 주변회로영역 사이에 제공된 경계영역을 포함한다. 제 1 배선층은 반도체기판의 메모리셀영역 내에 형성된다. 제 1 배선층을 덮는 제 1 층간절연막은 반도체기판 위에 형성된다. 제 2 배선층은 제 1 층간절연막 상의 메모리셀영역 내에 형성된다. 제 2 배선층을 덮는 제 2 층간절연막은 제 1 층간절연막 위에 형성된다. 하나 이상의 회로에 접속된 신호배선은 제 2 층간절연막 상의 경계영역 내에 형성된다. 더미배선은 신호배선 아래의 제 1 배선층 또는 제 2 배선층과 동일한 층으로 형성된다.
본 발명에 따른 메모리셀과 주변회로영역을 구비한 다른 반도체 메모리장치는, 다수의 메모리셀이 제공된 메모리셀영역으로 분할되는 반도체기판, 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 메모리셀영역 주위에 제공되는 주변회로영역, 그리고 메모리셀영역과 주변회로영역 사이에 제공된 경계영역을 포함한다. 제 1 배선층은 반도체기판 상의 메모리셀영역 내에 형성된다. 제 1 배선층을 덮는 제 1 층간절연막은 반도체기판 위에 형성된다. 제 2 배선층은 제 1 층간절연막 상의 메모리셀영역 내에 형성된다. 제 2 배선층을 덮는 제 2 층간절연막은 제 1 층간절연막 위에 형성된다. 도전층은 제 2 층간절연막 상의 메모리셀영역 내에 형성된다. 도전층을 덮는 제 3 층간절연막은 제 2 층간절연막 위에 형성된다. 하나 이상의 회로에 접속된 신호배선은 제 3 층간절연막 상의 경계영역 내에 형성된다. 더미배선은 신호배선 아래의 도전층과 동일한 층으로 형성된다.
본 발명에 따르면, 경계영역 내의 신호배선층보다 더 낮은 층에 형성되는 메모리셀영역 내의 도전층 또는 배선층과 동일한 층의 경계영역 내에 더미배선이 형성된다. 그러므로, 메모리셀영역과 주변회로영역간 단차를 줄이는 것이 가능하다. 따라서, 경계영역 내에서 배선의 단선 및 단락 등의 발생이 줄어들 수 있다. 또한, 여분의 영역이 형성되지 않음에 따라, 반도체 메모리장치의 고집적화가 가능하다. 게다가, 상기 장치는 제조공정을 추가할 필요없이 제조될 수 있다.
도 1 은 일본특허공개공보 평 4-82263에 기재된 반도체 메모리장치를 도시하는 단면도이다.
도 2 는 일본특허공개공보 평 4-87366에 기재된 반도체 메모리장치를 도시하는 단면도이다.
도 3 은 본 발명의 일실시예에 관한 반도체 메모리장치를 도시하는 개략도이다.
도 4 는 도 3 에서 선 A-A를 따라 자른 부분을 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 반도체기판 101a : 필드 산화막(field oxide film)
101b : 게이트 절연막 102a : 소스
102b : 드레인 103 : 워드선(word line)
103a : 게이트전극 103b : 측벽
104, 106, 109, 110, 111 : 층간절연막
104a : 비트 콘택트 105 : 비트선
106a : 셀 콘택트 107a : 용량전극
107b : 분리절연막 108 : 셀 플레이트(cell plate)
120 : 워드구동회로 121 : VBooT 신호배선
130 : 센스앰프회로 131 : 비트선 프리차지 신호배선
140, 141 : 더미배선 150 : 메모리셀영역
151 : 주변회로영역
첨부도면을 참조하여 본 발명의 실시예에 관련한 메모리셀 및 주변회로를 구비한 반도체 메모리장치가 아래에 상세히 기술된다. 본 실시예에서는, 다수의 스택형 메모리셀이 제공된다. 도 3 은 본 발명의 실시예에 관한 반도체 메모리장치를 도시하는 개략도이다. 도 4 는 도 3 에서 A-A 선을 따라 자른 부분을 도시하는 단면도이다.
본 실시예에서, 반도체기판 (101)은 메모리셀 (150), 주변회로영역 (151), 그리고 이들 영역 사이의 경계영역으로 구분된다.
메모리 영역 (150)에는 트랜스퍼 트랜지스터를 갖는 다수의 DRAM 메모리셀이 제공된다. 트랜스퍼 트랜지스터의 소스 (102a) 및 드레인 (102b)은 반도체기판 (101) 표면에 형성된다. 대부분의 메모리셀영역 (150)에서, 드레인 (102b)은 인접한 트랜스퍼 트랜지스터에 의해 공유된다.
또한, 워드선 (103) (제 1 배선층)은 다수의 트랜스퍼 트랜지스터의 소스 (102a) 및 드레인 (102b) 사이를 통과하도록 형성된다. 워드선 (103) 각각은 또한 트랜스퍼 트랜지스터의 게이트 전극으로서 기능한다. 워드선 (103)은 불순물로 도프되어 낮은 저항을 갖도록 다결정 실리콘으로 만들어지고, 필드절연막 (101a), 게이트절연막 (101b) 등을 통해 반도체기판 (101) 상에 형성된다.
또한, 제 1 층간절연막 (104)은 워드선 (103)에 형성되고, 워드선 (103)에 직각인 비트선 (105) (제 2 배선층)은 제 1 층간절연막 (104) 위에 형성된다. 비트선 (105) 각각은 실리사이드 구조를 갖는다. 콘택트 홀 (도시되지 않음)은 비트선 (105)과 드레인 (102b) 사이에 위치된 제 1 층간절연막 (104) 내에 형성된다. 비트 콘택트 (104a)에는 상기 콘택트 홀이 제공되고, 비트선 (105)은 드레인 (102b)에 접속된다.
제 2 층간절연막 (106)은 비트선 (105) 위에 형성되고, 각각이 전하를 축적하기 위한 커패시터를 구성하는 용량전극 (107a)은 제 2 층간절연막 (106) 위에 형성된다. 콘택트 홀은 용량전극 (107a)과 소스 (102a) 사이에 위치된 제 1 층간절연막 (104)과 제 2 층간절연막 (106)을 통해 연속적으로 형성된다. 셀 콘택트 (106a)는 상기 콘택트 홀 내에 제공되고, 용량전극 (107a)은 소스 (102a)에 접속된다.
또한, 분리절연막 (107b)은 각 용량전극 (107a) 위에 형성된다. 커패시터의 타전극을 구성하는 셀 플레이트 (108)는 분리절연막 (107b) 위에 형성된다. 셀 플레이트 (108)는 메모리셀영역 (150) 내의 다수의 커패시터에 의해 공유된다.
워드선 (103)은 워드구동회로 (120)에 접속된다. 트랜스터 트랜지스터의 게이트 구동은 워드구동회로 (120)에 의해 제어된다. 워드구동회로 (120)에 전력을 공급하기 위한 전원배선으로서 VBooT 신호배선 (121)은 경계영역 내에 제공된다. 또한, 제 3 층간절연막 (109)은 제 2 층간절연막 (106) 위에 형성되고, 제 1 알루미늄 배선층 (도시되지 않음)은 제 3 층간절연막 (109) 위에 형성된다. VBooT 신호배선 (121)은 제 1 알루미늄 배선층 내에 제공된다.
한편, 비트선 (105)은 두 선 각각에 의해 센스앰프회로 (130)에 접속된다. 센스앰프회로 (130)에 의해, 전하는 비트선 (105)으로부터 용량전극 (107a), 분리절연막 (107b), 셀 플레이트 (108)을 갖는 커패시터에 축적되고, 커패시터에 저장된 전하는 비트선 (105)으로 방전된다. 그리고나서, 방전된 전하에 의거한 신호는 센스앰프회로 (130)에 의해 증폭된다. 센스앰프회로 (130) 구동 전에 비트선 (105)을 전원전압의 1/2 전위로 설정하기 위한 신호배선인 비트선 프리차지 신호배선 (131)이 접합영역 내에 또한 제공된다. 제 4 층간절연막 (110)은 제 1 알루미늄 배선층 위에 형성되고, 제 2 알루미늄 배선층 (131a)은 제 4 층간절연막 (110) 위에 형성된다. 비트선 프리차지 신호배선 (131)은 제 2 알루미늄 배선층 (131a) 내에 제공된다.
또한, 더미배선 (140)은 비트선 프리차지 신호배선 (131) 아래의 워드선 (103)과 동일한 층 (제 1 배선층)에 제공된다. 마찬가지로, 더미배선 (141)은 VBooT 신호배선 (121) 아래의 신호선 (105)과 동일한 층 (제 2 배선층)에 제공된다.
본 실시예에 따른 단차 감소가 더 상세히 설명된다.
도 4 에 도시된대로, 소스 (102a)와 드레인 (102b)은 필드산화막 (101a)에 의해 분할된 영역 내의 반도체기판 (101) 표면에 형성된다. 반도체기판 (101) 상에, 게이트절연막 (101b)을 통해 워드선 (103)의 일부인 게이트전극 (103a)이 형성된다. 측벽 (103b)은 게이트전극 (103a)으로 되는 영역을 포함하는 워드선 (103)의 측면에 형성된다.
워드선 (103) (게이트전극 103a)과 측벽 (103b)을 덮는 제 1 층간절연막 (104)은 전체면에 형성된다. 비트 콘택트 (104a) (도 4 에 도시되지 않음)는 제 1 층간절연막 (104)의 콘택트 홀 내에 제공된다. 도 4 에서 좌우방향으로 펼쳐지는 비트선 (105)과 더미배선 (141) (도 4 에 도시되지 않음)은 제 1 층간절연막 (104) 위에 형성된다.
또한, 제 1 층간절연막 (104) 상에, 비트선 (105)과 더미배선 (141) (도 4 에 도시되지 않음)을 덮는 제 2 층간절연막 (106)이 형성된다. 셀 콘택트 (106a)는 제 1 층간절연막 (104)과 제 2 층간절연막 (106)에 연속적으로 형성된 콘택트 홀 내에 제공된다. 상기 셀 콘택트 (106a)에 접속된 용량전극 (107a)은 제 2 층간절연막 (106) 위에 형성된다. 분리절연막 (107b)과 셀 플레이트 (108)는 용량전극 (107a) 위에 상기 순서로 형성된다.
용량전극 (107a), 분리절연막 (107b), 그리고 셀 플레이트 (108)를 덮는 제 3 층간절연막 (109)은 제 2 층간절연막 (106) 위에 형성되고, 제 4 층간절연막 (110)은 제 3 층간절연막 (109) 위에 형성된다. 상기 층간절연막들 (109, 110)은, 예컨대, CVD법 등에 의하여 산화 실리콘을 축적하는 방법에 의해 형성될 수 있다.
또한, 제 1 알루미늄 배선층 (도시되지 않음)은 제 3 층간절연막 (109) 위에 형성되고, 제 2 알루미늄 배선층 (131a)은 제 4 층간절연막 (110) 위에 형성된다. 비트선 프리차지 신호배선 (131)은 제 2 알루미늄 배선층 (131a)으로 형성된다. 게다가, 비트선 프리차지 신호배선 (131)을 덮는 제 5 층간절연막 (111)이 그 위에 형성된 배선층을 전기적으로 격리하기 위해 제 4 층간절연막 (110) 위에 제공된다.
그리고나서, 더미배선 (140)은 상기와 같이 비트선 프리차지 신호배선 (131) 아래의 필드 산화막 (101a) 위에 형성된다. 더미배선 (140)은 워드선 (게이트전극 103a)과 동일한 층 (제 1 배선층)에 제공된다.
더미배선 (140, 141)은 상기 설명대로, 주변회로영역 (151)과 메모리셀영역 (150) 사이의 경계영역 내에 형성되고, 메모리셀영역 (150)과 주변회로영역 (151)간 단차는 본 실시예에 따라 더욱 감소될 수 있다.
또한, 본 실시예에 따르면, 센스앰프회로 (130)를 선택하는 신호배선 (제 3 배선층 (도시되지 않음))은 제 1 알루미늄 배선층으로 형성된다. 상기 신호배선은 주변회로영역 (151)과 메모리셀영역 (150) 사이의 영역 위에 제공된다. 이 경우에, 더미배선 (140)이 존재하지 않으면, 주변회로영역 (151)과 메모리셀영역 (150) 사이에 큰 단차가 존재할 것이다. 이렇게 되면, 상기 설명과 같이 경계영역 내에 신호배선을 형성하기가 어렵게 된다.
한편, 더미배선 (140)이 본 실시예에 따라 경계영역 내에 형성되므로, 주변회로영역 (151)과 메모리셀영역 (150)간 단차는 도 4 에 도시된대로 줄어든다. 따라서, 상기 단차 상의 영역을 통과하는 신호배선을 형성하기가 쉽다. 그리하여, 단선 등의 발생이 억제될 수 있다.
또한, 도 3 으로부터 분명하듯이, 더미배선 (140)과 더미배선 (141)에 새로운 영역을 제공할 필요가 전혀 없다. 따라서, 단차를 억제하는 새로운 영역은 불필요하고, 이로 인해 집적레벨의 감소를 방지할 수 있다.
또한, 더미배선 (140)은 워드선 (103) (게이트전극 130a)과 동일층에 제공되므로, 더미배선 (140)은 워드선 (103) (게이트전극 103a)과 동일 공정으로 형성될 수 있다. 마찬가지로, 더미배선 (141)은 비트선 (105)과 동일 공정으로 형성될 수 있다. 따라서, 새로운 공정을 추가할 필요가 없고, 이로 인해 공정 수가 증가하는 것을 방지할 수 있다.
더미배선 (140)이 비트선 프리차지 신호배선 (131)과 동일한 층에 제공되는 것이 상기 실시예에서 설명되었지만, 예를 들면, 더미배선이 비트선 프리차지 신호배선 (131) 아래의 비트선 (105)과 동일한 층에 더 제공되도록 배치되는 것도 가능하다. 마찬가지로, VBooT 신호배선 (121) 아래에, 비트선 (105)과 동일한 층에 더미배선 (141)이 제공될 뿐만 아니라 워드선 (103)과 동일한 층에 더미배선이 제공될수도 있다. 더미배선은 용량전극 (107a)과 동일한 층에 제공될 수도 있다.
상기 실시예는 본 발명이 스택형 메모리셀을 갖는 DRAM에 적용되는 경우의 일례를 도시하지만, 본 발명이 상기 응용에만 제한되지 않는다는 것이 주목되어야 한다. 예를 들면, 본 발명은, 유사한 효과를 얻기 위해, 플로팅 게이트와 제어 게이트를 갖춘 메모리셀을 구비한 플래시 메모리 등에도 적용될 수 있다. 이 경우에, 더미배선은 플로팅 게이트 및 제어 게이트와 동일한 층에 제공될 수 있다.
상기 설명한 바와 같이, 본 발명에서는, 메모리셀영역과 주변회로영역을 구비한 것으로, 새로운 제조공정을 추가하지 않고 제조될 수 있고, 장치가 더 높게 집적될 수 있고, 그리고 단선 및 단락 등의 발생을 줄일 수 있는 반도체 메모리장치를 제공할 수 있다.
또한, 경계영역 내의 신호배선층보다 더 낮은 층에 형성되는 메모리셀영역 내의 도전층 또는 배선층과 동일한 층의 경계영역 내에 더미배선이 형성되므로, 메모리셀영역과 주변회로영역간 단차를 줄이는 것이 가능하다. 따라서, 경계영역 내에서 배선의 단선 및 단락 등의 발생이 줄어들 수 있다. 또한, 여분의 영역이 형성되지 않음에 따라, 반도체 메모리장치의 고집적화가 가능하다. 게다가, 상기 장치는 제조공정을 추가할 필요없이 제조될 수 있다.

Claims (17)

  1. 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치에 있어서,
    다수의 메모리셀이 제공된 메모리셀영역,
    상기 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 상기 메모리셀영역 주위에 제공되는 주변회로영역, 그리고
    상기 메모리셀영역과 상기 주변회로영역 사이에 제공된 경계영역 으로 구분되는 반도체기판;
    상기 반도체기판 상의 상기 메모리셀영역에 형성된 제 1 배선층;
    상기 제 1 배선층을 덮기 위하여, 상기 반도체기판 위에 형성된 제 1 층간절연막;
    상기 제 1 층간절연막 상의 상기 메모리셀영역에 형성된 제 2 배선층;
    상기 제 2 배선층을 덮기 위하여, 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막;
    상기 제 2 층간절연막 상의 상기 경계영역에 형성되고 하나 이상의 상기 회로에 접속된 신호배선; 그리고
    상기 신호배선 아래의 상기 제 1 배선층 또는 상기 제 2 배선층과 동일한 층으로 형성된 더미배선을 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서, 상기 제 1 배선층은 상기 메모리셀에 제공된 MOS 트랜지스터의 게이트전극으로 되는 부분을 갖는 것을 특징으로 하는 장치.
  3. 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치에 있어서,
    다수의 메모리셀이 제공된 메모리셀영역,
    상기 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 상기 메모리셀영역 주위에 제공되는 주변회로영역, 그리고
    상기 메모리셀영역과 상기 주변회로영역 사이에 제공된 경계영역 으로 구분되는 반도체기판;
    상기 반도체기판 상의 상기 메모리셀영역에 형성된 제 1 배선층;
    상기 제 1 배선층을 덮기 위하여, 상기 반도체기판 위에 형성된 제 1 층간절연막;
    상기 제 1 층간절연막 상의 상기 메모리셀영역에 형성된 제 2 배선층;
    상기 제 2 배선층을 덮기 위하여, 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막;
    상기 제 2 층간절연막 상의 상기 경계영역에 형성되고 하나 이상의 상기 회로에 접속된 신호배선;
    상기 신호배선 아래의 상기 제 1 배선층과 동일한 층으로 형성된 제 1 더미배선; 그리고
    상기 신호배선 아래의 상기 제 2 배선층과 동일한 층으로 형성된 제 2 더미배선을 포함하는 것을 특징으로 하는 장치.
  4. 제 3 항에 있어서, 상기 제 1 배선층은 상기 메모리셀에 제공된 MOS 트랜지스터의 게이트전극으로 되는 부분을 갖는 것을 특징으로 하는 장치.
  5. 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치에 있어서,
    다수의 메모리셀이 제공된 메모리셀영역,
    상기 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 상기 메모리셀영역 주위에 제공되는 주변회로영역, 그리고
    상기 메모리셀영역과 상기 주변회로영역 사이에 제공된 경계영역 으로 구분되는 반도체기판;
    상기 반도체기판 상의 상기 메모리셀영역에 형성된 제 1 배선층;
    상기 제 1 배선층을 덮기 위하여, 상기 반도체기판 위에 형성된 제 1 층간절연막;
    상기 제 1 층간절연막 상의 상기 메모리셀영역에 형성된 제 2 배선층;
    상기 제 2 배선층을 덮기 위하여, 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막;
    상기 제 2 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 하나에 접속된 제 1 신호배선;
    상기 제 1 신호배선을 덮기 위하여, 상기 제 2 층간절연막 위에 형성된 제 3 층간절연막;
    상기 제 3 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 다른 하나에 접속된 제 2 신호배선;
    상기 제 1 신호배선 아래의 상기 제 1 배선층과 동일한 층으로 형성된 제 1 더미배선; 그리고
    상기 제 2 신호배선 아래의 상기 제 2 배선층과 동일한 층으로 형성된 제 2 더미배선을 포함하는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서, 상기 제 1 배선층은 상기 메모리셀에 제공된 MOS 트랜지스터의 게이트전극으로 되는 부분을 갖는 것을 특징으로 하는 장치.
  7. 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치에 있어서,
    다수의 메모리셀이 제공된 메모리셀영역,
    상기 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 상기 메모리셀영역 주위에 제공되는 주변회로영역, 그리고
    상기 메모리셀영역과 상기 주변회로영역 사이에 제공된 경계영역 으로 구분되는 반도체기판;
    상기 반도체기판 상의 상기 메모리셀영역에 형성된 제 1 배선층;
    상기 제 1 배선층을 덮기 위하여, 상기 반도체기판 위에 형성된 제 1 층간절연막;
    상기 제 1 층간절연막 상의 상기 메모리셀영역에 형성된 제 2 배선층;
    상기 제 2 배선층을 덮기 위하여, 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막;
    상기 제 2 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 하나에 접속된 제 1 신호배선;
    상기 제 1 신호배선을 덮기 위하여, 상기 제 2 층간절연막 위에 형성된 제 3 층간절연막;
    상기 제 3 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 다른 하나에 접속된 제 2 신호배선;
    상기 제 1 신호배선 아래의 상기 제 2 배선층과 동일한 층으로 형성된 제 1 더미배선; 그리고
    상기 제 2 신호배선 아래의 상기 제 1 배선층과 동일한 층으로 형성된 제 2 더미배선을 포함하는 것을 특징으로 하는 장치.
  8. 제 7 항에 있어서, 상기 제 1 배선층은 상기 메모리셀에 제공된 MOS 트랜지스터의 게이트전극으로 되는 부분을 갖는 것을 특징으로 하는 장치.
  9. 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치에 있어서,
    다수의 메모리셀이 제공된 메모리셀영역,
    상기 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 상기 메모리셀영역 주위에 제공되는 주변회로영역, 그리고
    상기 메모리셀영역과 상기 주변회로영역 사이에 제공된 경계영역 으로 구분되는 반도체기판;
    상기 반도체기판 상의 상기 메모리셀영역에 형성된 제 1 배선층;
    상기 제 1 배선층을 덮기 위하여, 상기 반도체기판 위에 형성된 제 1 층간절연막;
    상기 제 1 층간절연막 상의 상기 메모리셀영역에 형성된 제 2 배선층;
    상기 제 2 배선층을 덮기 위하여, 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막;
    상기 제 2 층간절연막 상의 상기 메모리셀영역에 형성된 도전층;
    상기 도전층을 덮기 위하여, 상기 제 2 층간절연막 위에 형성된 제 3 층간절연막;
    상기 제 3 층간절연막 상의 상기 경계영역에 형성되고 하나 이상의 상기 회로에 접속된 신호배선; 그리고
    상기 신호배선 아래의 상기 도전층과 동일한 층으로 형성된 제 1 더미배선을 포함하는 것을 특징으로 하는 장치.
  10. 제 9 항에 있어서, 상기 신호선 아래의 상기 제 1 배선층 또는 상기 제 2 배선층과 동일한 층으로 형성된 제 2 더미배선을 더 포함하는 것을 특징으로 하는 장치.
  11. 제 9 항에 있어서, 상기 제 1 배선층은 상기 메모리셀에 제공된 MOS 트랜지스터의 게이트전극으로 되는 부분을 갖는 것을 특징으로 하는 장치.
  12. 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치에 있어서,
    다수의 메모리셀이 제공된 메모리셀영역,
    상기 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 상기 메모리셀영역 주위에 제공되는 주변회로영역, 그리고
    상기 메모리셀영역과 상기 주변회로영역 사이에 제공된 경계영역 으로 구분되는 반도체기판;
    상기 반도체기판 상의 상기 메모리셀영역에 형성된 제 1 배선층;
    상기 제 1 배선층을 덮기 위하여, 상기 반도체기판 위에 형성된 제 1 층간절연막;
    상기 제 1 층간절연막 상의 상기 메모리셀영역에 형성된 제 2 배선층;
    상기 제 2 배선층을 덮기 위하여, 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막;
    상기 제 2 층간절연막 상의 상기 메모리셀영역에 형성된 도전층;
    상기 도전층을 덮기 위하여, 상기 제 2 층간절연막 위에 형성된 제 3 층간절연막;
    상기 제 3 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 하나에 접속된 제 1 신호배선;
    상기 제 1 신호배선을 덮기 위하여, 상기 제 3 층간절연막 위에 형성된 제 4 층간절연막;
    상기 제 4 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 다른 하나에 접속된 제 2 신호배선; 그리고
    상기 제 1 신호배선과 상기 제 2 신호배선 아래의 상기 도전층과 동일한 층으로 형성된 더미배선을 포함하는 것을 특징으로 하는 장치.
  13. 제 12 항에 있어서, 상기 제 1 배선층은 상기 메모리셀에 제공된 MOS 트랜지스터의 게이트전극으로 되는 부분을 갖는 것을 특징으로 하는 장치.
  14. 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치에 있어서,
    다수의 메모리셀이 제공된 메모리셀영역,
    상기 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 상기 메모리셀영역 주위에 제공되는 주변회로영역, 그리고
    상기 메모리셀영역과 상기 주변회로영역 사이에 제공된 경계영역 으로 구분되는 반도체기판;
    상기 반도체기판 상의 상기 메모리셀영역에 형성된 제 1 배선층;
    상기 제 1 배선층을 덮기 위하여, 상기 반도체기판 위에 형성된 제 1 층간절연막;
    상기 제 1 층간절연막 상의 상기 메모리셀영역에 형성된 제 2 배선층;
    상기 제 2 배선층을 덮기 위하여, 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막;
    상기 제 2 층간절연막 상의 상기 메모리셀영역에 형성된 도전층;
    상기 도전층을 덮기 위하여, 상기 제 2 층간절연막 위에 형성된 제 3 층간절연막;
    상기 제 3 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 하나에 접속된 제 1 신호배선;
    상기 제 1 신호배선을 덮기 위하여, 상기 제 3 층간절연막 위에 형성된 제 4 층간절연막;
    상기 제 4 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 다른 하나에 접속된 제 2 신호배선;
    상기 제 1 신호배선 또는 제 2 신호배선 아래의 상기 도전층과 동일한 층으로 형성된 제 1 더미배선;
    상기 제 1 신호배선 아래의 상기 제 1 배선층과 동일한 층으로 형성된 제 2 더미배선; 그리고
    상기 제 2 신호배선 아래의 상기 제 2 배선층과 동일한 층으로 형성된 제 3 더미배선을 포함하는 것을 특징으로 하는 장치.
  15. 제 14 항에 있어서, 상기 제 1 배선층은 상기 메모리셀에 제공된 MOS 트랜지스터의 게이트전극으로 되는 부분을 갖는 것을 특징으로 하는 장치.
  16. 메모리셀영역과 주변회로영역을 구비한 반도체 메모리장치에 있어서,
    다수의 메모리셀이 제공된 메모리셀영역,
    상기 메모리셀의 동작을 제어하는 다수의 회로가 제공되고 상기 메모리셀영역 주위에 제공되는 주변회로영역, 그리고
    상기 메모리셀영역과 상기 주변회로영역 사이에 제공된 경계영역 으로 구분되는 반도체기판;
    상기 반도체기판 상의 상기 메모리셀영역에 형성된 제 1 배선층;
    상기 제 1 배선층을 덮기 위하여, 상기 반도체기판 위에 형성된 제 1 층간절연막;
    상기 제 1 층간절연막 상의 상기 메모리셀영역에 형성된 제 2 배선층;
    상기 제 2 배선층을 덮기 위하여, 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막;
    상기 제 2 층간절연막 상의 상기 메모리셀영역에 형성된 도전층;
    상기 도전층을 덮기 위하여, 상기 제 2 층간절연막 위에 형성된 제 3 층간절연막;
    상기 제 3 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 하나에 접속된 제 1 신호배선;
    상기 제 1 신호배선을 덮기 위하여, 상기 제 3 층간절연막 위에 형성된 제 4 층간절연막;
    상기 제 4 층간절연막 상의 상기 경계영역에 형성되고 상기 회로중 적어도 다른 하나에 접속된 제 2 신호배선;
    상기 제 1 신호배선 또는 제 2 신호배선 아래의 상기 도전층과 동일한 층으로 형성된 제 1 더미배선;
    상기 제 1 신호배선 아래의 상기 제 2 배선층과 동일한 층으로 형성된 제 2 더미배선; 그리고
    상기 제 2 신호배선 아래의 상기 제 1 배선층과 동일한 층으로 형성된 제 3 더미배선을 포함하는 것을 특징으로 하는 장치.
  17. 제 16 항에 있어서, 상기 제 1 배선층은 상기 메모리셀에 제공된 MOS 트랜지스터의 게이트전극으로 되는 부분을 갖는 것을 특징으로 하는 장치.
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