JPH08213551A - キャパシタを有する半導体チップおよび集積回路 - Google Patents
キャパシタを有する半導体チップおよび集積回路Info
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- JPH08213551A JPH08213551A JP7285859A JP28585995A JPH08213551A JP H08213551 A JPH08213551 A JP H08213551A JP 7285859 A JP7285859 A JP 7285859A JP 28585995 A JP28585995 A JP 28585995A JP H08213551 A JPH08213551 A JP H08213551A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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Abstract
(57)【要約】
【課題】 多くの基板表面積を比例的に用いることな
く、キャパシタンスを増大させる半導体チップを提供す
る。 【解決手段】 基板１０と、この基板上に設けられ、第
１のキャパシタ誘電体構造１２により基板から分離され
た第１のキャパシタ・プレート１４とを備え、第１のキ
ャパシタ・プレートは、その幅および高さよりも十分に
長い長さを有し、基板に隣り合う底面と１つの他の面と
を有し、前記底面および前記１つの他の面の両方の全長
に沿って延び、第２のキャパシタ誘電体構造により第１
のキャパシタ・プレートから分離された第２のキャパシ
タ・プレート２２とを備える半導体チップである。
く、キャパシタンスを増大させる半導体チップを提供す
る。 【解決手段】 基板１０と、この基板上に設けられ、第
１のキャパシタ誘電体構造１２により基板から分離され
た第１のキャパシタ・プレート１４とを備え、第１のキ
ャパシタ・プレートは、その幅および高さよりも十分に
長い長さを有し、基板に隣り合う底面と１つの他の面と
を有し、前記底面および前記１つの他の面の両方の全長
に沿って延び、第２のキャパシタ誘電体構造により第１
のキャパシタ・プレートから分離された第２のキャパシ
タ・プレート２２とを備える半導体チップである。
Description
【０００１】
【発明の属する技術分野】この発明は、キャパシタンス
を増大するのに多くの基板表面領域をそれに比例して用
いることなく、キャパシタを形成するための集積回路
（ＩＣ）の構成および方法に関する。キャパシタは、第
１の導電プレートに隣接する第２の導電プレートを有し
ており、この第２の導電プレートは、第１の導電プレー
トの底部および少なくとも片側あるいは頂部に沿ってい
る。
を増大するのに多くの基板表面領域をそれに比例して用
いることなく、キャパシタを形成するための集積回路
（ＩＣ）の構成および方法に関する。キャパシタは、第
１の導電プレートに隣接する第２の導電プレートを有し
ており、この第２の導電プレートは、第１の導電プレー
トの底部および少なくとも片側あるいは頂部に沿ってい
る。
【０００２】
【発明が解決しようとする課題】集積回路（ＩＣ）が動
作すると、電子ノイズを発生し、このノイズが制御され
ないならば、適切な動作が損なわれることが実証されて
いる。デカップリング・キャパシタをフィルタとして用
いて、このノイズの多くを取り除くことができる。典型
的なデカップリング・キャパシタの例が図１に示されて
いる。シリコン基板１０は、２つの典型的なキャパシタ
・プレートの１つを形成する。基板は不純物をドープさ
れ、ｐ形基板を形成する。厚いフィールド酸化物１１
は、デカップリング・キャパシタが配置されるべき領域
を取り囲むように形成される。また、絶縁体層と呼ばれ
る薄い酸化物の層１２は、全シリコン基板１０の表面を
覆うように形成される。次に、導電材料の層１４が堆積
される。典型的に用いられる導電材料は、ドープ・ポリ
シリコンあるいはシリサイド（例えば、タングステン・
シリサイド）である。次に、これらの２つの層はパター
ニングおよびエッチングされ、絶縁体層１２により第１
のプレート（基板１０）から分離された第２のデカップ
リング・キャパシタ導電プレート１４を作製し画成す
る。導電プレート１４，酸化物層１２，および下層のｐ
形基板１０は、典型的な簡単なデカップリング・キャパ
シタを形成する。典型的に、デカップリング・キャパシ
タは、二酸化シリコンで作ることができる被覆すなわち
キャッピング層１９で覆われる。
作すると、電子ノイズを発生し、このノイズが制御され
ないならば、適切な動作が損なわれることが実証されて
いる。デカップリング・キャパシタをフィルタとして用
いて、このノイズの多くを取り除くことができる。典型
的なデカップリング・キャパシタの例が図１に示されて
いる。シリコン基板１０は、２つの典型的なキャパシタ
・プレートの１つを形成する。基板は不純物をドープさ
れ、ｐ形基板を形成する。厚いフィールド酸化物１１
は、デカップリング・キャパシタが配置されるべき領域
を取り囲むように形成される。また、絶縁体層と呼ばれ
る薄い酸化物の層１２は、全シリコン基板１０の表面を
覆うように形成される。次に、導電材料の層１４が堆積
される。典型的に用いられる導電材料は、ドープ・ポリ
シリコンあるいはシリサイド（例えば、タングステン・
シリサイド）である。次に、これらの２つの層はパター
ニングおよびエッチングされ、絶縁体層１２により第１
のプレート（基板１０）から分離された第２のデカップ
リング・キャパシタ導電プレート１４を作製し画成す
る。導電プレート１４，酸化物層１２，および下層のｐ
形基板１０は、典型的な簡単なデカップリング・キャパ
シタを形成する。典型的に、デカップリング・キャパシ
タは、二酸化シリコンで作ることができる被覆すなわち
キャッピング層１９で覆われる。
【０００３】デカップリング・キャパシタは、単位面積
あたりの蓄積電荷の量（すなわち、キャパシタンス）を
最大にして、大きな瞬間的電圧動揺に耐えるように構成
される。多数のトランジスタが、１回でスイッチ・オン
およびオフされるとき、それらの結合電流引き込みは、
非常に大きくなる。この大きい電流引き込みは、チップ
へ比例的に大きな電源電圧降下を引き起こす。この電圧
降下後に、電源電圧が正しいチップ動作に必要とされる
電源電圧レベルに復旧するには時間がかかる。電源電圧
変動は、論理信号誤り、およびチップへのかなりの物理
的損傷を生じる。大きな電源電圧変動を防ぐためには、
デカップリング・キャパシタを用いて、チップに過剰電
荷を蓄積する。したがって、大きな電流引き込みがある
と、過剰電荷を用いて、許容範囲内に電源電圧を保持す
る。
あたりの蓄積電荷の量（すなわち、キャパシタンス）を
最大にして、大きな瞬間的電圧動揺に耐えるように構成
される。多数のトランジスタが、１回でスイッチ・オン
およびオフされるとき、それらの結合電流引き込みは、
非常に大きくなる。この大きい電流引き込みは、チップ
へ比例的に大きな電源電圧降下を引き起こす。この電圧
降下後に、電源電圧が正しいチップ動作に必要とされる
電源電圧レベルに復旧するには時間がかかる。電源電圧
変動は、論理信号誤り、およびチップへのかなりの物理
的損傷を生じる。大きな電源電圧変動を防ぐためには、
デカップリング・キャパシタを用いて、チップに過剰電
荷を蓄積する。したがって、大きな電流引き込みがある
と、過剰電荷を用いて、許容範囲内に電源電圧を保持す
る。
【０００４】したがって、回路の設計者の１つの目標
は、チップ上で利用できるデカップリング・キャパシタ
ンスの量を増大することである。キャパシタンスは、
式：Ｃ＝ＥＡ／ｄ（ここに、Ｅは２つのキャパシタ・プ
レート１４と１０を分離する絶縁体１２ の誘電率、Ａ
は電荷を蓄積するために利用できるプレート１４の表面
積、ｄは２つのプレート１４と１０との間の距離であ
る。）により計算されることが知られている。キャパシ
タンスの式を与えられると、回路の設計者は、キャパシ
タ・プレート間の距離を小さくするか、あるいは、誘電
率および電荷を蓄積するために利用できる面積を大きく
することにより、チップ上のキャパシタンスを増大する
ことができる。しかし、回路の設計者は、キャパシタン
スの式の変数を加減するとき、物理的な制限および製造
上の制限内で行わなければならない。現在の製造技術
は、すでに、キャパシタ・プレート間の距離の縮小、お
よび誘電率の増大の限界に達している。したがって、新
しい製造方法あるいは材料を用いることなく、設計者に
唯一残された選択は、電荷を蓄積するために利用できる
面積を増大することである。
は、チップ上で利用できるデカップリング・キャパシタ
ンスの量を増大することである。キャパシタンスは、
式：Ｃ＝ＥＡ／ｄ（ここに、Ｅは２つのキャパシタ・プ
レート１４と１０を分離する絶縁体１２ の誘電率、Ａ
は電荷を蓄積するために利用できるプレート１４の表面
積、ｄは２つのプレート１４と１０との間の距離であ
る。）により計算されることが知られている。キャパシ
タンスの式を与えられると、回路の設計者は、キャパシ
タ・プレート間の距離を小さくするか、あるいは、誘電
率および電荷を蓄積するために利用できる面積を大きく
することにより、チップ上のキャパシタンスを増大する
ことができる。しかし、回路の設計者は、キャパシタン
スの式の変数を加減するとき、物理的な制限および製造
上の制限内で行わなければならない。現在の製造技術
は、すでに、キャパシタ・プレート間の距離の縮小、お
よび誘電率の増大の限界に達している。したがって、新
しい製造方法あるいは材料を用いることなく、設計者に
唯一残された選択は、電荷を蓄積するために利用できる
面積を増大することである。
【０００５】キャパシタンス蓄積領域を増大するための
１つの標準的な方法は、特定のキャパシタ・プレートの
サイズを大きくすることである。これは、電荷を蓄積す
るために利用できる面積である、キャパシタの底部表面
積の長さ×幅を計算することにより行われる。他の標準
的な方法は、第一の方法と非常に似ているが、同一サイ
ズのキャパシタをさらに追加することである。
１つの標準的な方法は、特定のキャパシタ・プレートの
サイズを大きくすることである。これは、電荷を蓄積す
るために利用できる面積である、キャパシタの底部表面
積の長さ×幅を計算することにより行われる。他の標準
的な方法は、第一の方法と非常に似ているが、同一サイ
ズのキャパシタをさらに追加することである。
【０００６】一方、技術的な進歩は、同一サイズのチッ
プ上に設けられる、トランジスタのような多くの小型の
電子デバイスを有するチップを構成することを可能にし
た。しかし、より多くのデバイスが同一サイズのチップ
上に配置される度に、不所望な電子ノイズが比例的に増
大し、チップ上にデカップリング・キャパシタを設ける
ために必要とされる面積をこれに比例して増大させるこ
とが必要とされる。電子デバイスは同一サイズのチップ
上に設けられているので、増大したノイズを制御するた
めには、大きな領域がデカップリング・キャパシタのた
めに必要とされる。これらの２つの要求は、現在の技術
では両立できない。
プ上に設けられる、トランジスタのような多くの小型の
電子デバイスを有するチップを構成することを可能にし
た。しかし、より多くのデバイスが同一サイズのチップ
上に配置される度に、不所望な電子ノイズが比例的に増
大し、チップ上にデカップリング・キャパシタを設ける
ために必要とされる面積をこれに比例して増大させるこ
とが必要とされる。電子デバイスは同一サイズのチップ
上に設けられているので、増大したノイズを制御するた
めには、大きな領域がデカップリング・キャパシタのた
めに必要とされる。これらの２つの要求は、現在の技術
では両立できない。
【０００７】したがって、回路の設計者は、多くのキャ
パシタンスを蓄積するために必要とされるチップ基板の
表面積の総計を増大することなく、複合回路を構成する
方法を望んでいる。他方、回路の設計者は、回路構成領
域を縮小することなく、大きいキャパシタンスを与える
デカップリング・キャパシタの構成を望んでいる。
パシタンスを蓄積するために必要とされるチップ基板の
表面積の総計を増大することなく、複合回路を構成する
方法を望んでいる。他方、回路の設計者は、回路構成領
域を縮小することなく、大きいキャパシタンスを与える
デカップリング・キャパシタの構成を望んでいる。
【０００８】キャパシタおよび特にデカップリング・キ
ャパシタに関する前述の問題、および他の問題は、この
発明により解決され、この発明の図面および詳細な説
明，および特許請求の範囲から、当業者にはより明らか
になるであろう。
ャパシタに関する前述の問題、および他の問題は、この
発明により解決され、この発明の図面および詳細な説
明，および特許請求の範囲から、当業者にはより明らか
になるであろう。
【０００９】この発明に関連する従来技術を、以下に列
記する。
記する。
【００１０】米国特許第５，３０７，３０９号明細書
は、オン−チップ・サージ・キャパシタを有するメモリ
・モジュールを開示している。
は、オン−チップ・サージ・キャパシタを有するメモリ
・モジュールを開示している。
【００１１】米国特許第５，３０４，５０６号明細書
は、オン−チップ・デカップリング・キャパシタを開示
している。
は、オン−チップ・デカップリング・キャパシタを開示
している。
【００１２】米国特許第５，３０６，６５５号明細書
は、わずかにドープされたドレインおよびソース拡散領
域を有するＭＯＳ電界効果トランジスタの構造および製
造方法を開示している。
は、わずかにドープされたドレインおよびソース拡散領
域を有するＭＯＳ電界効果トランジスタの構造および製
造方法を開示している。
【００１３】米国特許第５，２９６，４０１号明細書
は、ＬＤＤ構造およびその製造方法を有するＰチャネル
ＭＯＳデバイスおよびＮチャネルＭＯＳデバイスを有す
るＭＩＳデバイスを開示している。
は、ＬＤＤ構造およびその製造方法を有するＰチャネル
ＭＯＳデバイスおよびＮチャネルＭＯＳデバイスを有す
るＭＩＳデバイスを開示している。
【００１４】米国特許第５，２６６，８２１号明細書
は、チップ・デカップリング・キャパシタを開示してい
る。
は、チップ・デカップリング・キャパシタを開示してい
る。
【００１５】米国特許第５，０４３，７８１号明細書
は、半導体デバイスを開示している。
は、半導体デバイスを開示している。
【００１６】米国特許第４，０８０，５９０号明細書
は、キャパシタ蓄積メモリを開示している。
は、キャパシタ蓄積メモリを開示している。
【００１７】米国特許第４，７７６，０８７号明細書
は、ＶＬＳＩ同軸配線構造を開示している。
は、ＶＬＳＩ同軸配線構造を開示している。
【００１８】
【課題を解決するための手段】この発明のキャパシタ構
造は、チップ基板上に設けられた第１のキャパシタ・プ
レートを有している。第１のキャパシタ・プレートは、
幅および高さよりも長い長さを有している。キャパシタ
は、さらに、第１のプレートの底面および側面の両方の
全長に沿って延びるキャパシタンスを作る第２のキャパ
シタ・プレートを有している。
造は、チップ基板上に設けられた第１のキャパシタ・プ
レートを有している。第１のキャパシタ・プレートは、
幅および高さよりも長い長さを有している。キャパシタ
は、さらに、第１のプレートの底面および側面の両方の
全長に沿って延びるキャパシタンスを作る第２のキャパ
シタ・プレートを有している。
【００１９】第２のキャパシタ・プレートは、基板およ
び金属層を有するように構成される。金属層は、基板と
接触する面、および、キャパシタ構造を与えるための第
１のキャパシタ・プレートを覆う面（その間に絶縁体構
造を有する）を有している。
び金属層を有するように構成される。金属層は、基板と
接触する面、および、キャパシタ構造を与えるための第
１のキャパシタ・プレートを覆う面（その間に絶縁体構
造を有する）を有している。
【００２０】キャパシタは、また、第１のキャパシタ・
プレートと第２のキャパシタ・プレートとの間に設けら
れた絶縁層を有している。
プレートと第２のキャパシタ・プレートとの間に設けら
れた絶縁層を有している。
【００２１】この発明の他の実施例は、電荷を蓄積する
ために利用できる全表面積を増大するために、第１のキ
ャパシタ・プレートの側面に不規則な表面を与えること
により、単一キャパシタの全キャパシタンスをさらに増
大させることである。
ために利用できる全表面積を増大するために、第１のキ
ャパシタ・プレートの側面に不規則な表面を与えること
により、単一キャパシタの全キャパシタンスをさらに増
大させることである。
【００２２】
【発明の実施の形態】以下に参照する図面は、正しい縮
尺でないことに注意すべきである。図面は、単なる図式
的表示であり、この発明の特定のパラメータを表現する
ことを意図するものではない。図面は、この発明の代表
的な実施例のみを示しており、したがってこの発明の範
囲を制限するものではない。さらに、同一の要素には、
同一の参照番号を付して示してある。
尺でないことに注意すべきである。図面は、単なる図式
的表示であり、この発明の特定のパラメータを表現する
ことを意図するものではない。図面は、この発明の代表
的な実施例のみを示しており、したがってこの発明の範
囲を制限するものではない。さらに、同一の要素には、
同一の参照番号を付して示してある。
【００２３】図２は、図１の構造上に以下の追加の構成
エレメントを有するこの発明の第１実施例の断面図であ
る。基板１０の上には、２つの側壁絶縁体１８，１９、
絶縁キャッピング層すなわちキャップ１６、および金属
層２２がある。基板１０は、２つの高ドープ領域２０
（Ｐ+ ）、および高ドープ領域間および下方に設けられ
た比較的低ドープの領域２４（Ｎ）を有する。金属層２
２は、内部電源入力と、高ドープ領域２０を経て基板１
０に接触する。図３に関してより明白になるように、導
電プレート１４は入力／出力信号源（例えば、５ボルト
の電源）に結合され、デカップリング・キャパシタンス
を与える。
エレメントを有するこの発明の第１実施例の断面図であ
る。基板１０の上には、２つの側壁絶縁体１８，１９、
絶縁キャッピング層すなわちキャップ１６、および金属
層２２がある。基板１０は、２つの高ドープ領域２０
（Ｐ+ ）、および高ドープ領域間および下方に設けられ
た比較的低ドープの領域２４（Ｎ）を有する。金属層２
２は、内部電源入力と、高ドープ領域２０を経て基板１
０に接触する。図３に関してより明白になるように、導
電プレート１４は入力／出力信号源（例えば、５ボルト
の電源）に結合され、デカップリング・キャパシタンス
を与える。
【００２４】再び図２において、従来技術のキャパシタ
と異なり、第２のキャパシタ・プレートは、プレート１
４の上部および側部の上にある金属層２２と、第１のプ
レート１４の下側に設けられ、高ドープ領域２０を経て
金属層に接触する基板１０との両方で構成される。ま
た、従来技術のキャパシタと異なり、絶縁層は、絶縁体
ベース層１２、側壁絶縁体１８，１９、および絶縁体キ
ャップ１６の複合である。したがって、プレート対プレ
ート誘電体は、個別層により与えられる。これらの層
は、誘電率のような種々のキャパシタ特性を最大にする
ために変更することができる厚さおよび組成を有する。
例えば、絶縁体層は、５００オングストロームの厚さ、
および材料誘電率は４〜７の範囲である。
と異なり、第２のキャパシタ・プレートは、プレート１
４の上部および側部の上にある金属層２２と、第１のプ
レート１４の下側に設けられ、高ドープ領域２０を経て
金属層に接触する基板１０との両方で構成される。ま
た、従来技術のキャパシタと異なり、絶縁層は、絶縁体
ベース層１２、側壁絶縁体１８，１９、および絶縁体キ
ャップ１６の複合である。したがって、プレート対プレ
ート誘電体は、個別層により与えられる。これらの層
は、誘電率のような種々のキャパシタ特性を最大にする
ために変更することができる厚さおよび組成を有する。
例えば、絶縁体層は、５００オングストロームの厚さ、
および材料誘電率は４〜７の範囲である。
【００２５】このデカップリング・キャパシタ構成の利
点は、標準的な電界効果トランジスタ（ＦＥＴ）製造プ
ロセスを用いて、このキャパシタの前述の構造的特徴の
全てを作ることができることである。適切な標準ＩＣ製
造技術を説明している参考文献として、“Ｂａｓｉｃ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏ
ｌｏｇｙ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ”（Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｎｇｉｎｅｅｒ
ｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ，ｏｒ ＩＣＥ，１９
９３）と、前記米国特許明細書とを参照されたい。
点は、標準的な電界効果トランジスタ（ＦＥＴ）製造プ
ロセスを用いて、このキャパシタの前述の構造的特徴の
全てを作ることができることである。適切な標準ＩＣ製
造技術を説明している参考文献として、“Ｂａｓｉｃ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏ
ｌｏｇｙ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ”（Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｎｇｉｎｅｅｒ
ｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ，ｏｒ ＩＣＥ，１９
９３）と、前記米国特許明細書とを参照されたい。
【００２６】図３は、この発明の第１の実施例の斜視図
である。図３には、第１のキャパシタ・プレートとなる
導電プレート１４、第２の複合キャパシタ・プレートと
なる金属層２２およびＰ+ ウェル３４ならびに複合絶縁
体構造３０が示されており、全ては基板１０の表面上を
長手方向に延びている。また、第１の端部３２が示され
ている。この第１の端部は、導電プレート１４を露出さ
せて（すなわち、絶縁体構造３０および金属層２２を越
えて延在させ）、電源（Ｖ１）に接触するように構成さ
れている。第１のプレートの下側の基板１０内の単一Ｐ
+ ウェル３４は、金属層２２の単一接触部を与える。ウ
ェル３４は前述した２つの領域２０および領域２４の機
能的等価物として働く。一般にＶ２で表される第２の電
源は、多くの既知の方法、例えば、基板に直接結合する
方法、あるいは、別個の金属ラインを経てウェル３４に
結合する方法で、第２のキャパシタ・プレートに結合さ
れる。よって、第１のキャパシタ・プレートを外部電源
に、また第２のキャパシタ・プレートを内部電源に接続
することができる。
である。図３には、第１のキャパシタ・プレートとなる
導電プレート１４、第２の複合キャパシタ・プレートと
なる金属層２２およびＰ+ ウェル３４ならびに複合絶縁
体構造３０が示されており、全ては基板１０の表面上を
長手方向に延びている。また、第１の端部３２が示され
ている。この第１の端部は、導電プレート１４を露出さ
せて（すなわち、絶縁体構造３０および金属層２２を越
えて延在させ）、電源（Ｖ１）に接触するように構成さ
れている。第１のプレートの下側の基板１０内の単一Ｐ
+ ウェル３４は、金属層２２の単一接触部を与える。ウ
ェル３４は前述した２つの領域２０および領域２４の機
能的等価物として働く。一般にＶ２で表される第２の電
源は、多くの既知の方法、例えば、基板に直接結合する
方法、あるいは、別個の金属ラインを経てウェル３４に
結合する方法で、第２のキャパシタ・プレートに結合さ
れる。よって、第１のキャパシタ・プレートを外部電源
に、また第２のキャパシタ・プレートを内部電源に接続
することができる。
【００２７】キャパシタ５は、キャパシタのキャパシタ
ンスを最大にするという目標で構成される。したがっ
て、絶縁体複合構造３０は、二酸化シリコンに対して約
７０オングストロームであるキャパシタ破壊の既知の限
界に近づく厚さを有するように形成される。従来技術の
設計者は、キャパシタ内の電荷蓄積を増大するために、
プレート１４と基板１０との間に薄い絶縁体層を有する
ことを考慮するだけであった。
ンスを最大にするという目標で構成される。したがっ
て、絶縁体複合構造３０は、二酸化シリコンに対して約
７０オングストロームであるキャパシタ破壊の既知の限
界に近づく厚さを有するように形成される。従来技術の
設計者は、キャパシタ内の電荷蓄積を増大するために、
プレート１４と基板１０との間に薄い絶縁体層を有する
ことを考慮するだけであった。
【００２８】この発明の変形例は、絶縁層を形成するた
めに、異なる材料あるいは異なるドーピング材料を用い
ることである。特に、絶縁層は、側壁絶縁のための第１
の材料，キャップのための第２の材料，および底部のた
めの第３の材料で形成することができる。そのように材
料を変えることにより、設計者は、誘電率のような或る
キャパシタ特性を変更することができた。従来技術の設
計者は、大きいキャパシタンスを作るためにキャパシタ
・プレートに追加される表面周囲の絶縁体材料の誘電率
を決して考慮しなかった。
めに、異なる材料あるいは異なるドーピング材料を用い
ることである。特に、絶縁層は、側壁絶縁のための第１
の材料，キャップのための第２の材料，および底部のた
めの第３の材料で形成することができる。そのように材
料を変えることにより、設計者は、誘電率のような或る
キャパシタ特性を変更することができた。従来技術の設
計者は、大きいキャパシタンスを作るためにキャパシタ
・プレートに追加される表面周囲の絶縁体材料の誘電率
を決して考慮しなかった。
【００２９】図４は、この発明の他の変形例の断面図を
示す。絶縁体キャップ１６と導電プレート１４の上面は
共に、ノンプレーナである。ノンプレーナ構成は、さら
に全表面積を増大して、キャパシタの全キャパシタンス
を増大する。このノンプレーナあるいは粗い表面は、幾
つかの既知の方法により実現することができる。１つの
方法は特に、マイクロ−マスクの使用を含んでいる。マ
イクロ−マスクの作製および使用の方法は、米国特許第
５，２５４，５０３号明細書に説明されている。この特
許は、ＤＲＡＭセルの記憶ノードに使用される半導体構
造の表面積を増大するための、サブ−リソグラフィック
・レリーフ・イメージの形成を可能にする方法を教示し
ている。この方法は、サブミクロン・サイズのエレメン
トを含むレリーフ・パターンを有するノンプレーナ領域
をその場で形成するステップ、および、レリーフ・パタ
ーンをマスキング層に転写して、基板を選択的にエッチ
ングし、レリーフ・パターンと等しい深さを有する深い
溝を形成するステップを含む。ポリシリコン・アモルフ
ァス・シリコンを用いて、サブミクロンのレリーフ・パ
ターンを形成することができる。このノンプレーナ構造
は側面に形成することも可能である。
示す。絶縁体キャップ１６と導電プレート１４の上面は
共に、ノンプレーナである。ノンプレーナ構成は、さら
に全表面積を増大して、キャパシタの全キャパシタンス
を増大する。このノンプレーナあるいは粗い表面は、幾
つかの既知の方法により実現することができる。１つの
方法は特に、マイクロ−マスクの使用を含んでいる。マ
イクロ−マスクの作製および使用の方法は、米国特許第
５，２５４，５０３号明細書に説明されている。この特
許は、ＤＲＡＭセルの記憶ノードに使用される半導体構
造の表面積を増大するための、サブ−リソグラフィック
・レリーフ・イメージの形成を可能にする方法を教示し
ている。この方法は、サブミクロン・サイズのエレメン
トを含むレリーフ・パターンを有するノンプレーナ領域
をその場で形成するステップ、および、レリーフ・パタ
ーンをマスキング層に転写して、基板を選択的にエッチ
ングし、レリーフ・パターンと等しい深さを有する深い
溝を形成するステップを含む。ポリシリコン・アモルフ
ァス・シリコンを用いて、サブミクロンのレリーフ・パ
ターンを形成することができる。このノンプレーナ構造
は側面に形成することも可能である。
【００３０】図５は、この発明の第３の実施例の断面図
である。この実施例においては、導電プレート１４の側
部の全てが、電荷を蓄積するために使用されるのではな
い。例えば、層４４は、絶縁材料である。発明の多くの
変形例は、導電プレート１４の異なる部分を金属層２２
で覆うことにより得られる。
である。この実施例においては、導電プレート１４の側
部の全てが、電荷を蓄積するために使用されるのではな
い。例えば、層４４は、絶縁材料である。発明の多くの
変形例は、導電プレート１４の異なる部分を金属層２２
で覆うことにより得られる。
【００３１】この発明を、デカップリング・キャパシタ
によって一般的に説明したが、実際にはこの発明を用い
て、いかなるキャパシタをも構成することができる。特
に、この発明は、従来技術のように使用チップ基板表面
積の増大を必要とせずに、キャパシタ蓄積面積を効果的
に増大する。これは、基板を含むグランド・キャパシタ
・プレートと、薄い誘電体を経て第１のキャパシタ・プ
レートの部分を覆う金属ラインと、金属ラインと基板の
両方に接触する拡散領域とを形成することにより達成さ
れる。この発明の特徴は、使用する基板表面積を最小に
する一方、キャパシタ特性を最大にするために、薄い側
壁スペーサおよび絶縁体キャップを用いて、中間層誘電
体を与えることができるということである。この発明の
実施例の趣旨によれば、キャパシタの内部プレートに、
たとえば円形，矩形のようないかなる形状をも用いるこ
とができる。
によって一般的に説明したが、実際にはこの発明を用い
て、いかなるキャパシタをも構成することができる。特
に、この発明は、従来技術のように使用チップ基板表面
積の増大を必要とせずに、キャパシタ蓄積面積を効果的
に増大する。これは、基板を含むグランド・キャパシタ
・プレートと、薄い誘電体を経て第１のキャパシタ・プ
レートの部分を覆う金属ラインと、金属ラインと基板の
両方に接触する拡散領域とを形成することにより達成さ
れる。この発明の特徴は、使用する基板表面積を最小に
する一方、キャパシタ特性を最大にするために、薄い側
壁スペーサおよび絶縁体キャップを用いて、中間層誘電
体を与えることができるということである。この発明の
実施例の趣旨によれば、キャパシタの内部プレートに、
たとえば円形，矩形のようないかなる形状をも用いるこ
とができる。
【００３２】この発明をこれらの実施例に基づいて説明
したが、この発明の趣旨および範囲から逸脱することな
く、変更できることは当業者には理解されよう。説明し
た実施例は、全ての点で、例示的であり、この発明を限
定するものではない。また、この発明はここに述べられ
た特定の実施例に限定されず、この発明の範囲から逸脱
することなく、多くの変形、変更、および置換が可能で
あることが理解されるであろう。したがって、この発明
の範囲は、この詳細なよりもむしろ特許請求の範囲によ
り示される。
したが、この発明の趣旨および範囲から逸脱することな
く、変更できることは当業者には理解されよう。説明し
た実施例は、全ての点で、例示的であり、この発明を限
定するものではない。また、この発明はここに述べられ
た特定の実施例に限定されず、この発明の範囲から逸脱
することなく、多くの変形、変更、および置換が可能で
あることが理解されるであろう。したがって、この発明
の範囲は、この詳細なよりもむしろ特許請求の範囲によ
り示される。
【図１】従来技術のデカップリング・キャパシタの断面
図である。
図である。
【図２】この発明の第１の実施例の断面図である。
【図３】この発明の第１の実施例の斜視図である。
【図４】この発明の第２の実施例の断面図である。
【図５】この発明の第３の実施例の断面図である。
５ キャパシタ １０ シリコン基板 １２ 絶縁体ベース層 １４ 第１のプレートとなる導電プレート １６ 絶縁体キャップ １８，１９ 側壁絶縁体 ２０ 拡散領域（高ドープ領域） ２２ 金属層 ３４ Ｐ+ ウェル
Claims (9)
- 【請求項１】キャパシタを有する半導体チップにおい
て、 基板と、 前記基板上に設けられ、第１のキャパシタ誘電体構造に
より前記基板から分離され、その幅および高さよりも十
分に長い長さを有する第１のキャパシタ・プレートと、 前記第１のキャパシタプレートの長さに沿って延び、第
２のキャパシタ誘電体構造により前記第１のキャパシタ
・プレートから分離された第２のキャパシタ・プレート
と、を備えることを特徴とする半導体チップ。 - 【請求項２】前記第２のキャパシタ・プレートは、 前記基板と接触し、かつ前記第１のキャパシタ・プレー
トのほぼ全長に沿って延びる導電層と、 前記第１の部分と接触して基板内に形成され、前記第１
のキャパシタ・プレートのほぼ全長に沿って延びる基板
内導電部分とを有する、ことを特徴とする請求項１記載
の半導体チップ。 - 【請求項３】前記第１のキャパシタ・プレートは、前記
第２のキャパシタ誘電体構造と接触する面がノンプレー
ナであることを特徴とする請求項１記載の半導体チッ
プ。 - 【請求項４】前記誘電体構造は、第１および第２の部分
を有し、該各部分は、前記第１および第２のキャパシタ
・プレートに沿って、第１および第２のキャパシタンス
・レベルを作るために、異なる材料誘電率を有すること
を特徴とする請求項２記載の半導体チップ。 - 【請求項５】キャパシタを有する集積回路において、 ａ）前記キャパシタの第１のプレートを形成し、幅より
も十分に長い長さを有し、長さ方向に延びる底面および
他の面を含むコアと、 ｂ）前記キャパシタの誘電体層を形成し、前記底面およ
び前記他の面の両方に実質的に接触する第１の構造と、 ｃ）前記キャパシタの第２のプレートを形成し、前記第
１のプレートと前記第１の構造の長さを十分に覆う第２
の構造とを備え、前記コアと前記第２の構造との間に電
荷蓄積キャパシタンスを形成する、ことを特徴とする集
積回路。 - 【請求項６】前記第２の構造は、 ａ）半導体基板と、 ｂ）前記基板に接触する第１の面と、 前記第１の構造の全長にほぼ接触する第２の面を有す
る、金属層とを備える、ことを特徴とする請求項５記載
の集積回路。 - 【請求項７】前記コアは、ノンプレーナである前記他の
面を有することを特徴とする請求項５記載の集積回路。 - 【請求項８】前記誘電体層は、第１および第２の部分を
有し、該各部分は、前記第１および第２のキャパシタ・
プレートの間に沿って、第１および第２のキャパシタン
ス・レベルを作るために、異なる材料誘電率を有するこ
とを特徴とする請求項６記載の集積回路。 - 【請求項９】ａ）ロッド形状を有し、少なくとも底面お
よび他の面を有する第１の導電構造と、 ｂ）前記第１の導電構造の前記底面および前記他の面を
覆う絶縁層と、 ｃ）前記第１の導電構造の底面に沿って設けられ、前記
絶縁層により前記第１の導電構造から分離されている基
板層と、 ｄ）前記第１の導電構造の前記他の面の相当な長さに沿
って設けられ、前記絶縁層により前記第１の導電構造か
ら分離されている導電体層とを備え、 ｅ）前記基板層と、 前記基板層に接触する第１の面と、前記絶縁層の表面に
コンフォーマルに接触する第２の面を有する前記導電体
層とが第２の導電構造を形成する、ことを特徴とする集
積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US335012 | 1989-04-07 | ||
| US08/335,012 US5589707A (en) | 1994-11-07 | 1994-11-07 | Multi-surfaced capacitor for storing more charge per horizontal chip area |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213551A true JPH08213551A (ja) | 1996-08-20 |
| JP3216976B2 JP3216976B2 (ja) | 2001-10-09 |
Family
ID=23309866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28585995A Expired - Lifetime JP3216976B2 (ja) | 1994-11-07 | 1995-11-02 | キャパシタを有する半導体チップおよび集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5589707A (ja) |
| JP (1) | JP3216976B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5589707A (en) * | 1994-11-07 | 1996-12-31 | International Business Machines Corporation | Multi-surfaced capacitor for storing more charge per horizontal chip area |
| US5872697A (en) * | 1996-02-13 | 1999-02-16 | International Business Machines Corporation | Integrated circuit having integral decoupling capacitor |
| US6515842B1 (en) | 2000-03-30 | 2003-02-04 | Avx Corporation | Multiple array and method of making a multiple array |
| US7867791B2 (en) * | 2005-07-29 | 2011-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device using multiple mask layers formed through use of an exposure mask that transmits light at a plurality of intensities |
| US7327011B2 (en) * | 2005-11-02 | 2008-02-05 | Lsi Logic Corporation | Multi-surfaced plate-to-plate capacitor and method of forming same |
| US8174132B2 (en) * | 2007-01-17 | 2012-05-08 | Andrew Llc | Folded surface capacitor in-line assembly |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3772097A (en) * | 1967-05-09 | 1973-11-13 | Motorola Inc | Epitaxial method for the fabrication of a distributed semiconductor power supply containing a decoupling capacitor |
| NL6808352A (ja) * | 1968-06-14 | 1969-12-16 | ||
| US4080590A (en) * | 1976-03-31 | 1978-03-21 | International Business Machines Corporation | Capacitor storage memory |
| US4776087A (en) * | 1987-04-27 | 1988-10-11 | International Business Machines Corporation | VLSI coaxial wiring structure |
| US5266821A (en) * | 1988-05-31 | 1993-11-30 | Micron Technology, Inc. | Chip decoupling capacitor |
| US5032892A (en) * | 1988-05-31 | 1991-07-16 | Micron Technology, Inc. | Depletion mode chip decoupling capacitor |
| US5307309A (en) * | 1988-05-31 | 1994-04-26 | Micron Technology, Inc. | Memory module having on-chip surge capacitors |
| JP2689703B2 (ja) * | 1989-08-03 | 1997-12-10 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| US5097315A (en) * | 1989-10-05 | 1992-03-17 | Sumitomo Electric Industries, Ltd. | Integrated capacitor disposed over damaged crystal area |
| US5296401A (en) * | 1990-01-11 | 1994-03-22 | Mitsubishi Denki Kabushiki Kaisha | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof |
| US5306655A (en) * | 1990-07-24 | 1994-04-26 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for MOS field effect transistor having lightly doped drain and source diffusion regions |
| US5134539A (en) * | 1990-12-17 | 1992-07-28 | Nchip, Inc. | Multichip module having integral decoupling capacitor |
| JP2722873B2 (ja) * | 1991-07-29 | 1998-03-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5212402A (en) * | 1992-02-14 | 1993-05-18 | Motorola, Inc. | Semiconductor device with integral decoupling capacitor |
| JPH05335483A (ja) * | 1992-05-29 | 1993-12-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5254503A (en) * | 1992-06-02 | 1993-10-19 | International Business Machines Corporation | Process of making and using micro mask |
| US5339212A (en) * | 1992-12-03 | 1994-08-16 | International Business Machines Corporation | Sidewall decoupling capacitor |
| US5304506A (en) * | 1993-03-10 | 1994-04-19 | Micron Semiconductor, Inc. | On chip decoupling capacitor |
| US5589707A (en) * | 1994-11-07 | 1996-12-31 | International Business Machines Corporation | Multi-surfaced capacitor for storing more charge per horizontal chip area |
-
1994
- 1994-11-07 US US08/335,012 patent/US5589707A/en not_active Expired - Lifetime
-
1995
- 1995-11-02 JP JP28585995A patent/JP3216976B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-24 US US08/653,594 patent/US5753963A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5753963A (en) | 1998-05-19 |
| JP3216976B2 (ja) | 2001-10-09 |
| US5589707A (en) | 1996-12-31 |
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