JPS61218162A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に係り、特に。

相補型のＭＩＳＦＥＴ（以下、ＣＭＩＳという）を何す
る半導体集積回路装置に適用して有効な技術に関するも
のである。

［背景技術］ ダイナミック型ランダムアクセスメモリを備えた半導体
集積回路装置（以下、ＤＲＡＭという）は、動作速度の
高速化、低消費電力化が図れるので、その周辺回路にＣ
Ｍ　Ｉ　Ｓ　ｉ＆ｆ用している。

ＣＭＴＳを有するＤＲＡＭは、その誤動作や破壊を防Ｉ
Ｆするために、寄生バイポーラトランジスタによって誘
発されるラッチアップＪ３’２象を防止することが重要
な技術的課題の−っとされている。

一般的には、ｐチャネル型Ｍ　Ｔ　Ｓ　ＦＥＴと「１チ
ャネル型Ｍ　ｒ　Ｓ　ＦＥＴとを離隔し、寄生バイポー
ラトランジスタの電流増幅率を小さくすることにより、
ラッチアップ現象を防止する方法が採用されている。し
かしながら、この方法では、ＣＭＩＳに要する面積を著
しく増大するので、ＤＲＡＭの高集積化の妨げになる。

そこで、所定数のＣＭＩＳ毎に、電位変動を生じ易すい
ウェル領域と所定の電圧が印加された配線とを電気的に
接続する基準電圧接続用半導体領域を設け、ウェル領域
の電位を安定にして、寄生バイポーラトランジスタのＯ
Ｎ動作を防Ｉトする方法を採用している。

しかしながら、かかる技術における検討の結果、本発明
者は、誤動作や破壊を防止してその電気的信頼性を向４
二するために、Ｌ＆準電圧接続用半導体領域を増加する
と、それに要する面積を著しく増大させるので、ＤＲＡ
Ｍの電気的信頼性の向上及び集積度の向上を両立させる
ことができないという問題点を見い出した。

なお、ラッチアップ現象を防止する方法は、例えば１日
経マグロウヒル社発行１日鮭エレクトロニクス１９８２
年６月２１日号、　ｐ１４６〜ｐ１４Ｂに記載されてい
る。

［発明の目的］ 本発明の目的は、半導体集積回路装置の電気的信頼性を
向上することが可能な技術手段を提供することにある。

本発明の他の目的は、半導体集積回路装置の集積度を向
上することが可能な技術手段を提供することにある。

本発明の他の目的は、半導体集積回路装置の電気的信頼
性及びその集積度を向上することが可能な技術手段を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ウェル領域に規則的に複数設けられたＭＩＳ
ＦＥＴを有する半導体集積回路装置において、ゲート長
方向における前記Ｍ　Ｉ　Ｓ　ＦＥＴの幅寸法の略内部
のウェル領域に、基準電圧接続用半導体領域を設ける。

これによって、基準電圧接続用半導体領域の配置数を多
くシ、ウェル領域の電位を安定にすることができるので
、ラッチアップ現象を防止し、半導体集積回路装置の電
気的信頼性を向上することができる。さらに、ＣＭＩＳ
の面積を有効に利用し、基準電圧接続用半導体領域に要
する面積を低減することができるので、半導体集積回路
装置の集積度を向上することができる。

以下、本発明の構成について、本発明を２周辺回路がＣ
：ＭＩＳによって構成されたホールプツトピットライン
方式を採用するＤＲＡＭに適用した一実施例とともに説
明する。

［実施例］ 第１図（Ａ）は１本発明の一実施例を説明するためのＤ
ＲＡＭの周辺回路の要部５Ｐ面図、第１図（Ｂ）は１本
発明の一実施例を説明するためのＤＲＡＭのメモリセル
アレイの要部平面図、第２図は、第１図（Ａ）のトＩ切
断線における断面図、第３図は、第１図（Ｂ）の■−■
切断線における断面図である。

なお、第２図及び第３図は、その構成をわかり易すくす
るために、各導電層間に設けられるフ、Ｃ−ルド絶縁膜
以外の絶縁膜は図示しない。

第１図（Ａ）、第１図（Ｂ）、第２図及び第３図におい
て、ｌは単結晶シリコンからなるｐ−型の半導体基板で
あり、ＤＲＡＭを構成するためのものである。

２は【Ｉ−のウェル領域であり１周辺回路形成領域等の
半導体基板１の所定主面部に設けられている、このウェ
ル領域２は、ＣＭＩＳを構成するためのものである。

３はフィールド絶縁膜（素子分離用絶縁膜）であり、所
定のメモリセル聞及び周辺回路１例えばアドレス選択回
路、読み出し回路、齋き込み回路等を構成する半導体素
子形成領域（アクティブ領域）の間に位置するように半
導体基板ｌ又はウェル領域２の主面上部に設けられてい
る。このフィールド絶縁膜３は、半導体素子間を電気的
に分離するためのものである。

４はＰ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部の半導体基板ｌ主面部に設けられている。こ
のチャネルストッパ領域４は、半導体素子間をより電気
的に分離するためのものである。

ＤＲＡＭの周辺回路を構成する多くの半導体素子は、一
定のパターンで所定の方向にくり返しパターンとなるよ
うに、フィールド絶縁膜３によってその周囲を囲まれ規
定されている。

ＤＲＡＭのメモリセルアレイを構成するメモリセルは、
一対のパターンで後述するビット線の延在する方向にく
り返しパターンとなるように、フ、Ｃ−ルド絶縁膜３に
よってそのＲ囲を囲まれ、規定されている。

５は絶縁膜であり、メモリセルの情報蓄積用容量素子形
成領域の半導体基板１主面上部に設けられている。この
絶縁膜５は、情報蓄積用容量素子を構成するためのもの
である。

６は導電プレートであり、少なくとも絶縁［５上部に設
けられ隣接するその他のものと電気的に接続されて設け
られている。この導電プレート６は、基準電圧（例えば
、５［Ｖ］）が印加されるようになっており、ＭＩＳ型
の情報蓄積用容量素子を構成するためのものである。導
電プレート６は、例えば、多結晶シリコン膜を用いて形
成され、製造工程における第１層目の導電層形成工程に
より形成される。

ＤＲＡＭのメモリセルの情報蓄積用容量素子Ｃは、主と
して、半導体基板１．絶縁膜５及び導電プレート６によ
り構成されている。この情報蓄積用容量素子は、導電プ
レート６を例えば５［ｖ］程度の電位に接続して、絶縁
膜５を介した半導体基板ｌ主面からその内部方向に伸び
る空乏領域を形成し、該空乏領域に後述するスイッチン
グ素子を介してビット線から伝達される情報となる電荷
を蓄積するようになっている。

７は絶縁膜であり、導電プレート６を覆うように設けら
れている。この絶縁１Ｉ１７は、導電プレート６とその
上部に設けられるワード線との電気的な分離をするため
のものである。

８Ａ、８Ｂは絶縁膜であり、半導体素子形成領域の半導
体基板ｌ又はウェル領域２主而上部に設けられている。

この絶縁膜８Ａ、８Ｂは、主として、ＭＩＳＦＥＴのゲ
ート絶縁膜を構成するためのものである。

９Ａ、９Ｂ、９Ｃは導電層であり、絶縁１１１８Ａ、８
Ｂ、７上部に設けられている。導電Ｊｌ１９Ａは、周辺
回路のＭ　Ｉ　Ｓ　ＦＥＴのゲート電極を構成するため
のものである。導電層９Ｂは、メモリセルアレイのスイ
ッチング素子となるＭｒＳＦＥＴのゲート電極を構成す
るためものである。導電層９Ｃは、所定方向の導電層９
Ｂと電気的に接続されており、第１層目のワード線（Ｗ
ＬＩ）を構成するためのものである。

導電層９Ａ、９Ｂ、９Ｃは１例えば、多結晶シリコン膜
を用いて形成され、Ｉｌ造工程における第２層目の導電
層形成工程により形成される。また、導電層９Ａ、９Ｂ
、９Ｇは、その抵抗値を低減しＤＲＡＭの動作速度を向
上するために、多結晶シリコン膜上部に高融点金属膜又
は高融点金属とシリコンとの化合物であるシリサイド膜
を設けたものでもよい、高融点金属膜又はシリサイド膜
としては１例えば、モリブデン、タングステン、チタン
、タンタル又はこれらのシリサイドを用いればよい。

１０１１０Ｂはｎ＋型の半導体領域であり、導電層９Ａ
又は９Ｂ両側部の絶縁膜８Ａ又は８Ｂを介した半導体基
板１主面部に設けられている。

この半導体領域１０Ａ、ｌＯＢは、ソース領域又はドレ
イン領域として使用されるもので、ｎチャネル型ＭＩＳ
ＦＥＴを構成するためのものである。

１０ａはｎ＋型の基準電圧接続用半導体領域であり、ゲ
ート長方向における後述するＰチャネル型ＭＩＳＦＥＴ
の幅寸法の略内部のウェル領域２−ｉ：、面部に設けら
れている。この基準電圧接続用半導体領域１０ａは、半
導体素子間、特に、ｐチャネルＷＭＩＳＦＥＴとｎチャ
ネル型Ｍ　Ｉ　Ｓ　ＦＥＴとが離隔された間の余分なス
ペースを有効に利用して形成されており、かつ、ＣＭ　
ｉ　８％に規則的に設けられている。すなわち、基準電
圧接続用半導体領域１０ａは、それに要する面積を殆ん
ど必要としない。また、基準電圧接続用半導体領域１０
ａは、基準電圧（例えば、５［Ｖ］）が印加される導電
層との接続数を多くシ、ウェル領域２を所定の電位に安
定に保持することができるので。

ラッチアップ現象を防止することができる。

基準電圧接続用半導体領域１０ａは、例えば、半導体領
域１０Ａ、ＩＯＢと同一製造工程で形成される。

ｔｉはＰ＋型の半導体領域であり、導電層９Ａ両側部の
絶縁膜８Ａを介したウェル領域２主面部に設けられてい
る。この半導体領域１１は、ソース領域又はドレイン領
域として使用されるもので、ｐチャネル型ＭＩＳＦＥＴ
を構成するためのものである。

ＤＲＡＭの周辺回路を構成するｎチャネル型ＭＩＳＦＥ
Ｔは、主として、半導体基板ｌ、導電層９Ａ、絶縁膜８
Ａ及び一対の半導体領域１０Ａにより構成されている。

ＤＲＡＭの周辺回路を構成するｐチャネル型ＭＩＳＦＥ
Ｔは、主として、ウェル領域２．導電層９Ａ、絶縁膜８
Ａ及び一対の半導体領域１１により構成されている。

そして、ＣＭＩＳは、ｎチャネル型ＭＩＳＦＥＴとｐチ
ャネル型ＭＩＳＦＥＴとにより構成されている。

ＤＲＡＭのメモリセルのスイッチング素子となるｎチャ
ネル型ＭＩＳＦＥＴは、主として、半導体基Ｉｆｆ、導
電層９Ｂ、絶縁膜８Ｂ及び一対の半導体領域１０Ｂによ
り構成されている。

メモリセルは、情報蓄積用容量素子とスイッチング素子
となるＭ　Ｉ　Ｓ　ＦＥＴとにより構成されている。

本実施例では、基１！！電圧接続用半導体領域１０ａは
、ゲート長方向と略直交する位置の半導体領域１１の両
側部に、ｐチャネル型Ｍ　［５ＦＥＴを取り囲むように
設けているが、必要に応じてｐチャネル型ＭＩＳＦＥＴ
とｎチャネル型ＭｒｓＦＥＴとの間だけに設けてもよい
。

１２は絶縁膜であり、導電層９Ａ、９Ｂ、９Ｃを覆うよ
うに設けられている。この絶縁膜１２は、導電層９Ａ、
９Ｂ、９Ｃとその上部に設けられるビット線、基準電圧
用配線等との電気的な分離をするためのものである。こ
の絶縁膜１１は１例えは、グラスフローを施すことが可
能なフォスフオシリケードガラス膜を用いればよい。

１３Ａは接続孔であり、所定の半導体領域１０Ａ、１０
８．１０ａ、１１上部の絶縁膜８Ａ、８Ｂ、１２を除去
して設けられている。１３Ｂは接続孔であり、所定の導
電層（ＷＬＩ）９Ｃ上部の絶縁膜１２を除去して設けら
れている。接続孔１３Ａ、１３Ｂは、所定の半導体領域
１０Ａ、１０Ｂ、１０ａ、１１又は導電層９Ａ、９Ｃと
絶縁膜１２上部に設けられる導電層との電気的な接続を
するためのものである。

１４Ａ、１４Ｂ、１４Ｃは導電層であり、接続孔１３Ａ
又は１３Ｂを通して所定の半導体領域ｌＯＡ、ＩＯＢ、
１０ｉ、１１又は導電Ｗ９Ａ、９Ｃと電気的に接続し、
絶縁膜１２上部を延在して設けられている。導電層１４
Ａは１周辺回路において、インバータ回路等の論理回路
を構成するための接続用配線、ウェル領域２を所定の電
位に保持するための基準電圧用配線等として使用される
。

導電４１４Ｂは、メモリセルアレイにおいて、導電層９
Ｃと略直交する方向に延在して設けられており、ビット
線（Ｂ　Ｌ）として使用される。導電層１４Ｃは、メモ
リセルアレイにおいて、所定数のメモリセル毎の導電Ｍ
９Ｃ上部に設けられており、第２層目のワード線となる
導電層との電気的な接続と、その信頼性を向上するため
のものである。導電層１４Ａ、１４Ｂ、１４Ｇは、例え
ば、アルミニウム膜を用いて形成され、製造工程におけ
る第３層目の導電層形成工程により形成される。

１５は絶縁膜であり、導電層１４Ａ、１４Ｂ。

１４Ｇを覆うように設けられている。この絶縁膜１５は
、導電層１４Ａ、１４Ｂ、１４Ｃとその上に設けられる
導電層とを電気的に分離するためのものである。

１６Ａ、１６Ｂは接続孔であり、導電層１４Ａ又は１４
Ｃ上部の絶縁膜１５を除去して設けられている。この接
続孔１６Ａ及び１６Ｂは、導電層１４Ａ又は１４Ｇとそ
の上部に設けられる導電層とを電気的に接続するための
ものである。

１７Ａ乃至１７Ｄは導電層であり、接続孔１６Ａ乃至１
６Ｂを通して所定の導電層１４Ａ又は１４Ｃと電気的に
接続し、絶縁膜１５上部を延在して設けられている。導
電層１７Ａは、複数のｐチャネル型ＭＩＳＦＥＴが配置
される方向と略同一方向を延在して設けられており、基
準電圧Ｖｃｃ（例えば、　５　［Ｖ］　）が印加される
基準電圧用配線として使用される。この導電層１７Ａは
、導電層１４Ａを介して基準電圧接続用半導体領域１０
７１と電気的に接続されており、ウェル領域２を所定の
電位に安定に保持することができる。導電層１７Ｂは複
数の【１チャネル型Ｍ　Ｉ　Ｓ　ＦＥＴが配置される方
向と略同一方向を延在して設けられており、基準電圧Ｖ
ｓｓ（例えば、Ｏ［Ｖ］　）が印加される基準電圧用配
線として使用される。導電層１７ｃは論理回路間を電気
的に接続するための接続用配線として使用される。

導電層１７Ｄは、導電層１４Ｇを介して導電層９Ｃと電
気的に接続し、該導電層９Ｃと略同一方向に延在して設
けられており、第２層目のワード線（ＷＬＩＩ）を構成
するためのものである。導電層１７Ａ乃至１７０は１例
えば、アルミニウム膜により形成され、製造工程におけ
る第４層目の導電層形成工程により形成される。

なお１本実施例では、ウェル領域の電位に変動が生じ易
すいので、ウェル領域にだけ基準電圧接続用半導体領域
を設けた例について説明したが。

よりラッチアップ現象を防止するために、半導体基板に
基準電圧接続用半導体領域を設け、半導体領域の電位を
より安定に保持してもよい。

［効果］ 以上説明したように１本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）ゲート長方向におけるＭ　Ｉ　Ｓ　ＦＥＴの幅寸
法の略内部のウェル領域主面部に、基準電圧接続用半導
体領域を設けることにより、基準電圧接続用半導体領域
をＣＭＩＳ毎に配置し、その配置数を多くすることがで
きるので、ウェル領域の電位を安定に保持できる。

（２）前記（＋）により、ラッチアップ現象を防ｌ卜す
ることができるので、ＤＲＡＭの電気的信頼性を向上す
ることができる。

（３）前記（１）により、ＣＭＩＳの面積を有効に利用
し、基準電圧接続用半導体領域に要する面積を低減する
ことができるので、ＤＲＡＭの集積度を向上することが
できる。

（４）前記（２）及び（３）により、ＤＲＡＭの電気的
信頼性を向上し、かつ、その集積度を向上することがで
きる。

以上１本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
１種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、周辺回路でＣＭＩＳ
を使用するＤＲＡＭに適用した例について説明したが、
ＣＭＩＳを規則的に複数配置し配線形成工程で種々の論
理機能を抽出することができるマスタスライス方式を採
用する半導体集積回路装置等に適用してもよい。

【図面の簡単な説明】

第１図（Ａ）は１本発明の一実施例を説明するためのＤ
ＲＡＭの周辺回路の要部１Ｐ面図。 第り図（Ｂ）は１本発明の一実施例を説明するためのＤ
ＲＡＭのメモリセルアレイの要部平面図、第２図は、第
１図（Ａ）のＩ−■切断線における断面図、 第３図は、第１図ＣＢ）の■−■切断線における断面図
である。 図中、ｌ・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
、５．７．８Ａ、８Ｂ、１２．１５・・・絶縁膜、６・
・・導電プレート、９Ａ、９Ｂ、９Ｇ、１４Ａ、１４Ｂ
、１４Ｃ，１７Ａ乃至１７Ｄ・・・導電層、ＩＯＡ、１
０Ｂ、１１・・・半導体領域、１０ａ・・・基準電圧接
続用半導体領域、１３Ａ、１３Ｂ、１６Ａ、１６Ｂ、１
６Ｃ・・・接続孔である。

Claims (1)

1. 【特許請求の範囲】 １、第１の導電型の半導体基板に、第２導電型のウェル
   領域を設け、該ウェル領域に、ソース領域又はドレイン
   領域として使用される第１導電型の半導体領域を有する
   ＭＩＳＦＥＴを設けてなる半導体集積回路装置において
   、ゲート長方向における前記ＭＩＳＦＥＴの幅寸法の略
   内部で、かつ、前記第１導電型の半導体領域と離隔した
   ウェル領域主面部に、ウェル領域よりも不純物濃度の高
   い第２導電型の半導体領域を設け、該第２導電型の半導
   体領域に、所定の基準電圧が印加される導電層を設けて
   なることを特徴とする半導体集積回路装置。 ２、前記第２導電型の半導体領域は、前記第１導電型の
   半導体領域の両側部に複数設けられていることを特徴と
   する特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記第２導電型の半導体領域は、前記第１導電型の
   半導体領域の両側部に複数設けられ、該第２導電型の半
   導体領域間が、前記第１導電型の半導体領域上部をゲー
   ト電極と略同一方向に延在し、かつ、基準電圧に印加さ
   れる導電層で電気的に接続されてなることを特徴とする
   特許請求の範囲第１項又は第２項記載の半導体集積回路
   装置。 ４、前記ＭＩＳＦＥＴは、ゲート長方向に所定の間隔で
   複数設けられていることを特徴とする特許請求の範囲第
   １項乃至第３項に記載のそれぞれの半導体集積回路装置
   。