JP2876658B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2876658B2 JP2876658B2 JP1305610A JP30561089A JP2876658B2 JP 2876658 B2 JP2876658 B2 JP 2876658B2 JP 1305610 A JP1305610 A JP 1305610A JP 30561089 A JP30561089 A JP 30561089A JP 2876658 B2 JP2876658 B2 JP 2876658B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- word line
- semiconductor device
- conductive layer
- divided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 81
- 239000011229 interlayer Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000006378 damage Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にLSI（大集積）メモリ、な
かんづく絶縁ゲート型電界効果トランジスタ（以下MOS
トランジスタと言う）を有する多数のメモリセルが配列
されてなるＳ−RAM（スタティック・ランダム・アクセ
ス・メモリ）、Ｄ−RAM（ダイナミック・ランダム・ア
クセス・メモリ）等のLSIメモリに係わる。
かんづく絶縁ゲート型電界効果トランジスタ（以下MOS
トランジスタと言う）を有する多数のメモリセルが配列
されてなるＳ−RAM（スタティック・ランダム・アクセ
ス・メモリ）、Ｄ−RAM（ダイナミック・ランダム・ア
クセス・メモリ）等のLSIメモリに係わる。
本発明はMOSトランジスタを有してなる多数のメモリ
セルの配列による半導体装置において、接地線毎に多数
のメモリセルを少数単位のブロックに分割すると共に、
これらブロック毎にワード線を分割して形成し、これら
所定のワード線間を半導体装置を構成する他の導電層と
同時に形成された導電層をもって接続するものであり、
このようにして各分割ワード線のチャージ電荷量の減少
を図り、このチャージに基くMOSトランジスタの絶縁ゲ
ート部の破壊等による不良品の発生率の低減化及び信頼
性の向上を図る。
セルの配列による半導体装置において、接地線毎に多数
のメモリセルを少数単位のブロックに分割すると共に、
これらブロック毎にワード線を分割して形成し、これら
所定のワード線間を半導体装置を構成する他の導電層と
同時に形成された導電層をもって接続するものであり、
このようにして各分割ワード線のチャージ電荷量の減少
を図り、このチャージに基くMOSトランジスタの絶縁ゲ
ート部の破壊等による不良品の発生率の低減化及び信頼
性の向上を図る。
MOSトランジスタを有するメモリセルが配列されてな
るLSIメモリ、例えば抵抗負荷型のＳ−RAMは例えば第４
図にその１つのメモリセルの電気的回路構成を示すよう
に、第１及び第２のアクセスMOSトランジスタQ1及びQ2
と、第１及び第２の負荷抵抗R1及びR2とMOSトランジス
タQ3及びQ4のインバータ回路によるフリップフロップ回
路とを有してなる。WLはメモリセルＭのアクセスMOSト
ランジスタQ1及びQ2の各ゲートから導出されるワード線
で、Ｂ及びはアクセストランジスタQ1及びQ2のソース
／ドレインに接続されるビット線、LEbはインバータ回
路のドライブMOSトランジスタQ3及びQ4のソースから導
出される接地線を示す。
るLSIメモリ、例えば抵抗負荷型のＳ−RAMは例えば第４
図にその１つのメモリセルの電気的回路構成を示すよう
に、第１及び第２のアクセスMOSトランジスタQ1及びQ2
と、第１及び第２の負荷抵抗R1及びR2とMOSトランジス
タQ3及びQ4のインバータ回路によるフリップフロップ回
路とを有してなる。WLはメモリセルＭのアクセスMOSト
ランジスタQ1及びQ2の各ゲートから導出されるワード線
で、Ｂ及びはアクセストランジスタQ1及びQ2のソース
／ドレインに接続されるビット線、LEbはインバータ回
路のドライブMOSトランジスタQ3及びQ4のソースから導
出される接地線を示す。
このLSIメモリにおいては、第５図にその平面的配置
構成を模式的に示すように、多数のメモリセルＭが複数
の行及び列上に配列され共通の行上に配列されたメモリ
セルＭの第３図で説明した各アクセストランジスタQ1及
びQ2のゲートから共通のワード線WLが導出され、共通の
列上に配列されたメモリセルＭのアクセスMOSトランジ
スタQ1及びQ2を接続したビット線Ｂ及びが共通に取り
出される。さらに隣り合う共通の２行上に配列されたメ
モリセルＭに対して共通の接地線ELbが設けられこの接
地線ELbが複数の列を組として各組間にビット線B,に
ほぼ沿って配置される共通の接地線ELに接続される（例
えば日経エレクトロニクス1985.12.30第133頁参照）。
構成を模式的に示すように、多数のメモリセルＭが複数
の行及び列上に配列され共通の行上に配列されたメモリ
セルＭの第３図で説明した各アクセストランジスタQ1及
びQ2のゲートから共通のワード線WLが導出され、共通の
列上に配列されたメモリセルＭのアクセスMOSトランジ
スタQ1及びQ2を接続したビット線Ｂ及びが共通に取り
出される。さらに隣り合う共通の２行上に配列されたメ
モリセルＭに対して共通の接地線ELbが設けられこの接
地線ELbが複数の列を組として各組間にビット線B,に
ほぼ沿って配置される共通の接地線ELに接続される（例
えば日経エレクトロニクス1985.12.30第133頁参照）。
この種のLSIメモリは、例えばその１のMOSトランジス
タQ1における断面図を第３図に略線的に示し、更にワー
ド線WLに沿った断面図を第６図に示すようにシリコン等
の半導体基体（１）の各回路素子のMOSトランジスタQ1
〜Q4等を形成する部分以外に選択的に熱酸化等による厚
い絶縁層（２）の形成、いわゆるLOCOSが行われ、MOSト
ランジスタ形成部に熱酸化等による薄いSiO2酸化膜より
なるゲート酸化膜（３）が形成される。そしてこの酸化
膜（３）上に例えば第１の多結晶半導体層、例えば第１
のポリサイド層（多結晶シリコン層上にタングステン等
の金属による金属シリコン化合物層が形成されて低抵抗
化された層）によるゲート電極（４）が形成され、この
ゲート電極（４）及び厚い絶縁層（２）をマスクとして
例えばイオン注入によってソース／ドレイン（５）及び
（６）が形成されてMOSトランジスタQ1等が形成され
る。この場合、ゲート電極（４）より延長して同様に第
１の多結晶半導体層例えば第１のポリサイド層によって
第４図及び第５図で説明したワード線WLが形成される。
またこのゲート電極（４）及びワード線WLの形成と同時
に同一の第１の多結晶半導体層例えばポリサイド層をも
って例えばトランジスタQ3のゲート電極から延在してソ
ース／ドレイン（６）にコンタクトする配線導電層
（７）が形成される。（８）はこれの上に形成されたSi
O2等の層間絶縁層で、これが所定のパターンにフォトエ
ッチングによって除去されてコンタクト窓が形成されて
第２の多結晶半導体層例えば第２のポリサイド層が形成
されて導電層（７）に電気的に接続してその一部に例え
ばポリサイド化されない低不純物濃度の多結晶半導体層
のみから成る高抵抗の負荷抵抗R1及びR2を構成する配線
導電層（９）が構成される。さらに例えばMOSトランジ
スタQ1のソース／ドレイン（５）に連結して前述した第
１あるいは第２のポリサイド層よりなる配線導電層（1
0）が接続される。さらにこれの上に覆って層間絶縁層
（８）が形成されてこの層間絶縁層（８）に穿設された
コンタクト窓を通じて例えばAlよりなるビット線Ｂ及び
がトランジスタQ1及びQ2の一方のソース／ドレインに
配線導電層（10）を介して接続される。また例えばこの
Alよりなるビット線Ｂ及びの形成と共に第６図に示さ
ようにAl配線よりなる第４図で説明した複数の列毎に共
通に設けられる接地線ELが同時に被着形成される。そし
て、第３図及び第６図には図示されていないが例えば前
述の第１ないし第２の多結晶半導体シリコン層によって
形成されMOSトランジスタQ3及びQ4の各一方のソース／
ドレインにコンタクトする接地線ELbが、対応する接地
線ELに電気的に接続される。
タQ1における断面図を第３図に略線的に示し、更にワー
ド線WLに沿った断面図を第６図に示すようにシリコン等
の半導体基体（１）の各回路素子のMOSトランジスタQ1
〜Q4等を形成する部分以外に選択的に熱酸化等による厚
い絶縁層（２）の形成、いわゆるLOCOSが行われ、MOSト
ランジスタ形成部に熱酸化等による薄いSiO2酸化膜より
なるゲート酸化膜（３）が形成される。そしてこの酸化
膜（３）上に例えば第１の多結晶半導体層、例えば第１
のポリサイド層（多結晶シリコン層上にタングステン等
の金属による金属シリコン化合物層が形成されて低抵抗
化された層）によるゲート電極（４）が形成され、この
ゲート電極（４）及び厚い絶縁層（２）をマスクとして
例えばイオン注入によってソース／ドレイン（５）及び
（６）が形成されてMOSトランジスタQ1等が形成され
る。この場合、ゲート電極（４）より延長して同様に第
１の多結晶半導体層例えば第１のポリサイド層によって
第４図及び第５図で説明したワード線WLが形成される。
またこのゲート電極（４）及びワード線WLの形成と同時
に同一の第１の多結晶半導体層例えばポリサイド層をも
って例えばトランジスタQ3のゲート電極から延在してソ
ース／ドレイン（６）にコンタクトする配線導電層
（７）が形成される。（８）はこれの上に形成されたSi
O2等の層間絶縁層で、これが所定のパターンにフォトエ
ッチングによって除去されてコンタクト窓が形成されて
第２の多結晶半導体層例えば第２のポリサイド層が形成
されて導電層（７）に電気的に接続してその一部に例え
ばポリサイド化されない低不純物濃度の多結晶半導体層
のみから成る高抵抗の負荷抵抗R1及びR2を構成する配線
導電層（９）が構成される。さらに例えばMOSトランジ
スタQ1のソース／ドレイン（５）に連結して前述した第
１あるいは第２のポリサイド層よりなる配線導電層（1
0）が接続される。さらにこれの上に覆って層間絶縁層
（８）が形成されてこの層間絶縁層（８）に穿設された
コンタクト窓を通じて例えばAlよりなるビット線Ｂ及び
がトランジスタQ1及びQ2の一方のソース／ドレインに
配線導電層（10）を介して接続される。また例えばこの
Alよりなるビット線Ｂ及びの形成と共に第６図に示さ
ようにAl配線よりなる第４図で説明した複数の列毎に共
通に設けられる接地線ELが同時に被着形成される。そし
て、第３図及び第６図には図示されていないが例えば前
述の第１ないし第２の多結晶半導体シリコン層によって
形成されMOSトランジスタQ3及びQ4の各一方のソース／
ドレインにコンタクトする接地線ELbが、対応する接地
線ELに電気的に接続される。
このようなLSIメモリにおいては、例えばMOSトランジ
スタQ1及びQ2とワード線WLがそれぞれ共通のあるいは多
結晶シリコン層例えばポリサイドによって形成される構
成をとる場合、このワード線WLの形成後に前述したよう
にMOSトランジスタのソース／ドレインをイオン注入に
よって形成するイオンの打ち込み過程を経たり、パター
ンエッチング等の各種作業を経ることによってこのワー
ド線WLに電荷が蓄積される。特にイオン注入に際しての
電荷の蓄積が大きい。この場合、第５図で説明したよう
に共通の行上の多数のメモリセルＭに対して共通にワー
ド線WLが設けられることによってこの各ワード線WLにお
ける電荷の総量がかなり大となりこれによって一部のMO
Sトランジスタに集中的に電流が流れてゲート部の絶縁
破壊を生じる等の不良品を発生させ、さらに信頼性の低
下をきたす。
スタQ1及びQ2とワード線WLがそれぞれ共通のあるいは多
結晶シリコン層例えばポリサイドによって形成される構
成をとる場合、このワード線WLの形成後に前述したよう
にMOSトランジスタのソース／ドレインをイオン注入に
よって形成するイオンの打ち込み過程を経たり、パター
ンエッチング等の各種作業を経ることによってこのワー
ド線WLに電荷が蓄積される。特にイオン注入に際しての
電荷の蓄積が大きい。この場合、第５図で説明したよう
に共通の行上の多数のメモリセルＭに対して共通にワー
ド線WLが設けられることによってこの各ワード線WLにお
ける電荷の総量がかなり大となりこれによって一部のMO
Sトランジスタに集中的に電流が流れてゲート部の絶縁
破壊を生じる等の不良品を発生させ、さらに信頼性の低
下をきたす。
本発明は上述したようにMOSトランジスタを有する多
数のメモリセルが配列されて共通のワード線が設けられ
るLSIメモリすなわち半導体装置におけるワード線への
電荷のチャージ量の増大に基づくMOSトランジスタの破
壊による不良品の発生，信頼性の低下を回避することを
目的とする。
数のメモリセルが配列されて共通のワード線が設けられ
るLSIメモリすなわち半導体装置におけるワード線への
電荷のチャージ量の増大に基づくMOSトランジスタの破
壊による不良品の発生，信頼性の低下を回避することを
目的とする。
本発明においては第１図にその平面的配置構成を模式
的に示し、第２図にそのワード線に沿った要部の断面図
を示し、第３図に他の要部の断面を示すように、MOSト
ランジスタを有してなる多数のメモリセルＭの配列によ
る半導体装置において、この半導体装置の複数のメモリ
セルの組毎に設けられた接地線毎に、上述の多数のメモ
リセルＭを少数単位のブロックBL毎に分割すると共に、
これらワード線を分割した分割ワード線WLuとし、これ
ら分割ワード線WLuを、この分割ワード線WLuの形成後に
形成され半導体装置を構成する他の導電層と同時に形成
した同一の導電層（11）をもって対応する分割ワード線
WLuを第１図中に破線をもって示すように相互に接続す
る。
的に示し、第２図にそのワード線に沿った要部の断面図
を示し、第３図に他の要部の断面を示すように、MOSト
ランジスタを有してなる多数のメモリセルＭの配列によ
る半導体装置において、この半導体装置の複数のメモリ
セルの組毎に設けられた接地線毎に、上述の多数のメモ
リセルＭを少数単位のブロックBL毎に分割すると共に、
これらワード線を分割した分割ワード線WLuとし、これ
ら分割ワード線WLuを、この分割ワード線WLuの形成後に
形成され半導体装置を構成する他の導電層と同時に形成
した同一の導電層（11）をもって対応する分割ワード線
WLuを第１図中に破線をもって示すように相互に接続す
る。
上述の本発明によれば、複数のブロックに対してワー
ド線WLを分割して分割ワード線WLuに形成したことによ
って各分割ワード線WLuの長さすなわち面積の縮小化が
はかられることによって各分割ワード線における電荷蓄
積量が小となり、これら分割ワード線WLuはその後に形
成した導電層（11）によって連結するようにしたので各
MOSトランジスタにかかる電荷量は実質的に小となりこ
れによってMOSトランジスタの破壊の確率を激減するこ
とができる。
ド線WLを分割して分割ワード線WLuに形成したことによ
って各分割ワード線WLuの長さすなわち面積の縮小化が
はかられることによって各分割ワード線における電荷蓄
積量が小となり、これら分割ワード線WLuはその後に形
成した導電層（11）によって連結するようにしたので各
MOSトランジスタにかかる電荷量は実質的に小となりこ
れによってMOSトランジスタの破壊の確率を激減するこ
とができる。
また、分割ワード線WLu間の接続を他の導電層（11）
によって形成するものであるが、この導電層（11）は半
導体装置を構成する他の導電層の例えばビット線B,を
形成するAl層、多結晶半導体層等によってこれと同時に
形成するので、作業工数が増加することはない。
によって形成するものであるが、この導電層（11）は半
導体装置を構成する他の導電層の例えばビット線B,を
形成するAl層、多結晶半導体層等によってこれと同時に
形成するので、作業工数が増加することはない。
本発明による半導体装置の一例を説明する。この例に
おいては例えば第３図で説明した負荷抵抗型Ｓ−RAMの
メモリセルＭが行及び列方向に多数配列されてなる場合
で、第１図及び第２図において第４図及び第６図と対応
する部分には同一符号を付して示す。すなわちこの場合
においても各メモリセルＭにおいてそれぞれ例えば第３
図で説明したアクセス用MOSトランジスタQ1及びQ2と、
第１及び第２の抵抗R1及びR2とドライブ用MOSトランジ
スタQ3及びQ4によるインバータ回路のフリップフロップ
回路構成とを有してなる。WLはメモリセルＭのアクセス
MOSトランジスタQ1及びQ2の各ゲートから導出されるワ
ード線で、Ｂ及びはアクセストランジスタQ1及びQ2の
ソース／ドレインに接続されるビット線LEbはインバー
タ回路のドライブMOSトランジスタQ3及びQ4のソースか
ら導出される接地線を示す。
おいては例えば第３図で説明した負荷抵抗型Ｓ−RAMの
メモリセルＭが行及び列方向に多数配列されてなる場合
で、第１図及び第２図において第４図及び第６図と対応
する部分には同一符号を付して示す。すなわちこの場合
においても各メモリセルＭにおいてそれぞれ例えば第３
図で説明したアクセス用MOSトランジスタQ1及びQ2と、
第１及び第２の抵抗R1及びR2とドライブ用MOSトランジ
スタQ3及びQ4によるインバータ回路のフリップフロップ
回路構成とを有してなる。WLはメモリセルＭのアクセス
MOSトランジスタQ1及びQ2の各ゲートから導出されるワ
ード線で、Ｂ及びはアクセストランジスタQ1及びQ2の
ソース／ドレインに接続されるビット線LEbはインバー
タ回路のドライブMOSトランジスタQ3及びQ4のソースか
ら導出される接地線を示す。
この場合においても第１図にその平面的配置構成を模
式的に示すように、多数のメモリセルＭが複数の行及び
列上に配列され、隣り合う共通の２行上に配列されたメ
モリセルＭに対して共通の接地線ELbが設けられ、この
接地線ELbが複数の列を組として各組間にセット線B,
にほぼ沿って配置される共通の接地線ELに接地される。
式的に示すように、多数のメモリセルＭが複数の行及び
列上に配列され、隣り合う共通の２行上に配列されたメ
モリセルＭに対して共通の接地線ELbが設けられ、この
接地線ELbが複数の列を組として各組間にセット線B,
にほぼ沿って配置される共通の接地線ELに接地される。
この構成において、特に本発明においては、複数のメ
モリセルに対し共通に設けられる接地線EL毎に、この複
数のメモリセルＭを各１ブロックBLとし、これら各ブロ
ックBL毎にワード線WLを分割した分割ワード線WLuを構
成し、これらを対応する分割ワード線毎にその後の工程
における他の導電層（11）によって連結して各行毎に共
通のワード線WLを構成する。
モリセルに対し共通に設けられる接地線EL毎に、この複
数のメモリセルＭを各１ブロックBLとし、これら各ブロ
ックBL毎にワード線WLを分割した分割ワード線WLuを構
成し、これらを対応する分割ワード線毎にその後の工程
における他の導電層（11）によって連結して各行毎に共
通のワード線WLを構成する。
更に具体的に説明すると、第２図及び第３図に示すよ
うにシリコン等の半導体基体（１）の各回路素子のMOS
トランジスタQ1〜Q4等を形成する部分以外に選択的に熱
酸化等による厚い絶縁層（２）の形成、いわゆるLOCOS
が行われ、MOSトランジスタ形成部に熱酸化等による薄
いSiO2酸化膜よりなるゲート酸化膜（３）が形成され
る。そしてこの酸化膜（３）上に例えば第１の多結晶半
導体層、例えば第１のポリサイドゲート電極（４）が形
成され、このゲート電極（４）及び厚い絶縁層（２）を
マスクとして例えばイオン注入によってソース／ドレイ
ン（５）及び（６）が形成されてMOSトランジスタQ1〜Q
4等が形成される。そして、この場合、ゲート電極
（４）より延長して第１の多結晶半導体層例えば第１の
ポリサイド層によって第１図で説明した各分割ブロック
BLに関する分割ワード線WLuを形成する。またこのゲー
ト電極（４）及びワード線WLの形成と同時に同一の第１
の多結晶半導体層例えばポリサイド層をもって例えばト
ランジスタQ3のゲート電極から延在して例えばトランジ
スタQ1のソース／ドレイン（６）にコンタクトする配線
導電層（７）が形成される。（８）はこれの上に形成さ
れたSiO2等の層間絶縁層で、これが所定のパターンにフ
ォトエッチングによって除去されてコンタクト窓が形成
されて第２の多結晶半導体層例えば第２のポリサイド層
が形成されて導電層（７）に電気的に接続してその一部
に例えばポリサイド化されない低不純物濃度の高抵抗の
負荷抵抗R1及びR2を構成する配線導電層（９）が構成さ
れる。さらに例えばMOSトランジスタQ1のソース／ドレ
イン（５）に連結して前述した第１あるいは第２の半導
体層、例えばポリサイド層よりなる配線導電層（10）が
接続される。さらにこれの上を覆って層間絶縁層（８）
が形成されてこの層間絶縁層（８）に穿設されたコンタ
クト窓を通じて例えばAlよりなるビット線及びＢがト
ランジスタQ1及びQ2の一方のソース／ドレインに配線導
電層（10）を介して接続される。また例えばこのAlより
なるビット線Ｂ及びの形成と共に第６図に示されるよ
うにAl配線よりなる第４図で説明した複数の列毎に共通
に設けられる接地線ELが同時に被着形成される。そし
て、第２図及び第３図には図示されていないが例えば前
述の第１ないし第２の多結晶半導体シリコン層によって
形成されたMOSトランジスタQ3及びQ4の各一方のソース
／ドレインにコンタクトする接地線ELbが対応する接地
線ELに電気的に接続される。
うにシリコン等の半導体基体（１）の各回路素子のMOS
トランジスタQ1〜Q4等を形成する部分以外に選択的に熱
酸化等による厚い絶縁層（２）の形成、いわゆるLOCOS
が行われ、MOSトランジスタ形成部に熱酸化等による薄
いSiO2酸化膜よりなるゲート酸化膜（３）が形成され
る。そしてこの酸化膜（３）上に例えば第１の多結晶半
導体層、例えば第１のポリサイドゲート電極（４）が形
成され、このゲート電極（４）及び厚い絶縁層（２）を
マスクとして例えばイオン注入によってソース／ドレイ
ン（５）及び（６）が形成されてMOSトランジスタQ1〜Q
4等が形成される。そして、この場合、ゲート電極
（４）より延長して第１の多結晶半導体層例えば第１の
ポリサイド層によって第１図で説明した各分割ブロック
BLに関する分割ワード線WLuを形成する。またこのゲー
ト電極（４）及びワード線WLの形成と同時に同一の第１
の多結晶半導体層例えばポリサイド層をもって例えばト
ランジスタQ3のゲート電極から延在して例えばトランジ
スタQ1のソース／ドレイン（６）にコンタクトする配線
導電層（７）が形成される。（８）はこれの上に形成さ
れたSiO2等の層間絶縁層で、これが所定のパターンにフ
ォトエッチングによって除去されてコンタクト窓が形成
されて第２の多結晶半導体層例えば第２のポリサイド層
が形成されて導電層（７）に電気的に接続してその一部
に例えばポリサイド化されない低不純物濃度の高抵抗の
負荷抵抗R1及びR2を構成する配線導電層（９）が構成さ
れる。さらに例えばMOSトランジスタQ1のソース／ドレ
イン（５）に連結して前述した第１あるいは第２の半導
体層、例えばポリサイド層よりなる配線導電層（10）が
接続される。さらにこれの上を覆って層間絶縁層（８）
が形成されてこの層間絶縁層（８）に穿設されたコンタ
クト窓を通じて例えばAlよりなるビット線及びＢがト
ランジスタQ1及びQ2の一方のソース／ドレインに配線導
電層（10）を介して接続される。また例えばこのAlより
なるビット線Ｂ及びの形成と共に第６図に示されるよ
うにAl配線よりなる第４図で説明した複数の列毎に共通
に設けられる接地線ELが同時に被着形成される。そし
て、第２図及び第３図には図示されていないが例えば前
述の第１ないし第２の多結晶半導体シリコン層によって
形成されたMOSトランジスタQ3及びQ4の各一方のソース
／ドレインにコンタクトする接地線ELbが対応する接地
線ELに電気的に接続される。
そして本発明においては、各トランジスタQ1〜Q4のソ
ース／ドレイン（５）及び（６）の形成後、即ちイオン
注入処理後において形成される他の導電層、例えば上述
の第２の多結晶半導体層によって形成される配線導電層
（９）、或いはAl層によって形成されるビット線B,等
の形成と同時に形成した導電層（11）をもって第２図に
その断面図を示すように、また第１図に破線をもって示
すように対応する分割ワード線WLuを、すなわち例えば
共通の行上のメモリセルＭに関し各分割のワード線WLu
を相互に層間絶縁層（８）に穿設したコンタクト（8a）
を通じて電気的に接続しワード線WLを構成する。
ース／ドレイン（５）及び（６）の形成後、即ちイオン
注入処理後において形成される他の導電層、例えば上述
の第２の多結晶半導体層によって形成される配線導電層
（９）、或いはAl層によって形成されるビット線B,等
の形成と同時に形成した導電層（11）をもって第２図に
その断面図を示すように、また第１図に破線をもって示
すように対応する分割ワード線WLuを、すなわち例えば
共通の行上のメモリセルＭに関し各分割のワード線WLu
を相互に層間絶縁層（８）に穿設したコンタクト（8a）
を通じて電気的に接続しワード線WLを構成する。
なお上述した例においては、本発明を抵抗負荷型Ｓ−
RAMに適用した場合について主として説明したが、完全
Ｃ−MOS型Ｓ−RAMあるいはその他各種のＳ−RAMもしく
はＤ−RAM等のLSIメモリ装置等を適用しうる。
RAMに適用した場合について主として説明したが、完全
Ｃ−MOS型Ｓ−RAMあるいはその他各種のＳ−RAMもしく
はＤ−RAM等のLSIメモリ装置等を適用しうる。
また上述した例においては、第１及び第２の２層の多
結晶半導体層例えばポリサイド層を適用した場合である
が、第１〜第３の３層による多結晶シリコン層ないしは
ポリサイド層を用いるとか、さらに第１及び第２の２層
のAl配線層によって構成したLSIメモリ等の各種MOSトラ
ンジスタを有する半導体装置に本発明を適用することが
できる。これに伴って各ブロックBL毎の分割ワード線WL
uを相互に接続するに供する導電層（11）としては、前
述した第３の多結晶半導体層、第２のAl配線等と同一の
導電層によって同時に形成することができる。
結晶半導体層例えばポリサイド層を適用した場合である
が、第１〜第３の３層による多結晶シリコン層ないしは
ポリサイド層を用いるとか、さらに第１及び第２の２層
のAl配線層によって構成したLSIメモリ等の各種MOSトラ
ンジスタを有する半導体装置に本発明を適用することが
できる。これに伴って各ブロックBL毎の分割ワード線WL
uを相互に接続するに供する導電層（11）としては、前
述した第３の多結晶半導体層、第２のAl配線等と同一の
導電層によって同時に形成することができる。
上述の本発明によれば、複数のブロックに対してワー
ド線WLを分割して分割ワード線WLuに形成したことによ
って各分割ワード線WLuの長さすなわち面積の縮小化が
はかられることによって各分割ワード線における電荷蓄
積量が小となり、これら分割ワード線WLuはその後の特
に不純物のイオン注入後に形成した導電層（11）によっ
て連結するようにしたので各MOSトランジスタにかかる
電荷量は実質的に小となりこれによってMOSトランジス
タの破壊の確率を激減することができる。
ド線WLを分割して分割ワード線WLuに形成したことによ
って各分割ワード線WLuの長さすなわち面積の縮小化が
はかられることによって各分割ワード線における電荷蓄
積量が小となり、これら分割ワード線WLuはその後の特
に不純物のイオン注入後に形成した導電層（11）によっ
て連結するようにしたので各MOSトランジスタにかかる
電荷量は実質的に小となりこれによってMOSトランジス
タの破壊の確率を激減することができる。
また分割ワード線WLu間の接続は、上述したように他
の導電層（11）によって形成するものであるが、この導
電層（11）は半導体装置を構成する他の導電層の例えば
ビット線B,を形成するAl層、多結晶半導体層等によっ
てこれを同時に形成するので、作業工数が増加すること
はない。
の導電層（11）によって形成するものであるが、この導
電層（11）は半導体装置を構成する他の導電層の例えば
ビット線B,を形成するAl層、多結晶半導体層等によっ
てこれを同時に形成するので、作業工数が増加すること
はない。
第１図は本発明による半導体装置の一例の平面的構成図
を模式的に示した構成図、第２図はその要部のワード線
に沿った断面図、第３図は他の要部の断面図、第４図は
メモリセルの接続回路図、第５図は従来のLSIメモリの
平面的構成図、第６図はそのワード線に沿った断面図で
ある。 （１）は半導体基体、（２）は絶縁層、（３）はゲート
絶縁層、（４）はゲート電極、（７），（９），（1
0），（11）は導電層、（８）は層間絶縁層、Ｍはメモ
リセル、WLはワード線、WLuは分割ワード線、BLはメモ
リセルの分割ブロック、ELは接地線である。
を模式的に示した構成図、第２図はその要部のワード線
に沿った断面図、第３図は他の要部の断面図、第４図は
メモリセルの接続回路図、第５図は従来のLSIメモリの
平面的構成図、第６図はそのワード線に沿った断面図で
ある。 （１）は半導体基体、（２）は絶縁層、（３）はゲート
絶縁層、（４）はゲート電極、（７），（９），（1
0），（11）は導電層、（８）は層間絶縁層、Ｍはメモ
リセル、WLはワード線、WLuは分割ワード線、BLはメモ
リセルの分割ブロック、ELは接地線である。
Claims (1)
- 【請求項１】絶縁ゲート型電界効果トランジスタを有し
てなる多数のメモリセルの配列による半導体装置におい
て、 該半導体装置の複数のメモリセルの組毎に配置された接
地線毎に、上記多数のメモリセルを少数単位のブロック
に分割すると共に、これらブロック毎にワード線を分割
して形成し、これら分割ワード線の形成より後の工程で
形成される上記半導体装置を構成する導電層と同時に形
成された同一導電層をもって対応する分割ワード線間を
接続して共通のワード線としたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305610A JP2876658B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305610A JP2876658B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165559A JPH03165559A (ja) | 1991-07-17 |
| JP2876658B2 true JP2876658B2 (ja) | 1999-03-31 |
Family
ID=17947216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305610A Expired - Fee Related JP2876658B2 (ja) | 1989-11-24 | 1989-11-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876658B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3889848B2 (ja) * | 1997-03-26 | 2007-03-07 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1989
- 1989-11-24 JP JP1305610A patent/JP2876658B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03165559A (ja) | 1991-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI222640B (en) | Semiconductor storage device with signal wiring lines formed above memory cells | |
| JPH0658947B2 (ja) | 半導体メモリ装置の製法 | |
| JPH0828473B2 (ja) | 半導体装置およびその製造方法 | |
| JP2511415B2 (ja) | 半導体装置 | |
| JPH0360182B2 (ja) | ||
| JP2523488B2 (ja) | 半導体記憶装置 | |
| US7923843B2 (en) | Semiconductor device with a contact plug connected to multiple interconnects formed within | |
| EP0183517B1 (en) | Semiconductor memory device wirings | |
| JP3227923B2 (ja) | 半導体記憶装置 | |
| JPH1041409A (ja) | 半導体装置 | |
| JPH0328831B2 (ja) | ||
| JPH08250605A (ja) | 半導体集積回路装置 | |
| JP2876658B2 (ja) | 半導体装置 | |
| JPH0277156A (ja) | 半導体メモリ装置 | |
| JPS6348182B2 (ja) | ||
| JPH1174523A (ja) | 半導体装置及びその製造方法 | |
| JPH05235298A (ja) | ダイナミックランダムアクセスメモリ | |
| JPH04276659A (ja) | 半導体集積回路装置及びその形成方法 | |
| JP3147144B2 (ja) | 半導体装置及びその製造方法 | |
| JP3472742B2 (ja) | 半導体記憶装置 | |
| JPH05190807A (ja) | 半導体記憶装置 | |
| JP2000040803A (ja) | 半導体記憶装置 | |
| WO1997005652A1 (fr) | Dispositif sram et procede de fabrication | |
| JPS6143471A (ja) | 半導体装置の配線構造 | |
| JP2003078010A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |