JPS6143471A - 半導体装置の配線構造 - Google Patents
半導体装置の配線構造Info
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- JPS6143471A JPS6143471A JP59164976A JP16497684A JPS6143471A JP S6143471 A JPS6143471 A JP S6143471A JP 59164976 A JP59164976 A JP 59164976A JP 16497684 A JP16497684 A JP 16497684A JP S6143471 A JPS6143471 A JP S6143471A
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- JP
- Japan
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- wiring
- insulating film
- semiconductor
- film
- semiconductor device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Memories (AREA)
- Light Receiving Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体装置の配線構造、特に高集積な半導体
装置に適用して有効な配線技術に関するものである。
装置に適用して有効な配線技術に関するものである。
［背景技術］
一般に、半導体装置は、半導体基体の表面にイオン打込
みおよびそれに続く熱処理等によって形成した複数の半
導体領域と、それらの半導体領域を互いに電気的に接続
する配線とを有する。
みおよびそれに続く熱処理等によって形成した複数の半
導体領域と、それらの半導体領域を互いに電気的に接続
する配線とを有する。
本発明者の検討によると、ある種の半導体′！Ａ駈にお
いては、前記半導体領域のｖＩｌ絹化の面での制約より
も、配線の形成面での制約によって高集積化に限界を生
じることが判明した。ある種の半導体装置とは、半導体
基体の表面に互いに並列に配置された多数の配線を有す
るものである。その代表例として、ダイナミックＲＡＭ
、スタティックＲＡＭ、ＥＦＲＯＭあるいはマスクＲＯ
Ｍ等の半導体メモリ装置を挙げることができる。
いては、前記半導体領域のｖＩｌ絹化の面での制約より
も、配線の形成面での制約によって高集積化に限界を生
じることが判明した。ある種の半導体装置とは、半導体
基体の表面に互いに並列に配置された多数の配線を有す
るものである。その代表例として、ダイナミックＲＡＭ
、スタティックＲＡＭ、ＥＦＲＯＭあるいはマスクＲＯ
Ｍ等の半導体メモリ装置を挙げることができる。
この種の半導体メモリ装置においても、配線密度を高め
る手法として、データの読み出しおよび書き込みのため
のデータ線とメモリセル選択のためのワード線とを層間
＃ｌ！１８膜を間にして別の層に形成する方法は採られ
ている（たとえば、日経エレクトロニクス、 １９８４
年２月２７月号、ｐ１２７〜１４２参照）。
る手法として、データの読み出しおよび書き込みのため
のデータ線とメモリセル選択のためのワード線とを層間
＃ｌ！１８膜を間にして別の層に形成する方法は採られ
ている（たとえば、日経エレクトロニクス、 １９８４
年２月２７月号、ｐ１２７〜１４２参照）。
しかし、こうした従来の方法においては、全てのデータ
線を同一工程で形成した同一面上の配線材料、たとえば
ＡＱＣアルミニウム）によって構成しているため１次の
ような問題が生じるのである。
線を同一工程で形成した同一面上の配線材料、たとえば
ＡＱＣアルミニウム）によって構成しているため１次の
ような問題が生じるのである。
データ線を”構成しているＡＱの線幅および線間隔は、
リングラフィ技術、エツチング技術および電流容量等で
決まる。たとえば線幅を細くするとエレクトロマイグレ
ーションによる溶断が発生し。
リングラフィ技術、エツチング技術および電流容量等で
決まる。たとえば線幅を細くするとエレクトロマイグレ
ーションによる溶断が発生し。
また、線間隔を小さくするとホトレジストの解像不良に
よるデータ線間の短絡が発生する。このため、要求され
るメモリセルの寸法がＡＱの線幅と線間隔の和、いわゆ
るＡＱの配線ピッチよりもさきなときは問題はないが、
逆にこの配線ピッチよすも小さなメモリセルを得ようと
することは不可能となってしまう。すなわち、半導体メ
モリ装置の大きさが、半導体素子の特性ではなく、ＡＱ
配線で決まってしまうという欠点をもつことになる。
よるデータ線間の短絡が発生する。このため、要求され
るメモリセルの寸法がＡＱの線幅と線間隔の和、いわゆ
るＡＱの配線ピッチよりもさきなときは問題はないが、
逆にこの配線ピッチよすも小さなメモリセルを得ようと
することは不可能となってしまう。すなわち、半導体メ
モリ装置の大きさが、半導体素子の特性ではなく、ＡＱ
配線で決まってしまうという欠点をもつことになる。
特に、各データ線については、半導体基体上の半導体領
域とのコンタクトをとる部分を幅広に形成せざるをえな
いため、前記配線ピッチ自体を小さくすることには困難
が伴なう。それが、高集積化に対する大きな障害となる
のはいうまでもない。
域とのコンタクトをとる部分を幅広に形成せざるをえな
いため、前記配線ピッチ自体を小さくすることには困難
が伴なう。それが、高集積化に対する大きな障害となる
のはいうまでもない。
［発明の目的］
本発明の目的は、配線ピッチに依存することなく、高集
積化に適した配線技術を提供することにある。
積化に適した配線技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要コ
本願において開示される発明のうち代表的なも
゛のの概要を簡単に説明すれば、下記のとおりである。
゛のの概要を簡単に説明すれば、下記のとおりである。
すなわち、互いに並列に配置された多数の配線。
たとえばデータ線について、隣り同志の配線を層間絶縁
膜を間にして別の層に形成することによって、メモリセ
ルの大きさが配線ピッチに依存しないようにしている。
膜を間にして別の層に形成することによって、メモリセ
ルの大きさが配線ピッチに依存しないようにしている。
［実施例］
第１図は半導体メモリ装置のメモリセルアレイの部分を
示す図であって、（ａ）が平面図、（ｂ）がＡ−Ａ ’
線に沿った断面図である。 ・シリコン基板からなる
半導体基体１の表面には、厚い２酸化シリコン膜からな
るフィールド絶縁膜２が形成されている。フィール１〜
絶縁膜２は各メモリセルを分離するためのものであり、
その内側に各メモリセルが構成されている。この場合、
各メモリセルはＭＯ８素子によって構成されており、薄
い２酸化シリコンからなるゲート絶縁Ｍ ３ 、ゲート
絶縁膜３下に形成された半導体基体１と逆導電型の半導
体領域４、およびゲート電極を兼ねるポリシリコンから
なるワード線Ｗ Ｉ Ｉ Ｗ２ ＨＷ３ ＨＷ４などを
含む。そして、ワード線とクロスしてデータ線ＤＩ、Ｄ
２が形成されている。
示す図であって、（ａ）が平面図、（ｂ）がＡ−Ａ ’
線に沿った断面図である。 ・シリコン基板からなる
半導体基体１の表面には、厚い２酸化シリコン膜からな
るフィールド絶縁膜２が形成されている。フィール１〜
絶縁膜２は各メモリセルを分離するためのものであり、
その内側に各メモリセルが構成されている。この場合、
各メモリセルはＭＯ８素子によって構成されており、薄
い２酸化シリコンからなるゲート絶縁Ｍ ３ 、ゲート
絶縁膜３下に形成された半導体基体１と逆導電型の半導
体領域４、およびゲート電極を兼ねるポリシリコンから
なるワード線Ｗ Ｉ Ｉ Ｗ２ ＨＷ３ ＨＷ４などを
含む。そして、ワード線とクロスしてデータ線ＤＩ、Ｄ
２が形成されている。
各データ線Ｄ＋、Ｄ２は互いに平行に配列され。
途中には幅広の部分５１．５２がある。これらの部分５
１．５２はコンタクト穴６１，６２を通して半導体領域
４との接続を図る部分である。
１．５２はコンタクト穴６１，６２を通して半導体領域
４との接続を図る部分である。
ここでは、こうしたデータ線Ｄ ＋ ＋ Ｄ ２のうち
。
。
奇数番目のデータ線Ｄ＋を第１のＡｎ配線７によって構
成しているのに対し、偶数番目のデータ線Ｄ２を第２の
ＡＱ配ｌ！；Ａ８によって構成している。
成しているのに対し、偶数番目のデータ線Ｄ２を第２の
ＡＱ配ｌ！；Ａ８によって構成している。
この第２のＡＱ配線８と第１のＡＱ配線７との間には、
ワード線とデータ線との間の層間絶縁をなす膜９と同様
の層間絶Ｂ膜１０が存在する。そのため、隣り同志の配
線間の短絡の心配はない。なお、符号１１はリンシリケ
ートガラス等からなるファイナルパッシベーション膜で
ある。
ワード線とデータ線との間の層間絶縁をなす膜９と同様
の層間絶Ｂ膜１０が存在する。そのため、隣り同志の配
線間の短絡の心配はない。なお、符号１１はリンシリケ
ートガラス等からなるファイナルパッシベーション膜で
ある。
次に、製造方法の一例について説明する。まず、第２図
（ａ）に示すように、半導体基体１上に１周知の手法に
よって、厚いフィールド絶縁１９２、ゲート絶縁膜３、
グー１−電極を兼ねるワード線Ｗ１〜Ｗ４．半導体領域
４および第１の層間絶縁膜９等のメモリセル構成のため
必要な部分を形成する。
（ａ）に示すように、半導体基体１上に１周知の手法に
よって、厚いフィールド絶縁１９２、ゲート絶縁膜３、
グー１−電極を兼ねるワード線Ｗ１〜Ｗ４．半導体領域
４および第１の層間絶縁膜９等のメモリセル構成のため
必要な部分を形成する。
ついで、データ線の形成に当たり、第２図（ｂ）に示す
ように、第１のＡＱ配線７を半導体領域４と接続するた
めのコンタクト穴６１を形成した後。
ように、第１のＡＱ配線７を半導体領域４と接続するた
めのコンタクト穴６１を形成した後。
第１のＡＱ膜を堆積し、所定の形状にエツチング加工す
ることによって、第１のＡＱ配線７を形成する。そして
、この第１のＡＱ配線７上に第２の層間絶縁膜１０を形
成した後、第２図（ｃ）に示すように、第２のＡＱ配線
８を半導体領域４と接続するための第２のコンタクト穴
６２を形成し、第１のＡＱ配線７の場合と同様にして第
２のＡＱ配線８を形成する。最後に、ファイナルパッシ
ベーション膜１１を形成することによって、前記第１図
（ｂ）に示すような素子構造を完成する。
ることによって、第１のＡＱ配線７を形成する。そして
、この第１のＡＱ配線７上に第２の層間絶縁膜１０を形
成した後、第２図（ｃ）に示すように、第２のＡＱ配線
８を半導体領域４と接続するための第２のコンタクト穴
６２を形成し、第１のＡＱ配線７の場合と同様にして第
２のＡＱ配線８を形成する。最後に、ファイナルパッシ
ベーション膜１１を形成することによって、前記第１図
（ｂ）に示すような素子構造を完成する。
［効果］
互いに並列に配置された多数の配線、たとえばデータ線
について、互いに隣り合うデータ線が層間絶縁膜を間に
して別の層に形成されているので。
について、互いに隣り合うデータ線が層間絶縁膜を間に
して別の層に形成されているので。
次のような優れた効果を得ることができる。
（１）ＡＱ配線が同−ＡＱ層で形成されている場合に比
べ、線幅、線間隔が大きくとれるのでメモリセルサイズ
がＡＱ配線ピッチに依存しなくなり。
べ、線幅、線間隔が大きくとれるのでメモリセルサイズ
がＡＱ配線ピッチに依存しなくなり。
高集積な半導体装置に必要な小さなセルサイズを得るこ
とができる。
とができる。
（２）ＡＱ配線の線幅を太くできるのでエレクトロマイ
グレーション対策ができる。このとき、２つのＡＱ配線
層が層間絶縁膜で分離されているので、２つのＡＱ配線
層をオーバーラツプさせることができる。したがって、
より一層の高集積化が可能である。
グレーション対策ができる。このとき、２つのＡＱ配線
層が層間絶縁膜で分離されているので、２つのＡＱ配線
層をオーバーラツプさせることができる。したがって、
より一層の高集積化が可能である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に基づき具体的
に説明したが、本発明は上記実施例に限定されるもので
はなく、その要旨を通説しない範囲で種々変更可能であ
ることはいうまでもない。
体的に説明したが、本発明は上記実施例に基づき具体的
に説明したが、本発明は上記実施例に限定されるもので
はなく、その要旨を通説しない範囲で種々変更可能であ
ることはいうまでもない。
（１）実施例では２層のＡＱ配線で説明したが。
３層以上のＡＱ配線でもよい。
（２）ホトセンサ等の受光素子がメモリＩＣと同様にア
レイ状に配置されている場合１通常センサ部以外に光が
入射しないようにＡＱ等による遮光膜を形成する。本発
明によれば、センサ部に接続されたトランジスタに！［
！ａされているデータ線あるいはそれと同等の作用をす
るＡＱ配線が隣り同志で互いにオーバーラツプすること
が可能であるので、このオーバーラツプを利用すること
によって、センサ部以外を完全に遮光できる。
レイ状に配置されている場合１通常センサ部以外に光が
入射しないようにＡＱ等による遮光膜を形成する。本発
明によれば、センサ部に接続されたトランジスタに！［
！ａされているデータ線あるいはそれと同等の作用をす
るＡＱ配線が隣り同志で互いにオーバーラツプすること
が可能であるので、このオーバーラツプを利用すること
によって、センサ部以外を完全に遮光できる。
（３）第１層および第２層のＡＱ配線は単にデータ線と
してのみ使用するだけではなく、従来のＡＱ配線と同様
、他の回路部分の配線あるいはグランド線としても利用
できる。
してのみ使用するだけではなく、従来のＡＱ配線と同様
、他の回路部分の配線あるいはグランド線としても利用
できる。
（４）配線の抵抗が問題とならないような場合には、一
方をＡＱ、他方をポリシリコンあるいはタングステン、
チタン等としても良い。
方をＡＱ、他方をポリシリコンあるいはタングステン、
チタン等としても良い。
（５）第１層および第２層のＡＱ配線７．乏３は半導体
領域４と直接接続する必要はなく、たとえば半導体領域
４とＡＱ配線７，８との間に、タングステン、チタン、
モリブデン等のシリサイ１一層あるいはタングステン、
チタン、モリブデン等の金属層があっても良い。
領域４と直接接続する必要はなく、たとえば半導体領域
４とＡＱ配線７，８との間に、タングステン、チタン、
モリブデン等のシリサイ１一層あるいはタングステン、
チタン、モリブデン等の金属層があっても良い。
（６）ＥＰＲＯＭのフローティングゲート等のように、
同一の働きをするものを同一線幅、同一線間隔で配置す
る必要がある場合にも利用できる。
同一の働きをするものを同一線幅、同一線間隔で配置す
る必要がある場合にも利用できる。
この場合、線幅、線間隔は同一でなくとも密であればよ
い。
い。
第１図は本発明の一実施例によるメモリセルアレイを示
し、（ａ）が平面図、（ｂ）がＡ−Ａ ’線に沿った断
面図、 第２図（ａ）〜（ｃ）は製造方法の一例を示す工程図で
ある。。 １・・・半導体基体、２・・・フィールド絶縁膜、３・
・・ゲート絶縁膜、４・・・半導体領域、ｗ、、Ｗ、２
、ｗ３ 、ｗ、・・・ワード線。 Ｄ Ｉ ｒ Ｄ ２・・・データ線、５１．５２・・・
幅広の部分、６１．６２・・・コンタクト穴、 ７・・・第１のＡＱ配線、８・・・第２のＡ Ｄ、配線
、９．１０・・・層間絶縁ＩＨ１：ｉｔ・・・ファイナ
ルバソ第 １ 図 （久） 第 ２ 図 （化） −−−２８只
し、（ａ）が平面図、（ｂ）がＡ−Ａ ’線に沿った断
面図、 第２図（ａ）〜（ｃ）は製造方法の一例を示す工程図で
ある。。 １・・・半導体基体、２・・・フィールド絶縁膜、３・
・・ゲート絶縁膜、４・・・半導体領域、ｗ、、Ｗ、２
、ｗ３ 、ｗ、・・・ワード線。 Ｄ Ｉ ｒ Ｄ ２・・・データ線、５１．５２・・・
幅広の部分、６１．６２・・・コンタクト穴、 ７・・・第１のＡＱ配線、８・・・第２のＡ Ｄ、配線
、９．１０・・・層間絶縁ＩＨ１：ｉｔ・・・ファイナ
ルバソ第 １ 図 （久） 第 ２ 図 （化） −−−２８只
Claims (1)
- 【特許請求の範囲】 １、半導体基体の表面に、互いに並列に配置された少な
くとも２本以上の配線を有する半導体装置において、前
記少なくとも２本以上の配線について、隣り同志の配線
が層間絶縁膜を間にして別の層に形成されていることを
特徴とする半導体装置の配線構造。 ２、前記半導体装置は半導体メモリ装置であり、前記少
なくとも２本以上の配線がデータ線である、特許請求の
範囲第１項記載の半導体装置の配線構造。 ３、前記各データ線は、前記層間絶縁膜ないし他の絶縁
膜に設けたコンタクト穴を通して半導体基体上の半導体
領域に接続されている、特許請求の範囲第２項記載の半
導体装置の配線構造。 ４、前記少なくとも２本以上の配線がコンタクト穴を通
して半導体基体上の導伝性領域に接続されている、特許
請求の範囲第１項ないし第２項記載の半導体装置の配線
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164976A JPS6143471A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164976A JPS6143471A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143471A true JPS6143471A (ja) | 1986-03-03 |
Family
ID=15803463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164976A Pending JPS6143471A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143471A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108764A (ja) * | 1986-10-24 | 1988-05-13 | Nec Corp | 半導体記憶装置 |
| JPS63256775A (ja) * | 1987-04-07 | 1988-10-24 | Achilles Corp | 可変色性合成皮革およびその変色加工方法 |
| JPH0575065A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体記憶回路装置 |
-
1984
- 1984-08-08 JP JP59164976A patent/JPS6143471A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108764A (ja) * | 1986-10-24 | 1988-05-13 | Nec Corp | 半導体記憶装置 |
| JPS63256775A (ja) * | 1987-04-07 | 1988-10-24 | Achilles Corp | 可変色性合成皮革およびその変色加工方法 |
| JPH0575065A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体記憶回路装置 |
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