JPS63108764A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63108764A JPS63108764A JP61254308A JP25430886A JPS63108764A JP S63108764 A JPS63108764 A JP S63108764A JP 61254308 A JP61254308 A JP 61254308A JP 25430886 A JP25430886 A JP 25430886A JP S63108764 A JPS63108764 A JP S63108764A
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- Japan
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- bit line
- memory cell
- pitch
- line
- semiconductor memory
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000015654 memory Effects 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000011295 pitch Substances 0.000 abstract 4
- 239000004020 conductor Substances 0.000 abstract 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 230000005055 memory storage Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
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- 235000013405 beer Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に、メモリセルマト
リクス各列又は行に共通に接続されるビットｆｓ等の信
号線の配線に関する。
リクス各列又は行に共通に接続されるビットｆｓ等の信
号線の配線に関する。
従来の半導体記憶装置、例えば情報を記憶するキャパシ
タと、この情報の書き込み、読み出しを行なうスイッチ
ングトランジスタ６１個からなるメモリセル（１トラ、
フジスター１キヤパシタセル）を用いた随時読み出し２
書き込み可能な揮発性の記憶装置においては、ビット線
はすべて同じ工程で形成される同一層の配線により構成
されていた。
タと、この情報の書き込み、読み出しを行なうスイッチ
ングトランジスタ６１個からなるメモリセル（１トラ、
フジスター１キヤパシタセル）を用いた随時読み出し２
書き込み可能な揮発性の記憶装置においては、ビット線
はすべて同じ工程で形成される同一層の配線により構成
されていた。
上述した従来の半導体記憶装置は、ビット線が同一層の
配線により構成゛されているのでビット線間のピッチが
メモリセル間のピッチに一致する。
配線により構成゛されているのでビット線間のピッチが
メモリセル間のピッチに一致する。
ビット線を微細加工することはメモリセル領域の微細加
工に比べ難かしく、メモリセルが縮小化されても、メモ
リセル間のピッチはビット線間の加工可能な最小ピッチ
によシ制限され、集積度の向上が防げられるという欠点
がある。
工に比べ難かしく、メモリセルが縮小化されても、メモ
リセル間のピッチはビット線間の加工可能な最小ピッチ
によシ制限され、集積度の向上が防げられるという欠点
がある。
また、読み出し信号増幅器（以下センスアンプと言う）
が実効的ピッチを小さくするために２列以上に配置され
ている場合には、上述した従来の半導体記憶装置におい
てセンスアンプ間のピッチを小さくすると第１列に配置
されたセンスアンプに接続するビット線が、第２列に配
置されたセンスアンプを横切るようにしてビット線間隔
をせまくすることはできなかった。これは、そのビット
線と同じ層の配線がそのセンスアンプに存在するためで
あ〕、センスアンプ間のピッチの縮小化が制限され、ビ
ット線間のピッチの縮小も制限され集積度の向上が防げ
られるという欠点も有する。
が実効的ピッチを小さくするために２列以上に配置され
ている場合には、上述した従来の半導体記憶装置におい
てセンスアンプ間のピッチを小さくすると第１列に配置
されたセンスアンプに接続するビット線が、第２列に配
置されたセンスアンプを横切るようにしてビット線間隔
をせまくすることはできなかった。これは、そのビット
線と同じ層の配線がそのセンスアンプに存在するためで
あ〕、センスアンプ間のピッチの縮小化が制限され、ビ
ット線間のピッチの縮小も制限され集積度の向上が防げ
られるという欠点も有する。
本発明の目的は上記欠点を排除し、メモリセル間のピッ
チをビット線の幅と間隔に制限されずに小さくすること
がでキ、シかもセンスアンプ間のピッチの縮小も効果的
に行なうことができる高密度化された半導体記憶装置を
提供することである。
チをビット線の幅と間隔に制限されずに小さくすること
がでキ、シかもセンスアンプ間のピッチの縮小も効果的
に行なうことができる高密度化された半導体記憶装置を
提供することである。
本発明の半導体記憶装置は、半導体基板く形成されたメ
モリセルのマトリクスの各列又は各行に共通に接続され
る複数の信号線はその隣接するもの同士の間において、
その一方を覆う絶縁膜上に他方が形成されていることを
特徴としている。
モリセルのマトリクスの各列又は各行に共通に接続され
る複数の信号線はその隣接するもの同士の間において、
その一方を覆う絶縁膜上に他方が形成されていることを
特徴としている。
次に本発明の実施例を図面を用いて説明する。
第１図は本発明の第１の実施例の半導体記憶装置の一部
の平面図である。第１図においてセンスアンプ１０２，
１０２’は２列に配置されておシ、これらのセンスアン
プ１０２，１０２’にそれぞれ接続される第１ビット線
１０３．第２ビットｆｆＭ１０４が各センスアンプ１０
２，１０２’に対して同じ方向に平行に配置されてお）
、各ビット線１０３，１０４には同じ構成をとるメモリ
２個を含むメモリセルユニット１０１がそれぞれ複数個
接続されている。
の平面図である。第１図においてセンスアンプ１０２，
１０２’は２列に配置されておシ、これらのセンスアン
プ１０２，１０２’にそれぞれ接続される第１ビット線
１０３．第２ビットｆｆＭ１０４が各センスアンプ１０
２，１０２’に対して同じ方向に平行に配置されてお）
、各ビット線１０３，１０４には同じ構成をとるメモリ
２個を含むメモリセルユニット１０１がそれぞれ複数個
接続されている。
第１ビツト線１０３と第２ビツト線１０４は異なる配線
層に形状され、メモリセルユニット１０１に遠い方の列
に配置されるセンスアンプ１０２’ Ｋ接続される第２
ビツト線１０４はメモリセルユニットに近い方の列に配
置されるセンスアンプ１０２上を横切シ、さらにセンス
アンプ１０２に接続される第１ビツト線１０３と隣シ合
うように配置されている。
層に形状され、メモリセルユニット１０１に遠い方の列
に配置されるセンスアンプ１０２’ Ｋ接続される第２
ビツト線１０４はメモリセルユニットに近い方の列に配
置されるセンスアンプ１０２上を横切シ、さらにセンス
アンプ１０２に接続される第１ビツト線１０３と隣シ合
うように配置されている。
第２図（ａ）は、第１図に示したメモリセルユニット１
０１の配列部のビット線配線を示す平面図であシ、第２
図（ｂ）は、第２図（ａｌのＡ−Ａ’線断面図、第２図
（ｂｌは第２図（ａｌのＢ−Ｂ／線断面図である。第２
図１ａ） Ｋ示すように第１ビツト線１０３に接続され
るメモリセルユニット１０１と、第２ビツト線１０４に
接続されるメモリセルユニット１０１は交互に配置され
ている。第２図（ｂ） 、 （Ｃ）に示すように、メモ
リセルはｐ型シリコン基板２０１に形成されゲート電極
として使用するワード線２０８゜ゲート酸化膜２０７．
ソースあるいはドレインとして使用するｎ型不純物領域
２０９，２０３から構成されるスイッチングトランジス
タと、誘電体膜２０４、ｎ型不純物領域２０３と容量電
極２０５よシ構成されるキャパシタからなっており、メ
モリセルユニット１０１は、このメモリセルを２個含む
構造である。各メモリセルユニット１０１間は厚い酸化
膜２０２により分離されている。第一ビット線１０３は
、ワード線２０８とは第１層間膜２１０により分離され
、第２ビツト線１０４は第一ビット線１０３上の第２層
間膜上に形成されている。第一ビット線１０３あるいは
第２ビツト線１０４とｎ型不純物領域２０９とはピアホ
ール２１４を介してそれぞれ接続される。第１ビツト線
１０３に接続されるメモリユニット１０１のゲ−）Ｋ接
続するワード線２０８と、第２ビツト線１０４に接続さ
れるメモリセルユニツ）１０１のゲートに接続するワー
ド線は異なり、メモリセルユニットｌ０ＩＫ接続されな
いときのワード線２０８は、絶縁膜２０６によシこのメ
モリセルユニット１０１とは分離されている。
０１の配列部のビット線配線を示す平面図であシ、第２
図（ｂ）は、第２図（ａｌのＡ−Ａ’線断面図、第２図
（ｂｌは第２図（ａｌのＢ−Ｂ／線断面図である。第２
図１ａ） Ｋ示すように第１ビツト線１０３に接続され
るメモリセルユニット１０１と、第２ビツト線１０４に
接続されるメモリセルユニット１０１は交互に配置され
ている。第２図（ｂ） 、 （Ｃ）に示すように、メモ
リセルはｐ型シリコン基板２０１に形成されゲート電極
として使用するワード線２０８゜ゲート酸化膜２０７．
ソースあるいはドレインとして使用するｎ型不純物領域
２０９，２０３から構成されるスイッチングトランジス
タと、誘電体膜２０４、ｎ型不純物領域２０３と容量電
極２０５よシ構成されるキャパシタからなっており、メ
モリセルユニット１０１は、このメモリセルを２個含む
構造である。各メモリセルユニット１０１間は厚い酸化
膜２０２により分離されている。第一ビット線１０３は
、ワード線２０８とは第１層間膜２１０により分離され
、第２ビツト線１０４は第一ビット線１０３上の第２層
間膜上に形成されている。第一ビット線１０３あるいは
第２ビツト線１０４とｎ型不純物領域２０９とはピアホ
ール２１４を介してそれぞれ接続される。第１ビツト線
１０３に接続されるメモリユニット１０１のゲ−）Ｋ接
続するワード線２０８と、第２ビツト線１０４に接続さ
れるメモリセルユニツ）１０１のゲートに接続するワー
ド線は異なり、メモリセルユニットｌ０ＩＫ接続されな
いときのワード線２０８は、絶縁膜２０６によシこのメ
モリセルユニット１０１とは分離されている。
このような構造を採る半導体記憶装置においては、隣接
して配置される第１ビツト線１０３と第２ビツト線１０
４は異なる配線層に形成されているので、同じ層に配線
した場合に比較して、ビット線間のピッチを小さくでき
る。また、第２ビツト線１０４が横切るセンスアンプ１
０２の配線は第１ビツト線１０３の配線層を使用できる
ため、この実施例のように、センスアンプ上をビット線
が横切るようにセンスアンプを配置するととができ、セ
ンスアンプ間のピッチを小さくできる。必要に応じてセ
ンスアンプの配線を第１ビツト線１０３、第２ビツト線
１０４の配線層とは異なった配線層に形成するとともで
きる。以上のように本実施例によれば、ビット線間のピ
ッチ、センスアンプ間のピッチを縮小できるため、半導
体記憶装置の集積度を向上させることができる。
して配置される第１ビツト線１０３と第２ビツト線１０
４は異なる配線層に形成されているので、同じ層に配線
した場合に比較して、ビット線間のピッチを小さくでき
る。また、第２ビツト線１０４が横切るセンスアンプ１
０２の配線は第１ビツト線１０３の配線層を使用できる
ため、この実施例のように、センスアンプ上をビット線
が横切るようにセンスアンプを配置するととができ、セ
ンスアンプ間のピッチを小さくできる。必要に応じてセ
ンスアンプの配線を第１ビツト線１０３、第２ビツト線
１０４の配線層とは異なった配線層に形成するとともで
きる。以上のように本実施例によれば、ビット線間のピ
ッチ、センスアンプ間のピッチを縮小できるため、半導
体記憶装置の集積度を向上させることができる。
第３図は本発明の第２の実施例の半導体記憶装置の一部
の平面図である。第３図においてセンスアンプ１０２，
１０２’は２列に配置されておシ、これらのセンスアン
プ１０２，１０２’にそれぞれ接続される第１ビット線
１０３．第２ビツト線１０４が各センスアンプ１０２，
１０２’に対して反対方向に配置されており、各ビット
線１０３，１０４にはメモリセルユニット１０１がそれ
ぞれ複数個接続されている。第１ビツト線１０３と第２
ビツト線１０４は異なる配線層に形成され、互いに隣り
合うように配置されている。
の平面図である。第３図においてセンスアンプ１０２，
１０２’は２列に配置されておシ、これらのセンスアン
プ１０２，１０２’にそれぞれ接続される第１ビット線
１０３．第２ビツト線１０４が各センスアンプ１０２，
１０２’に対して反対方向に配置されており、各ビット
線１０３，１０４にはメモリセルユニット１０１がそれ
ぞれ複数個接続されている。第１ビツト線１０３と第２
ビツト線１０４は異なる配線層に形成され、互いに隣り
合うように配置されている。
第４図ｆａ）は第３図に示したメモリセルユニット１０
１の配列部のビット線配線を示す平面図であシ、第４図
（ｂ）は第４図ｆａｌのＡ−Ａ’線断面図、第４図（Ｃ
１は第４図（ａｌのｆ３−Ｂ’線断面図である。メモリ
セルユニット１０１の構造は第１の実施例の場合と同様
であるのでここでの説明は省略する。
１の配列部のビット線配線を示す平面図であシ、第４図
（ｂ）は第４図ｆａｌのＡ−Ａ’線断面図、第４図（Ｃ
１は第４図（ａｌのｆ３−Ｂ’線断面図である。メモリ
セルユニット１０１の構造は第１の実施例の場合と同様
であるのでここでの説明は省略する。
このような構造を採る半導体記憶装置においては、隣接
して配置される第１ビツト線１０３と第２ビツト線１０
４は異なる配線層に形成されているので、同じ層に配線
した場合に比較して、ビット間のピッチを小さくできる
。また、第１ビツト線１０３がセンスアンプ１０２′を
、第２のビット線１０４がセンスアンプ１０２を横切る
ようなセンスアンプの配置にすることもできる。すなわ
ち、センスアンプの配線と、センスアンプを横切るビッ
ト線の配線とを異なる配線層に形成することが本発明に
よれば可能となるからである。以上のように本実施例に
よれば、ビット線間のピッチ、センスアンプ間のピッチ
を縮小できるため、半導体記憶装置の集積度を向上させ
ることができる。
して配置される第１ビツト線１０３と第２ビツト線１０
４は異なる配線層に形成されているので、同じ層に配線
した場合に比較して、ビット間のピッチを小さくできる
。また、第１ビツト線１０３がセンスアンプ１０２′を
、第２のビット線１０４がセンスアンプ１０２を横切る
ようなセンスアンプの配置にすることもできる。すなわ
ち、センスアンプの配線と、センスアンプを横切るビッ
ト線の配線とを異なる配線層に形成することが本発明に
よれば可能となるからである。以上のように本実施例に
よれば、ビット線間のピッチ、センスアンプ間のピッチ
を縮小できるため、半導体記憶装置の集積度を向上させ
ることができる。
以上の実施例では１つのメモリセルユニットに２個のメ
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
以上説明したように本発明による半導体記憶装置は互い
に隣接するビット線等の信号線同士の間において、その
一方を覆う絶縁膜上に他方が形成されているため、ビッ
ト線等の信号線間のピッチを小さくすることができ、か
つ、センスアンプ間のピッチも小さくすることができる
効果がある。
に隣接するビット線等の信号線同士の間において、その
一方を覆う絶縁膜上に他方が形成されているため、ビッ
ト線等の信号線間のピッチを小さくすることができ、か
つ、センスアンプ間のピッチも小さくすることができる
効果がある。
したがって、本発明によれば、非常に高密度化された半
導体記憶装置を得ることができるのでその効果は大きい
。
導体記憶装置を得ることができるのでその効果は大きい
。
第１図は本発明の第１の実施例の半導体記憶装置の一部
の平面図、第２図（ａ）Ｕ第１の実施例のメモリセルユ
ニットの配列部のビット線配線を示す平面図、第２図（
ｂ）は第２図（ａ）のＡ−Ａ’線断面図、第２図ｔｃ＞
は第２図（ａ）のＢ−Ｂ’線断面図である。第３図は本
発明の第２の実施例の半導体記憶装置の一部の平面図、
第４図（ａｌは第２の実施例のメモリセルユニットの配
列部のビット線配線を示す平面図、第４図（ｂ）は第４
図（ａ）のＡ−Ａ’線断面図、第４図（Ｃ１は第４図（
ａｌのＢ−Ｂ’線断面図である。 １０１・・・・・・メモリセル：ｊ−−ット、１０２，
１０２’・・・・・・センスアンプ、１０３・・・・・
・第１ビツト線、１０４・・・・・・第２ビツト線、２
０１・・・・・・ｐ型シリコン基板、２０２・・・・・
・厚い酸化膜、２０３・・・・・・ｎ型不純物領域、２
０４・・・・・・誘電体膜、２０５・・・・・・容量電
極、２０６・・・・・・絶縁膜、２０７・・・・・・ゲ
ート酸化膜、２０８・・・・・・ワード線、２０９・・
・・・・ｎ型不純物領域、２１０・・・・・・第１層間
膜、２１２・・・・・・第２層間膜％２１４・・・・・
・ビアホ・−ル。 ＠ｌ ′ＦＪ４図 トθ〆
の平面図、第２図（ａ）Ｕ第１の実施例のメモリセルユ
ニットの配列部のビット線配線を示す平面図、第２図（
ｂ）は第２図（ａ）のＡ−Ａ’線断面図、第２図ｔｃ＞
は第２図（ａ）のＢ−Ｂ’線断面図である。第３図は本
発明の第２の実施例の半導体記憶装置の一部の平面図、
第４図（ａｌは第２の実施例のメモリセルユニットの配
列部のビット線配線を示す平面図、第４図（ｂ）は第４
図（ａ）のＡ−Ａ’線断面図、第４図（Ｃ１は第４図（
ａｌのＢ−Ｂ’線断面図である。 １０１・・・・・・メモリセル：ｊ−−ット、１０２，
１０２’・・・・・・センスアンプ、１０３・・・・・
・第１ビツト線、１０４・・・・・・第２ビツト線、２
０１・・・・・・ｐ型シリコン基板、２０２・・・・・
・厚い酸化膜、２０３・・・・・・ｎ型不純物領域、２
０４・・・・・・誘電体膜、２０５・・・・・・容量電
極、２０６・・・・・・絶縁膜、２０７・・・・・・ゲ
ート酸化膜、２０８・・・・・・ワード線、２０９・・
・・・・ｎ型不純物領域、２１０・・・・・・第１層間
膜、２１２・・・・・・第２層間膜％２１４・・・・・
・ビアホ・−ル。 ＠ｌ ′ＦＪ４図 トθ〆
Claims (1)
- 半導体基板に形成されたメモリセルのマトリクスの各
列又は各行に共通に接続される複数の信号線はその隣接
するもの同士の間において、その一方を覆う絶縁膜上に
他方が形成されていることを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254308A JPH07120755B2 (ja) | 1986-10-24 | 1986-10-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254308A JPH07120755B2 (ja) | 1986-10-24 | 1986-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63108764A true JPS63108764A (ja) | 1988-05-13 |
| JPH07120755B2 JPH07120755B2 (ja) | 1995-12-20 |
Family
ID=17263187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254308A Expired - Lifetime JPH07120755B2 (ja) | 1986-10-24 | 1986-10-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120755B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0540930A2 (en) * | 1991-11-04 | 1993-05-12 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| JPH07254650A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| US7821805B2 (en) | 2007-07-30 | 2010-10-26 | Panasonic Corporation | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143471A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置の配線構造 |
| JPS61127161A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6340363A (ja) * | 1986-08-05 | 1988-02-20 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
-
1986
- 1986-10-24 JP JP61254308A patent/JPH07120755B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143471A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置の配線構造 |
| JPS61127161A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6340363A (ja) * | 1986-08-05 | 1988-02-20 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0540930A2 (en) * | 1991-11-04 | 1993-05-12 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| US5292678A (en) * | 1991-11-04 | 1994-03-08 | International Business Machines Corporation | Forming a bit line configuration for semiconductor memory |
| JPH07254650A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| US7821805B2 (en) | 2007-07-30 | 2010-10-26 | Panasonic Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120755B2 (ja) | 1995-12-20 |
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